JP2003178573A - 薄膜磁性体記憶装置 - Google Patents
薄膜磁性体記憶装置Info
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- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 高精度のデータ読出を実行する薄膜磁性体記
憶装置を提供する。 【解決手段】 データ読出時において、データ線ＤＩＯ
は、データ読出電流供給回路１０５からデータ読出電流
Ｉｓの供給を受けて、選択メモリセルと電気的に結合さ
れる。スイッチ回路１０１は、ノードＮ１〜Ｎ３のうち
の１つずつを順番にデータ線ＤＩＯと接続する。電圧保
持キャパシタ１１１〜１１３によって保持されたノード
Ｎ１〜Ｎ３の電圧間の比較に応じて、選択メモリセルの
記憶データを示す読出データＲＤが生成される。スイッ
チ回路１１０によって、ノードＮ１へは、選択メモリセ
ルの記憶データに応じたデータ線電圧が伝達され、ノー
ドＮ２へは、選択メモリセルが“１”データを記憶した
ときのデータ線電圧が伝達され、ノードＮ３へは、選択
メモリセルが“０”データを記憶したときのデータ線電
圧が伝達される。
憶装置を提供する。 【解決手段】 データ読出時において、データ線ＤＩＯ
は、データ読出電流供給回路１０５からデータ読出電流
Ｉｓの供給を受けて、選択メモリセルと電気的に結合さ
れる。スイッチ回路１０１は、ノードＮ１〜Ｎ３のうち
の１つずつを順番にデータ線ＤＩＯと接続する。電圧保
持キャパシタ１１１〜１１３によって保持されたノード
Ｎ１〜Ｎ３の電圧間の比較に応じて、選択メモリセルの
記憶データを示す読出データＲＤが生成される。スイッ
チ回路１１０によって、ノードＮ１へは、選択メモリセ
ルの記憶データに応じたデータ線電圧が伝達され、ノー
ドＮ２へは、選択メモリセルが“１”データを記憶した
ときのデータ線電圧が伝達され、ノードＮ３へは、選択
メモリセルが“０”データを記憶したときのデータ線電
圧が伝達される。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜磁性体記憶
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunneling Junction）を有するメモリセ
ルを備えたランダムアクセスメモリに関する。
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunneling Junction）を有するメモリセ
ルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】低消費電力で不揮発的なデータの記憶が
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Ac
cess Memory）デバイスが注目されている。ＭＲＡＭデ
バイスは、半導体集積回路に形成された複数の薄膜磁性
体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体
の各々に対してランダムアクセスが可能な記憶装置であ
る。
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Ac
cess Memory）デバイスが注目されている。ＭＲＡＭデ
バイスは、半導体集積回路に形成された複数の薄膜磁性
体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体
の各々に対してランダムアクセスが可能な記憶装置であ
る。
【０００３】特に、近年では磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を利用した薄膜磁性体
をメモリセルとして用いることによって、ＭＲＡＭデバ
イスの性能が飛躍的に進歩することが発表されている。
磁気トンネル接合を有するメモリセルを備えたＭＲＡＭ
デバイスについては、“A 10ns Read and Write Non-Vo
latile Memory Array Using a Magnetic Tunnel Juncti
on and FET Switch in each Cell", ISSCC Digest of T
echnical Papers, TA7.2, Feb. 2000.および“Nonvolat
ile RAM based on Magnetic Tunnel Junction Element
s", ISSCC Digestof Technical Papers, TA7.3, Feb. 2
000.等の技術文献に開示されている。
Ｊ：Magnetic Tunnel Junction）を利用した薄膜磁性体
をメモリセルとして用いることによって、ＭＲＡＭデバ
イスの性能が飛躍的に進歩することが発表されている。
磁気トンネル接合を有するメモリセルを備えたＭＲＡＭ
デバイスについては、“A 10ns Read and Write Non-Vo
latile Memory Array Using a Magnetic Tunnel Juncti
on and FET Switch in each Cell", ISSCC Digest of T
echnical Papers, TA7.2, Feb. 2000.および“Nonvolat
ile RAM based on Magnetic Tunnel Junction Element
s", ISSCC Digestof Technical Papers, TA7.3, Feb. 2
000.等の技術文献に開示されている。
【０００４】図１７は、トンネル接合部を有するメモリ
セル（以下、単に「ＭＴＪメモリセル」とも称する）の
構成を示す概略図である。
セル（以下、単に「ＭＴＪメモリセル」とも称する）の
構成を示す概略図である。
【０００５】図１７を参照して、ＭＴＪメモリセルは、
磁気的に書込まれた記憶データのデータレベルに応じて
電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、ア
クセストランジスタＡＴＲとを含む。アクセストランジ
スタＡＴＲは、ライトビット線ＷＢＬおよびリードビッ
ト線ＲＢＬの間に、トンネル磁気抵抗素子ＴＭＲと直列
に接続される。代表的には、アクセストランジスタＡＴ
Ｒとして、半導体基板上に形成された電界効果型トラン
ジスタが適用される。
磁気的に書込まれた記憶データのデータレベルに応じて
電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、ア
クセストランジスタＡＴＲとを含む。アクセストランジ
スタＡＴＲは、ライトビット線ＷＢＬおよびリードビッ
ト線ＲＢＬの間に、トンネル磁気抵抗素子ＴＭＲと直列
に接続される。代表的には、アクセストランジスタＡＴ
Ｒとして、半導体基板上に形成された電界効果型トラン
ジスタが適用される。
【０００６】ＭＴＪメモリセルに対しては、データ書込
時に異なった方向のデータ書込電流をそれぞれ流すため
のライトビット線ＷＢＬおよびライトディジット線ＷＤ
Ｌと、データ読出を指示するためのワード線ＷＬと、デ
ータ読出電流の供給を受けるリードビット線ＲＢＬとが
設けられる。データ読出時においては、アクセストラン
ジスタＡＴＲのターンオンに応答して、トンネル磁気抵
抗素子ＴＭＲは、接地電圧ＧＮＤに設定されたライトビ
ット線ＷＢＬと、リードビット線ＲＢＬとの間に電気的
に結合される。
時に異なった方向のデータ書込電流をそれぞれ流すため
のライトビット線ＷＢＬおよびライトディジット線ＷＤ
Ｌと、データ読出を指示するためのワード線ＷＬと、デ
ータ読出電流の供給を受けるリードビット線ＲＢＬとが
設けられる。データ読出時においては、アクセストラン
ジスタＡＴＲのターンオンに応答して、トンネル磁気抵
抗素子ＴＭＲは、接地電圧ＧＮＤに設定されたライトビ
ット線ＷＢＬと、リードビット線ＲＢＬとの間に電気的
に結合される。
【０００７】図１８は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。
タ書込動作を説明する概念図である。
【０００８】図１８を参照して、 トンネル磁気抵抗素
子ＴＭＲは、固定された一定の磁化方向を有する強磁性
体層（以下、単に「固定磁化層」とも称する）ＦＬと、
外部かの印加磁界に応じた方向に磁化される強磁性体層
（以下、単に「自由磁化層」とも称する）ＶＬとを有す
る。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶
縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢ
が設けられる。自由磁化層ＶＬは、書込まれる記憶デー
タのレベルに応じて、固定磁化層ＦＬと同一方向または
固定磁化層ＦＬと反対（反平行）方向に磁化される。こ
れらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由
磁化層ＶＬによって、磁気トンネル接合が形成される。
子ＴＭＲは、固定された一定の磁化方向を有する強磁性
体層（以下、単に「固定磁化層」とも称する）ＦＬと、
外部かの印加磁界に応じた方向に磁化される強磁性体層
（以下、単に「自由磁化層」とも称する）ＶＬとを有す
る。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶
縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢ
が設けられる。自由磁化層ＶＬは、書込まれる記憶デー
タのレベルに応じて、固定磁化層ＦＬと同一方向または
固定磁化層ＦＬと反対（反平行）方向に磁化される。こ
れらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由
磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】トンネル磁気抵抗素子ＴＭＲの電気抵抗
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、ト
ンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層Ｆ
Ｌの磁化方向と自由磁化層ＶＬの磁化方向とが平行であ
る場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対
（反平行）方向である場合に最大値Ｒｍａｘとなる。
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、ト
ンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層Ｆ
Ｌの磁化方向と自由磁化層ＶＬの磁化方向とが平行であ
る場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対
（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】データ書込時においては、ワード線ＷＬが
非活性化されて、アクセストランジスタＡＴＲはターン
オフされる。この状態で、自由磁化層ＶＬを磁化するた
めのデータ書込電流は、ライトビット線ＷＢＬおよびラ
イトディジット線ＷＤＬのそれぞれにおいて、書込デー
タのレベルに応じた方向に流される。
非活性化されて、アクセストランジスタＡＴＲはターン
オフされる。この状態で、自由磁化層ＶＬを磁化するた
めのデータ書込電流は、ライトビット線ＷＢＬおよびラ
イトディジット線ＷＤＬのそれぞれにおいて、書込デー
タのレベルに応じた方向に流される。
【００１１】図１９は、データ書込におけるデータ書込
電流とトンネル磁気抵抗素子の磁化方向との関係を示す
概念図である。
電流とトンネル磁気抵抗素子の磁化方向との関係を示す
概念図である。
【００１２】図１９を参照して、横軸は、トンネル磁気
抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸
（ＥＡ：Easy Axis）方向に印加される磁界を示す。一
方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困
難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ライトビット線Ｗ
ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる
電流によって生じる２つの磁界の一方ずつにそれぞれ対
応する。
抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸
（ＥＡ：Easy Axis）方向に印加される磁界を示す。一
方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困
難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ライトビット線Ｗ
ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる
電流によって生じる２つの磁界の一方ずつにそれぞれ対
応する。
【００１３】ＭＴＪメモリセルにおいては、固定磁化層
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行あるいは反平行（反
対）方向に磁化される。ＭＴＪメモリセルは、自由磁化
層ＶＬの２通りの磁化方向と対応させて、１ビットのデ
ータ（“１”および“０”）を記憶することができる。
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行あるいは反平行（反
対）方向に磁化される。ＭＴＪメモリセルは、自由磁化
層ＶＬの２通りの磁化方向と対応させて、１ビットのデ
ータ（“１”および“０”）を記憶することができる。
【００１４】自由磁化層ＶＬの磁化方向は、印加される
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層ＶＬの磁化
方向は変化しない。
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示され
るアステロイド特性線の外側の領域に達する場合におい
てのみ新たに書換えることができる。すなわち、印加さ
れたデータ書込磁界がアステロイド特性線の内側の領域
に相当する強度である場合には、自由磁化層ＶＬの磁化
方向は変化しない。
【００１５】アステロイド特性線に示されるように、自
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値を下げることができる。
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値を下げることができる。
【００１６】図１９に示した例のようにデータ書込時の
動作点を設計した場合には、データ書込対象であるＭＴ
Ｊメモリセルにおいて、磁化容易軸方向のデータ書込磁
界は、その強度がＨWRとなるように設計される。すなわ
ち、このデータ書込磁界ＨWRが得られるように、ライト
ビット線ＷＢＬまたはライトディジット線ＷＤＬを流さ
れるデータ書込電流の値が設計される。一般的に、デー
タ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチ
ング磁界ＨSWと、マージン分ΔＨとの和で示される。す
なわち、ＨWR＝ＨSW＋ΔＨで示される。
動作点を設計した場合には、データ書込対象であるＭＴ
Ｊメモリセルにおいて、磁化容易軸方向のデータ書込磁
界は、その強度がＨWRとなるように設計される。すなわ
ち、このデータ書込磁界ＨWRが得られるように、ライト
ビット線ＷＢＬまたはライトディジット線ＷＤＬを流さ
れるデータ書込電流の値が設計される。一般的に、デー
タ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチ
ング磁界ＨSWと、マージン分ΔＨとの和で示される。す
なわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１７】ＭＴＪメモリセルの記憶データ、すなわち
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、ライトディジット線ＷＤＬとライトビット線ＷＢ
Ｌとの両方に所定レベル以上のデータ書込電流を流す必
要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中
の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデー
タ書込磁界の向きに応じて、固定磁化層ＦＬと平行もし
くは、反対（反平行）方向に磁化される。トンネル磁気
抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭ
ＴＪメモリセルの記憶データは、新たなデータ書込が実
行されるまでの間不揮発的に保持される。
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、ライトディジット線ＷＤＬとライトビット線ＷＢ
Ｌとの両方に所定レベル以上のデータ書込電流を流す必
要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中
の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデー
タ書込磁界の向きに応じて、固定磁化層ＦＬと平行もし
くは、反対（反平行）方向に磁化される。トンネル磁気
抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭ
ＴＪメモリセルの記憶データは、新たなデータ書込が実
行されるまでの間不揮発的に保持される。
【００１８】図２０は、ＭＴＪメモリセルからのデータ
読出を説明する概念図である。図２０を参照して、デー
タ読出時においては、アクセストランジスタＡＴＲは、
ワード線ＷＬの活性化に応答してターンオンする。ま
た、ライトビット線ＷＢＬは、接地電圧ＧＮＤに設定さ
れる。これにより、トンネル磁気抵抗素子ＴＭＲは、接
地電圧ＧＮＤでプルダウンされた状態でリードビット線
ＲＢＬと電気的に結合される。
読出を説明する概念図である。図２０を参照して、デー
タ読出時においては、アクセストランジスタＡＴＲは、
ワード線ＷＬの活性化に応答してターンオンする。ま
た、ライトビット線ＷＢＬは、接地電圧ＧＮＤに設定さ
れる。これにより、トンネル磁気抵抗素子ＴＭＲは、接
地電圧ＧＮＤでプルダウンされた状態でリードビット線
ＲＢＬと電気的に結合される。
【００１９】この状態で、リードビット線ＲＢＬを所定
電圧でプルアップすれば、リードビット線ＲＢＬおよび
トンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネ
ル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭ
ＴＪメモリセルの記憶データのレベルに応じたメモリセ
ル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセ
ル電流Ｉｃｅｌｌを所定の基準電流と比較することによ
り、ＭＴＪメモリセルから記憶データを読出すことがで
きる。
電圧でプルアップすれば、リードビット線ＲＢＬおよび
トンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネ
ル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭ
ＴＪメモリセルの記憶データのレベルに応じたメモリセ
ル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセ
ル電流Ｉｃｅｌｌを所定の基準電流と比較することによ
り、ＭＴＪメモリセルから記憶データを読出すことがで
きる。
【００２０】このようにトンネル磁気抵抗素子ＴＭＲ
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎ
と、記憶データのレベル（“１”および“０”）とをそ
れぞれ対応付けることによって、不揮発的なデータ記憶
を実行することができる。
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎ
と、記憶データのレベル（“１”および“０”）とをそ
れぞれ対応付けることによって、不揮発的なデータ記憶
を実行することができる。
【００２１】
【発明が解決しようとする課題】このように、ＭＲＡＭ
デバイスでは、トンネル磁気抵抗素子ＴＭＲにおける、
記憶データレベルの違いに対応する接合抵抗の差（ΔＲ
＝Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行さ
れる。
デバイスでは、トンネル磁気抵抗素子ＴＭＲにおける、
記憶データレベルの違いに対応する接合抵抗の差（ΔＲ
＝Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行さ
れる。
【００２２】一般的には、データ記憶を実行するための
正規のＭＴＪメモリセルとは別に、メモリセル電流Ｉｃ
ｅｌｌと比較される基準電流を生成するためのリファレ
ンスセルが設けられる。リファレンスセルによって生成
される基準電流は、ＭＴＪメモリセルの２種類の電気抵
抗ＲｍａｘおよびＲｍｉｎにそれぞれ対応する２種類の
メモリセル電流Ｉｃｅｌｌの中間値となるように設計さ
れる。基本的に、これらのリファレンスセルは、正規の
ＭＴＪメモリセルと同様に設計および作製される。すな
わち、ダミーメモリセルも、磁気トンネル接合部を有す
るトンネル磁気抵抗素子ＴＭＲを含む。
正規のＭＴＪメモリセルとは別に、メモリセル電流Ｉｃ
ｅｌｌと比較される基準電流を生成するためのリファレ
ンスセルが設けられる。リファレンスセルによって生成
される基準電流は、ＭＴＪメモリセルの２種類の電気抵
抗ＲｍａｘおよびＲｍｉｎにそれぞれ対応する２種類の
メモリセル電流Ｉｃｅｌｌの中間値となるように設計さ
れる。基本的に、これらのリファレンスセルは、正規の
ＭＴＪメモリセルと同様に設計および作製される。すな
わち、ダミーメモリセルも、磁気トンネル接合部を有す
るトンネル磁気抵抗素子ＴＭＲを含む。
【００２３】しかしながら、トンネル磁気抵抗素子ＴＭ
Ｒの通過電流は、トンネル膜として用いられる絶縁膜の
膜厚に大きな影響を受ける。したがって、正規のＭＴＪ
メモリセルおよびリファレンスの間でトンネル膜厚実績
に差異が生じれば、上述したような微小電流差を検知可
能なレベルに基準電流を設定することが困難となり、デ
ータ読出精度が低下するおそれがある。
Ｒの通過電流は、トンネル膜として用いられる絶縁膜の
膜厚に大きな影響を受ける。したがって、正規のＭＴＪ
メモリセルおよびリファレンスの間でトンネル膜厚実績
に差異が生じれば、上述したような微小電流差を検知可
能なレベルに基準電流を設定することが困難となり、デ
ータ読出精度が低下するおそれがある。
【００２４】特に、一般的なＭＴＪメモリセルにおいて
は、記憶データレベルに応じて生じる抵抗差ΔＲはそれ
ほど大きくはならない。代表的には、電気抵抗Ｒｍｉｎ
は、Ｒｍａｘの数十％程度に留まっている。このため、
記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌの
変化もそれほど大きくなく、マイクロアンペア（μＡ：
１０-6Ａ）オーダに留まる。したがって、正規のＭＴＪ
メモリセルおよびリファレンスにおける、トンネル膜厚
製造工程を高精度化する必要がある。
は、記憶データレベルに応じて生じる抵抗差ΔＲはそれ
ほど大きくはならない。代表的には、電気抵抗Ｒｍｉｎ
は、Ｒｍａｘの数十％程度に留まっている。このため、
記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌの
変化もそれほど大きくなく、マイクロアンペア（μＡ：
１０-6Ａ）オーダに留まる。したがって、正規のＭＴＪ
メモリセルおよびリファレンスにおける、トンネル膜厚
製造工程を高精度化する必要がある。
【００２５】しかし、製造プロセスにおけるトンネル膜
厚精度を厳格化すれば、製造歩留の低下等による製造コ
ストの上昇が懸念される。このような背景から、ＭＲＡ
Ｍデバイスにおいて、ＭＴＪメモリセルでの上述した抵
抗差ΔＲに基いたデータ読出を、製造工程の厳格化を招
くことなく、高精度に実行するための構成が求められ
る。
厚精度を厳格化すれば、製造歩留の低下等による製造コ
ストの上昇が懸念される。このような背景から、ＭＲＡ
Ｍデバイスにおいて、ＭＴＪメモリセルでの上述した抵
抗差ΔＲに基いたデータ読出を、製造工程の厳格化を招
くことなく、高精度に実行するための構成が求められ
る。
【００２６】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、リフ
ァレンスセルを用いることなく高精度のデータ読出を実
行する薄膜磁性体記憶装置の構成を提供することであ
る。
ためになされたものであって、この発明の目的は、リフ
ァレンスセルを用いることなく高精度のデータ読出を実
行する薄膜磁性体記憶装置の構成を提供することであ
る。
【００２７】
【課題を解決するための手段】この発明に従う薄膜磁性
体記憶装置は、各々が磁化方向に応じた電気抵抗を有す
る複数のメモリセルを備える。各メモリセルは、第１お
よび第２のレベルのいずれかを有する記憶データを書込
まれて、記憶データに応じた方向に磁化される。薄膜磁
性体記憶装置は、さらに、データ読出動作時に、複数の
メモリセルのうちのデータ読出対象に選択された選択メ
モリセルと電気的に結合される期間を有するデータ線
と、選択メモリセルの電気抵抗に応じた電圧をデータ線
へ生じさせるための読出電流供給回路と、データ読出回
路とを備える。データ読出回路は、選択メモリセルがデ
ータ読出動作前と同様の磁化方向を有する第１の状態に
おける選択メモリセルと電気的に結合されたデータ線の
電圧と、選択メモリセルに対して所定の磁界が作用した
後の第２の状態における、選択メモリセルと電気的に結
合されたデータ線の電圧にと応じて、選択メモリセルの
記憶データに応じた読出データを生成する。
体記憶装置は、各々が磁化方向に応じた電気抵抗を有す
る複数のメモリセルを備える。各メモリセルは、第１お
よび第２のレベルのいずれかを有する記憶データを書込
まれて、記憶データに応じた方向に磁化される。薄膜磁
性体記憶装置は、さらに、データ読出動作時に、複数の
メモリセルのうちのデータ読出対象に選択された選択メ
モリセルと電気的に結合される期間を有するデータ線
と、選択メモリセルの電気抵抗に応じた電圧をデータ線
へ生じさせるための読出電流供給回路と、データ読出回
路とを備える。データ読出回路は、選択メモリセルがデ
ータ読出動作前と同様の磁化方向を有する第１の状態に
おける選択メモリセルと電気的に結合されたデータ線の
電圧と、選択メモリセルに対して所定の磁界が作用した
後の第２の状態における、選択メモリセルと電気的に結
合されたデータ線の電圧にと応じて、選択メモリセルの
記憶データに応じた読出データを生成する。
【００２８】好ましくは、薄膜磁性体記憶装置は、複数
のメモリセルのうちの１つに対して記憶データを書込む
ための書込制御回路をさらに備える。選択メモリセル
は、１回のデータ読出動作において、第１の状態の後
に、書込制御回路によって所定レベルの記憶データを書
込まれて第２の状態へ変化する。書込制御回路は、１回
のデータ読出動作内において、生成された読出データと
同一のレベルの記憶データを選択メモリセルに再書込す
る。
のメモリセルのうちの１つに対して記憶データを書込む
ための書込制御回路をさらに備える。選択メモリセル
は、１回のデータ読出動作において、第１の状態の後
に、書込制御回路によって所定レベルの記憶データを書
込まれて第２の状態へ変化する。書込制御回路は、１回
のデータ読出動作内において、生成された読出データと
同一のレベルの記憶データを選択メモリセルに再書込す
る。
【００２９】さらに好ましくは、選択メモリセルは、第
２の状態の後に、書込制御回路によって、所定レベルと
は異なるレベルの記憶データを書込まれて第３の状態へ
変化する。データ読出回路は、第１、第２および第３の
状態のそれぞれにおける、選択メモリセルと電気的に結
合されたデータ線の電圧に応じて、読出データを生成す
る。
２の状態の後に、書込制御回路によって、所定レベルと
は異なるレベルの記憶データを書込まれて第３の状態へ
変化する。データ読出回路は、第１、第２および第３の
状態のそれぞれにおける、選択メモリセルと電気的に結
合されたデータ線の電圧に応じて、読出データを生成す
る。
【００３０】特にこのような構成においては、書込制御
回路は、再書込の実行前における選択メモリセルの記憶
データと、生成された読出データのレベルとが同一であ
る場合には、再書込を中止する。
回路は、再書込の実行前における選択メモリセルの記憶
データと、生成された読出データのレベルとが同一であ
る場合には、再書込を中止する。
【００３１】あるいは、このような構成においては、デ
ータ読出回路は、１回のデータ読出動作内において、デ
ータ線の接続先を所定の順序にしたがって切換えるため
のスイッチ回路と、第１の状態において、スイッチ回路
によってデータ線と接続される第１のノードと、第２の
状態において、スイッチ回路によってデータ線と接続さ
れる第２のノードと、第３の状態において、スイッチ回
路によってデータ線と接続される第３のノードと、第
１、第２および第３のノードの電圧を保持するための電
圧保持部と、第１および第２のノードの電圧差を増幅す
る第１のセンスアンプと、第１および第３のノードの電
圧差を増幅する第２のセンスアンプと、第１および第２
のセンスアンプのそれぞれの出力の電圧差を増幅する第
３のセンスアンプとをさらに有する。ラッチ回路は、第
１、第２および第３のノードがそれぞれデータ線と接続
された後に、第３のセンスアンプの出力に応じて読出デ
ータを生成する。
ータ読出回路は、１回のデータ読出動作内において、デ
ータ線の接続先を所定の順序にしたがって切換えるため
のスイッチ回路と、第１の状態において、スイッチ回路
によってデータ線と接続される第１のノードと、第２の
状態において、スイッチ回路によってデータ線と接続さ
れる第２のノードと、第３の状態において、スイッチ回
路によってデータ線と接続される第３のノードと、第
１、第２および第３のノードの電圧を保持するための電
圧保持部と、第１および第２のノードの電圧差を増幅す
る第１のセンスアンプと、第１および第３のノードの電
圧差を増幅する第２のセンスアンプと、第１および第２
のセンスアンプのそれぞれの出力の電圧差を増幅する第
３のセンスアンプとをさらに有する。ラッチ回路は、第
１、第２および第３のノードがそれぞれデータ線と接続
された後に、第３のセンスアンプの出力に応じて読出デ
ータを生成する。
【００３２】また好ましくは、１回のデータ読出動作
は、第１の状態の選択メモリセルと電気的に結合された
データ線の電圧を得るための初期読出動作と、選択メモ
リセルに対して所定レベルのデータを書込む第１の所定
書込動作と、第１の所定動作書込の後に、選択メモリセ
ルと電気的に結合されたデータ線の電圧を得るための第
１の所定読出動作と、第１の所定読出動作の後に、初期
読出動作および第１の所定読出動作でそれぞれ得られた
データ線の電圧に基づいて、読出データを確定する読出
データ確定動作と、読出データ確定動作の後に、確定さ
れた読出データと同一のレベルの記憶データを選択メモ
リセルに再書込する再書込動作とを含む。
は、第１の状態の選択メモリセルと電気的に結合された
データ線の電圧を得るための初期読出動作と、選択メモ
リセルに対して所定レベルのデータを書込む第１の所定
書込動作と、第１の所定動作書込の後に、選択メモリセ
ルと電気的に結合されたデータ線の電圧を得るための第
１の所定読出動作と、第１の所定読出動作の後に、初期
読出動作および第１の所定読出動作でそれぞれ得られた
データ線の電圧に基づいて、読出データを確定する読出
データ確定動作と、読出データ確定動作の後に、確定さ
れた読出データと同一のレベルの記憶データを選択メモ
リセルに再書込する再書込動作とを含む。
【００３３】さらに好ましくは、１回のデータ読出動作
は、第１の所定動作書込の後に、選択メモリセルに対し
て、所定レベルとは異なるレベルの記憶データを書込む
第２の所定書込動作と、第２の所定動作書込の後に、選
択メモリセルと電気的に結合されたデータ線の電圧を得
るための第２の所定読出動作とをさらに含む。読出デー
タ確定動作は、第２の所定読出動作の後に実行されて、
初期読出動作、第１の所定読出動作および第２の所定読
出動作でそれぞれ得られたデータ線の電圧に基づいて、
読出データを確定する。
は、第１の所定動作書込の後に、選択メモリセルに対し
て、所定レベルとは異なるレベルの記憶データを書込む
第２の所定書込動作と、第２の所定動作書込の後に、選
択メモリセルと電気的に結合されたデータ線の電圧を得
るための第２の所定読出動作とをさらに含む。読出デー
タ確定動作は、第２の所定読出動作の後に実行されて、
初期読出動作、第１の所定読出動作および第２の所定読
出動作でそれぞれ得られたデータ線の電圧に基づいて、
読出データを確定する。
【００３４】特にこのような構成においては、再書込動
作は、再書込動作の実行前における選択メモリセルの記
憶データと、確定された読出データのレベルとが同一で
ある場合には中止される。
作は、再書込動作の実行前における選択メモリセルの記
憶データと、確定された読出データのレベルとが同一で
ある場合には中止される。
【００３５】また好ましくは、データ読出回路は、複数
のノードと、複数のノードの電圧をそれぞれ保持するた
めの複数の電圧保持回路と、データ線および複数のノー
ドの間に設けられ、１回のデータ読出動作内において、
複数のノードのうちの所定の順序で選択される１つずつ
をデータ線と接続するためのスイッチ回路と、複数のノ
ードのそれぞれの電圧に応じて読出データを生成する読
出データ生成回路とを含む。スイッチ回路は、第１の状
態において、複数のノードのうちの１つのノードを選択
メモリセルと電気的に結合されたデータ線と接続し、さ
らに、第２の状態において、複数のノードのうちの他の
１つのノードと選択メモリセルと電気的に結合されたデ
ータ線とを接続する。
のノードと、複数のノードの電圧をそれぞれ保持するた
めの複数の電圧保持回路と、データ線および複数のノー
ドの間に設けられ、１回のデータ読出動作内において、
複数のノードのうちの所定の順序で選択される１つずつ
をデータ線と接続するためのスイッチ回路と、複数のノ
ードのそれぞれの電圧に応じて読出データを生成する読
出データ生成回路とを含む。スイッチ回路は、第１の状
態において、複数のノードのうちの１つのノードを選択
メモリセルと電気的に結合されたデータ線と接続し、さ
らに、第２の状態において、複数のノードのうちの他の
１つのノードと選択メモリセルと電気的に結合されたデ
ータ線とを接続する。
【００３６】あるいは好ましくは、各メモリセルは、記
憶データに応じて、磁化容易軸方向に沿った方向に磁化
される。薄膜磁性体記憶装置は、選択メモリセルに対し
て、磁化困難軸方向に沿った成分を有する所定のバイア
ス磁界を印加するためのバイアス磁界印加部をさらに備
える。選択メモリセルは、バイアス磁界の印加時におい
て、第１の状態から第２の状態に変化する。
憶データに応じて、磁化容易軸方向に沿った方向に磁化
される。薄膜磁性体記憶装置は、選択メモリセルに対し
て、磁化困難軸方向に沿った成分を有する所定のバイア
ス磁界を印加するためのバイアス磁界印加部をさらに備
える。選択メモリセルは、バイアス磁界の印加時におい
て、第１の状態から第２の状態に変化する。
【００３７】さらに好ましくは、データ読出回路は、１
回のデータ読出動作内において、データ線の接続先を所
定の順序にしたがって切換えるためのスイッチ回路と、
第１の状態において、スイッチ回路によってデータ線と
接続される第１のノードと、第２の状態において、スイ
ッチ回路によってデータ線と接続される第２のノード
と、第１および第２のノードの電圧を保持するための電
圧保持部と、第１および第２のノードの電圧差を増幅す
るセンスアンプと、第１および第２のノードのそれぞれ
がデータ線と接続された後に、センスアンプの出力に応
じて読出データを生成するラッチ回路とを有する。
回のデータ読出動作内において、データ線の接続先を所
定の順序にしたがって切換えるためのスイッチ回路と、
第１の状態において、スイッチ回路によってデータ線と
接続される第１のノードと、第２の状態において、スイ
ッチ回路によってデータ線と接続される第２のノード
と、第１および第２のノードの電圧を保持するための電
圧保持部と、第１および第２のノードの電圧差を増幅す
るセンスアンプと、第１および第２のノードのそれぞれ
がデータ線と接続された後に、センスアンプの出力に応
じて読出データを生成するラッチ回路とを有する。
【００３８】また、さらに好ましくは、第１および第２
の状態の間で生じる選択メモリセルの電気抵抗の変化
は、記憶データのレベルに応じて異なる極性を示す。
の状態の間で生じる選択メモリセルの電気抵抗の変化
は、記憶データのレベルに応じて異なる極性を示す。
【００３９】あるいは、さらに好ましくは、１回のデー
タ読出動作内において、選択メモリセルは、第１から第
２の状態へ連続的に変化される。
タ読出動作内において、選択メモリセルは、第１から第
２の状態へ連続的に変化される。
【００４０】あるいは、さらに好ましくは、データ読出
回路は、選択メモリセルと電気的に結合されたデータ線
の電圧と第１のノードとの電圧差を増幅するためのセン
スアンプと、第１のノードの電圧を保持するための電圧
保持部と、第１の状態において、センスアンプの出力ノ
ードと第１のノードとを接続するとともに、第２の状態
において、センスアンプの出力ノードと第１のノードと
を切離すスイッチ回路と、第２の状態において、出力ノ
ードの電圧に応じて読出データを生成する読出データ生
成回路とを有する。
回路は、選択メモリセルと電気的に結合されたデータ線
の電圧と第１のノードとの電圧差を増幅するためのセン
スアンプと、第１のノードの電圧を保持するための電圧
保持部と、第１の状態において、センスアンプの出力ノ
ードと第１のノードとを接続するとともに、第２の状態
において、センスアンプの出力ノードと第１のノードと
を切離すスイッチ回路と、第２の状態において、出力ノ
ードの電圧に応じて読出データを生成する読出データ生
成回路とを有する。
【００４１】あるいは、さらに好ましくは、バイアス磁
界印加部は、メモリセル行にそれぞれ対応して配置され
る複数のライトディジット線と、行選択結果に応じて、
選択行に対応するライトディジット線を活性化するため
の行ドライバとを含む。データ書込動作において、行ド
ライバによって活性化されたライトディジット線には、
磁化困難軸方向に沿った所定の磁界を発生させるための
電流が流される。行ドライバ部は、データ読出時の第２
の状態において、選択行に対応するライトディジット線
を、データ書込動作時と同様に活性化する。
界印加部は、メモリセル行にそれぞれ対応して配置され
る複数のライトディジット線と、行選択結果に応じて、
選択行に対応するライトディジット線を活性化するため
の行ドライバとを含む。データ書込動作において、行ド
ライバによって活性化されたライトディジット線には、
磁化困難軸方向に沿った所定の磁界を発生させるための
電流が流される。行ドライバ部は、データ読出時の第２
の状態において、選択行に対応するライトディジット線
を、データ書込動作時と同様に活性化する。
【００４２】また、好ましくは、複数のメモリセルの全
ては、有効ビットとしてデータ記憶を実行する。
ては、有効ビットとしてデータ記憶を実行する。
【００４３】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。
態について図面を参照して詳細に説明する。
【００４４】［実施の形態１］図１は、本発明の実施の
形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブ
ロック図である。
形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブ
ロック図である。
【００４５】図１を参照して、本発明の実施の形態に従
うＭＲＡＭデバイス１は、外部から制御信号ＣＭＤおよ
びアドレス信号ＡＤＤに応答してランダムアクセスを行
ない、データ読出またはデータ書込対象に選択されたメ
モリセル（以下、「選択メモリセル」とも称する）に対
して、入力データＤＩＮの書込または、出力データＤＯ
ＵＴの読出を行なう。
うＭＲＡＭデバイス１は、外部から制御信号ＣＭＤおよ
びアドレス信号ＡＤＤに応答してランダムアクセスを行
ない、データ読出またはデータ書込対象に選択されたメ
モリセル（以下、「選択メモリセル」とも称する）に対
して、入力データＤＩＮの書込または、出力データＤＯ
ＵＴの読出を行なう。
【００４６】ＭＲＡＭデバイス１は、制御信号ＣＭＤに
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、行列状に配されたＭＴＪメモリセル
ＭＣを含むメモリアレイ１０とを備える。
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、行列状に配されたＭＴＪメモリセル
ＭＣを含むメモリアレイ１０とを備える。
【００４７】メモリアレイ１０においては、ＭＴＪメモ
リセルの行にそれぞれ対応して、ワード線ＷＬおよびラ
イトディジット線ＷＤＬが配置され、ＭＴＪメモリセル
の列にそれぞれ対応して、ビット線ＢＬおよびソース線
ＳＬが配置される。図１においては、代表的に示される
１個のＭＴＪメモリセルＭＣと、これに対応するワード
線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよ
びソース線ＳＬの配置が示される。
リセルの行にそれぞれ対応して、ワード線ＷＬおよびラ
イトディジット線ＷＤＬが配置され、ＭＴＪメモリセル
の列にそれぞれ対応して、ビット線ＢＬおよびソース線
ＳＬが配置される。図１においては、代表的に示される
１個のＭＴＪメモリセルＭＣと、これに対応するワード
線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよ
びソース線ＳＬの配置が示される。
【００４８】ＭＲＡＭデバイス１は、アドレス信号ＡＤ
Ｄによって示されるロウアドレスＲＡに応じた行選択を
実行するための行選択回路２０，２１と、アドレス信号
ＡＤＤによって示されるコラムアドレスＣＡに基づいて
メモリアレイ１０における列選択を実行するための列デ
コーダ２５と、読出／書込制御回路３０，３５とをさら
に備える。
Ｄによって示されるロウアドレスＲＡに応じた行選択を
実行するための行選択回路２０，２１と、アドレス信号
ＡＤＤによって示されるコラムアドレスＣＡに基づいて
メモリアレイ１０における列選択を実行するための列デ
コーダ２５と、読出／書込制御回路３０，３５とをさら
に備える。
【００４９】読出／書込制御回路３０，３５は、メモリ
アレイ１０に配置されたＭＴＪメモリセルＭＣに対し
て、データ読出動作およびデータ書込動作を実行するた
めの回路群を総括的に表記したものである。
アレイ１０に配置されたＭＴＪメモリセルＭＣに対し
て、データ読出動作およびデータ書込動作を実行するた
めの回路群を総括的に表記したものである。
【００５０】また、以下においては、信号、信号線およ
びデータ等の二次的な高電圧状態（たとえば、電源電圧
Ｖｃｃ）および低電圧状態（たとえば、接地電圧ＧＮ
Ｄ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも
称する。
びデータ等の二次的な高電圧状態（たとえば、電源電圧
Ｖｃｃ）および低電圧状態（たとえば、接地電圧ＧＮ
Ｄ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも
称する。
【００５１】図２は、メモリアレイ１０に対してデータ
読出動作およびデータ書込動作を実行するための回路群
の実施の形態１に従う構成を示す回路図である。
読出動作およびデータ書込動作を実行するための回路群
の実施の形態１に従う構成を示す回路図である。
【００５２】図２を参照して、メモリアレイ１０には、
ＭＴＪメモリセルＭＣが行列状に配置される。既に説明
したように、メモリセル行にそれぞれ対応してワード線
ＷＬおよびライトディジット線ＷＤＬが配置され、メモ
リセル列にそれぞれ対応して、ビット線ＢＬおよびソー
ス線ＳＬが配置される。ＭＴＪメモリセルＭＣの各々
は、図１７で説明したのと同様の構成を有し、対応する
ビット線ＢＬおよびソース線ＳＬの間に直列に接続され
る、トンネル磁気抵抗素子ＴＭＲおよびアクセストラン
ジスタＡＴＲを含む。
ＭＴＪメモリセルＭＣが行列状に配置される。既に説明
したように、メモリセル行にそれぞれ対応してワード線
ＷＬおよびライトディジット線ＷＤＬが配置され、メモ
リセル列にそれぞれ対応して、ビット線ＢＬおよびソー
ス線ＳＬが配置される。ＭＴＪメモリセルＭＣの各々
は、図１７で説明したのと同様の構成を有し、対応する
ビット線ＢＬおよびソース線ＳＬの間に直列に接続され
る、トンネル磁気抵抗素子ＴＭＲおよびアクセストラン
ジスタＡＴＲを含む。
【００５３】トンネル磁気抵抗素子ＴＭＲは、既に説明
したように、磁化方向に応じた電気抵抗を有する。すな
わち、データ読出前においては、各ＭＴＪメモリセルに
おいて、トンネル磁気抵抗素子ＴＭＲは、Ｈレベル
（“１”）およびＬレベル（“０”）のいずれかのデー
タを記憶するために、所定の方向に沿って磁化されて、
その電気抵抗はＲｍａｘおよびＲｍｉｎのいずれかに設
定される。
したように、磁化方向に応じた電気抵抗を有する。すな
わち、データ読出前においては、各ＭＴＪメモリセルに
おいて、トンネル磁気抵抗素子ＴＭＲは、Ｈレベル
（“１”）およびＬレベル（“０”）のいずれかのデー
タを記憶するために、所定の方向に沿って磁化されて、
その電気抵抗はＲｍａｘおよびＲｍｉｎのいずれかに設
定される。
【００５４】各ソース線ＳＬは、接地電圧ＧＮＤと結合
される。これにより、各アクセストランジスタＡＴＲの
ソース電圧は、接地電圧ＧＮＤに固定される。これによ
り、対応するワード線ＷＬがＨレベルに活性化される選
択行において、トンネル磁気抵抗素子ＴＭＲは、接地電
圧ＧＮＤにプルダウンされた状態で、ビット線ＢＬと接
続される。
される。これにより、各アクセストランジスタＡＴＲの
ソース電圧は、接地電圧ＧＮＤに固定される。これによ
り、対応するワード線ＷＬがＨレベルに活性化される選
択行において、トンネル磁気抵抗素子ＴＭＲは、接地電
圧ＧＮＤにプルダウンされた状態で、ビット線ＢＬと接
続される。
【００５５】次に、メモリアレイ１０における行選択を
実行するための行選択回路２０および２１の回路構成に
ついて説明する。
実行するための行選択回路２０および２１の回路構成に
ついて説明する。
【００５６】行選択回路２０および２１は、メモリセル
行ごとに配置された行ドライバ８０を有する。行ドライ
バ８０は、対応するメモリセル行のデコード結果を示す
デコード信号Ｒｄに基づいて、対応するワード線ＷＬお
よびライトディジット線ＷＤＬの活性化を制御する。
行ごとに配置された行ドライバ８０を有する。行ドライ
バ８０は、対応するメモリセル行のデコード結果を示す
デコード信号Ｒｄに基づいて、対応するワード線ＷＬお
よびライトディジット線ＷＤＬの活性化を制御する。
【００５７】デコード信号Ｒｄは、図示しないデコード
回路によって得られ、対応するメモリセル行が選択され
た場合に、Ｈレベル（電源電圧Ｖｃｃ）に設定される。
すなわち、選択行に対応するノードＮｄはＨレベル（電
源電圧Ｖｃｃ）に設定され、それ以外では、ノードＮｄ
はＬレベル（接地電圧ＧＮＤ）に設定される。少なくと
も、１回のデータ読出動作および１回のデータ書込動作
内において、各メモリセル行のデコード信号Ｒｄは、図
示しないラッチ回路によってノードＮｄに保持される。
回路によって得られ、対応するメモリセル行が選択され
た場合に、Ｈレベル（電源電圧Ｖｃｃ）に設定される。
すなわち、選択行に対応するノードＮｄはＨレベル（電
源電圧Ｖｃｃ）に設定され、それ以外では、ノードＮｄ
はＬレベル（接地電圧ＧＮＤ）に設定される。少なくと
も、１回のデータ読出動作および１回のデータ書込動作
内において、各メモリセル行のデコード信号Ｒｄは、図
示しないラッチ回路によってノードＮｄに保持される。
【００５８】行ドライバ８０は、ノードＮｄおよびライ
トディジット線ＷＤＬの一端側の間に設けられるトラン
ジスタスイッチ８２と、ノードＮｄおよびワード線ＷＬ
の一端側の間に設けられたトランジスタスイッチ８４と
を有する。トランジスタスイッチ８２のゲートには、Ｍ
ＴＪメモリセルへのデータ書込時にＨレベルに活性化さ
れる制御信号ＷＥが与えられる。トランジスタスイッチ
８４のゲートには、ＭＴＪメモリセルからのデータ読出
時にＨレベルに活性化される制御信号ＲＥが入力され
る。
トディジット線ＷＤＬの一端側の間に設けられるトラン
ジスタスイッチ８２と、ノードＮｄおよびワード線ＷＬ
の一端側の間に設けられたトランジスタスイッチ８４と
を有する。トランジスタスイッチ８２のゲートには、Ｍ
ＴＪメモリセルへのデータ書込時にＨレベルに活性化さ
れる制御信号ＷＥが与えられる。トランジスタスイッチ
８４のゲートには、ＭＴＪメモリセルからのデータ読出
時にＨレベルに活性化される制御信号ＲＥが入力され
る。
【００５９】したがって、各行ドライバ８０において、
データ書込時には、トランジスタスイッチ８２がターン
オンするとともにトランジスタスイッチ８４がターンオ
ンし、データ読出時にはトランジスタスイッチ８４がタ
ーンオンするとともにトランジスタスイッチ８２がター
ンオンする。
データ書込時には、トランジスタスイッチ８２がターン
オンするとともにトランジスタスイッチ８４がターンオ
ンし、データ読出時にはトランジスタスイッチ８４がタ
ーンオンするとともにトランジスタスイッチ８２がター
ンオンする。
【００６０】さらに、各メモリセル行に対応して、デー
タ書込時を含むデータ読出時以外において、ワード線Ｗ
Ｌの他端側を接地電圧ＧＮＤと結合するためのトランジ
スタスイッチ９０と、ライトディジット線ＷＤＬの他端
側を、接地電圧ＧＮＤと接続するためのトランジスタス
イッチ９２とが配置される。トランジスタスイッチ９０
および９２は、各メモリセル行において、行ドライバ８
０とメモリアレイ１０を挟んで反対側に配置される。
タ書込時を含むデータ読出時以外において、ワード線Ｗ
Ｌの他端側を接地電圧ＧＮＤと結合するためのトランジ
スタスイッチ９０と、ライトディジット線ＷＤＬの他端
側を、接地電圧ＧＮＤと接続するためのトランジスタス
イッチ９２とが配置される。トランジスタスイッチ９０
および９２は、各メモリセル行において、行ドライバ８
０とメモリアレイ１０を挟んで反対側に配置される。
【００６１】トランジスタスイッチ９０は、制御信号Ｒ
Ｅの反転信号／ＲＥをゲートに受けて、ワード線ＷＬと
接地電圧ＧＮＤとの間に電気的に結合される。トランジ
スタスイッチ９０は、電源電圧Ｖｃｃと結合されたゲー
トを有し、ライトディジット線ＷＤＬと接地電圧ＧＮＤ
との間に電気的に結合される。図２の構成例において
は、トランジスタスイッチ８２，８４，９０，９２の各
々は、ＮチャネルＭＯＳトランジスタで構成される。
Ｅの反転信号／ＲＥをゲートに受けて、ワード線ＷＬと
接地電圧ＧＮＤとの間に電気的に結合される。トランジ
スタスイッチ９０は、電源電圧Ｖｃｃと結合されたゲー
トを有し、ライトディジット線ＷＤＬと接地電圧ＧＮＤ
との間に電気的に結合される。図２の構成例において
は、トランジスタスイッチ８２，８４，９０，９２の各
々は、ＮチャネルＭＯＳトランジスタで構成される。
【００６２】データ書込時においては、トランジスタス
イッチ８２は、制御信号ＷＥに応答してターンオンし
て、ノードＮｄの電圧、すなわち対応するメモリセル行
のデコード信号Ｒｄに基づいて、対応するライトディジ
ット線ＷＤＬを活性化する。活性化されたライトディジ
ット線ＷＤＬは、Ｈレベル（電源電圧Ｖｃｃ）に設定さ
れたノードＮｄと接続されるので、行ドライバ８０から
オン状態のトランジスタスイッチ９２へ向かう方向にデ
ータ書込電流Ｉｐが流される。
イッチ８２は、制御信号ＷＥに応答してターンオンし
て、ノードＮｄの電圧、すなわち対応するメモリセル行
のデコード信号Ｒｄに基づいて、対応するライトディジ
ット線ＷＤＬを活性化する。活性化されたライトディジ
ット線ＷＤＬは、Ｈレベル（電源電圧Ｖｃｃ）に設定さ
れたノードＮｄと接続されるので、行ドライバ８０から
オン状態のトランジスタスイッチ９２へ向かう方向にデ
ータ書込電流Ｉｐが流される。
【００６３】データ読出時においては、トランジスタス
イッチ９０によって、各ワード線ＷＬは接地電圧ＧＮＤ
と切離される。さらに、トランジスタスイッチ８４は、
制御信号ＲＥに応答してターンオンして、ノードＮｄの
電圧、すなわち対応するメモリセル行のデコード信号Ｒ
ｄに応じて、対応するワード線ＷＬを活性化する。活性
化されたワード線ＷＬは、Ｈレベル（電源電圧Ｖｃｃ）
に設定されたノードＮｄと接続される。これに応答し
て、選択行に対応するアクセストランジスタＡＴＲのノ
ードがターンオンして、ビット線ＢＬおよびソース線Ｓ
Ｌの間に、磁気トンネル接合部ＭＴＪが電気的に結合さ
れる。このようにして、メモリアレイ１０における行選
択動作が実行される。
イッチ９０によって、各ワード線ＷＬは接地電圧ＧＮＤ
と切離される。さらに、トランジスタスイッチ８４は、
制御信号ＲＥに応答してターンオンして、ノードＮｄの
電圧、すなわち対応するメモリセル行のデコード信号Ｒ
ｄに応じて、対応するワード線ＷＬを活性化する。活性
化されたワード線ＷＬは、Ｈレベル（電源電圧Ｖｃｃ）
に設定されたノードＮｄと接続される。これに応答し
て、選択行に対応するアクセストランジスタＡＴＲのノ
ードがターンオンして、ビット線ＢＬおよびソース線Ｓ
Ｌの間に、磁気トンネル接合部ＭＴＪが電気的に結合さ
れる。このようにして、メモリアレイ１０における行選
択動作が実行される。
【００６４】同様の構成は、各メモリセル行のワード線
ＷＬおよびライトディジット線ＷＤＬに対応して同様に
設けられる。なお、図２に示されるように、行ドライバ
８０は、各メモリセル行ごとに、千鳥状に配置される。
すなわち、行ドライバ８０は、ワード線ＷＬおよびライ
トディジット線ＷＤＬの一端側、およびワード線ＷＬお
よびライトディジット線ＷＤＬの他端側に、１行ごとに
交互配置される。これにより、行ドライバ８０を小面積
で効率的に配置できる。
ＷＬおよびライトディジット線ＷＤＬに対応して同様に
設けられる。なお、図２に示されるように、行ドライバ
８０は、各メモリセル行ごとに、千鳥状に配置される。
すなわち、行ドライバ８０は、ワード線ＷＬおよびライ
トディジット線ＷＤＬの一端側、およびワード線ＷＬお
よびライトディジット線ＷＤＬの他端側に、１行ごとに
交互配置される。これにより、行ドライバ８０を小面積
で効率的に配置できる。
【００６５】読出／書込制御回路３０は、さらに、ライ
トドライバ制御回路１５０と、スイッチ回路１６０とを
含む。ライトドライバ制御回路１５０は、コントロール
回路５からの動作指示に応答して、ノードＮ４に伝達さ
れた書込データＷＤおよび列デコーダ２５からの列選択
結果に応じて、メモリセル列ごとに書込制御信号ＷＤＴ
ａ，ＷＤＴｂを設定する。後ほど詳細に説明するよう
に、ライトドライバ制御回路１５０は、データ書込動作
時の他に、データ読出動作内においても、所定のタイミ
ングで選択メモリセルに対するデータ書込を実行する。
トドライバ制御回路１５０と、スイッチ回路１６０とを
含む。ライトドライバ制御回路１５０は、コントロール
回路５からの動作指示に応答して、ノードＮ４に伝達さ
れた書込データＷＤおよび列デコーダ２５からの列選択
結果に応じて、メモリセル列ごとに書込制御信号ＷＤＴ
ａ，ＷＤＴｂを設定する。後ほど詳細に説明するよう
に、ライトドライバ制御回路１５０は、データ書込動作
時の他に、データ読出動作内においても、所定のタイミ
ングで選択メモリセルに対するデータ書込を実行する。
【００６６】スイッチ回路１６０は、ノードＮｒおよび
Ｎｗの一方を、選択的にノードＮ４と接続する。通常の
データ書込動作時においては、スイッチ回路１６０は、
入力バッファ１７５からの入力データＤＩＮが伝達され
るノードＮｗをノードＮ４と接続する。
Ｎｗの一方を、選択的にノードＮ４と接続する。通常の
データ書込動作時においては、スイッチ回路１６０は、
入力バッファ１７５からの入力データＤＩＮが伝達され
るノードＮｗをノードＮ４と接続する。
【００６７】読出／書込制御回路３０は、さらに、メモ
リセル列ごとに配置されたライトドライバＷＤＶｂを含
む。同様に、読出／書込制御回路３５は、メモリセル列
ごとに設けられたライトドライバＷＤＶａを含む。各メ
モリセル列において、ライトドライバＷＤＶａは、対応
する書込制御信号ＷＤＴａに応じて、対応するビット線
ＢＬの一端側を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤ
のいずれかで駆動する。同様に、ライトドライバＷＤＶ
ｂは、対応する書込制御信号ＷＤＴｂに応じて、対応す
るビット線ＢＬの他端側を、電源電圧Ｖｃｃおよび接地
電圧ＧＮＤのいずれかで駆動する。
リセル列ごとに配置されたライトドライバＷＤＶｂを含
む。同様に、読出／書込制御回路３５は、メモリセル列
ごとに設けられたライトドライバＷＤＶａを含む。各メ
モリセル列において、ライトドライバＷＤＶａは、対応
する書込制御信号ＷＤＴａに応じて、対応するビット線
ＢＬの一端側を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤ
のいずれかで駆動する。同様に、ライトドライバＷＤＶ
ｂは、対応する書込制御信号ＷＤＴｂに応じて、対応す
るビット線ＢＬの他端側を、電源電圧Ｖｃｃおよび接地
電圧ＧＮＤのいずれかで駆動する。
【００６８】データ書込時において、選択列に対応する
書込制御信号ＷＤＴａおよびＷＤＴｂは、書込データＷ
Ｄのレベルに応じて、ＨレベルおよびＬレベルの一方ず
つに設定される。たとえば、Ｈレベル（“１”）のデー
タを書込む場合には、ライトドライバＷＤＶａからＷＤ
Ｖｂへ向かう方向にデータ書込電流＋Ｉｗを流すため
に、書込制御信号ＷＤＴａがＨレベルに設定され、ＷＤ
ＴｂがＬレベルに設定される。反対に、Ｌレベル
（“０”）のデータを書込む場合には、ライトドライバ
ＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流−
Ｉｗを流すために、書込制御信号ＷＤＴｂがＨレベルに
設定され、ＷＤＴａはＬレベルに設定される。以下にお
いては、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉ
ｗを総称して、データ書込電流±Ｉｗとも表記する。
書込制御信号ＷＤＴａおよびＷＤＴｂは、書込データＷ
Ｄのレベルに応じて、ＨレベルおよびＬレベルの一方ず
つに設定される。たとえば、Ｈレベル（“１”）のデー
タを書込む場合には、ライトドライバＷＤＶａからＷＤ
Ｖｂへ向かう方向にデータ書込電流＋Ｉｗを流すため
に、書込制御信号ＷＤＴａがＨレベルに設定され、ＷＤ
ＴｂがＬレベルに設定される。反対に、Ｌレベル
（“０”）のデータを書込む場合には、ライトドライバ
ＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流−
Ｉｗを流すために、書込制御信号ＷＤＴｂがＨレベルに
設定され、ＷＤＴａはＬレベルに設定される。以下にお
いては、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉ
ｗを総称して、データ書込電流±Ｉｗとも表記する。
【００６９】非選択列においては、書込制御信号ＷＤＴ
ａおよびＷＤＴｂの各々は、Ｌレベルに設定される。ま
た、データ書込動作時以外においても、書込制御信号Ｗ
ＤＴａおよびＷＤＴｂは、Ｌレベルに設定される。
ａおよびＷＤＴｂの各々は、Ｌレベルに設定される。ま
た、データ書込動作時以外においても、書込制御信号Ｗ
ＤＴａおよびＷＤＴｂは、Ｌレベルに設定される。
【００７０】対応するライトディジット線ＷＤＬおよび
ビット線ＢＬの両方にデータ書込電流Ｉｐおよび±Ｉｗ
がそれぞれ流されるトンネル磁気抵抗素子ＴＭＲにおい
て、データ書込電流±Ｉｗの方向に応じた書込データが
磁気的に書込まれる。
ビット線ＢＬの両方にデータ書込電流Ｉｐおよび±Ｉｗ
がそれぞれ流されるトンネル磁気抵抗素子ＴＭＲにおい
て、データ書込電流±Ｉｗの方向に応じた書込データが
磁気的に書込まれる。
【００７１】同様の構成は、各メモリセル列のビット線
ＢＬに対応して同様に設けられる。なお、図２の構成に
おいて、ライトドライバＷＤＶａおよびＷＤＶｂの駆動
電圧を、接地電圧ＧＮＤおよび電源電圧Ｖｃｃ以外の電
圧とすることも可能である。
ＢＬに対応して同様に設けられる。なお、図２の構成に
おいて、ライトドライバＷＤＶａおよびＷＤＶｂの駆動
電圧を、接地電圧ＧＮＤおよび電源電圧Ｖｃｃ以外の電
圧とすることも可能である。
【００７２】次に、メモリアレイ１０からのデータ読出
動作について説明する。読出／書込制御回路３０は、さ
らに、選択メモリセルの電気抵抗に応じた電圧を伝達す
るためのデータ線ＤＩＯと、データ線ＤＩＯおよび各ビ
ット線ＢＬの間に設けられた読出選択ゲートＲＳＧとを
含む。読出選択ゲートＲＳＧのゲートには、対応するメ
モリセル列の選択状態を示すリードコラム選択線ＲＣＳ
Ｌが結合される。各リードコラム選択線ＲＣＳＬは、対
応するメモリセル列が選択された場合にＨレベルに活性
化される。同様の構成は、各メモリセル列に対応して設
けられる。すなわち、データ線ＤＩＯはメモリアレイ１
０上のビット線ＢＬによって共有される。
動作について説明する。読出／書込制御回路３０は、さ
らに、選択メモリセルの電気抵抗に応じた電圧を伝達す
るためのデータ線ＤＩＯと、データ線ＤＩＯおよび各ビ
ット線ＢＬの間に設けられた読出選択ゲートＲＳＧとを
含む。読出選択ゲートＲＳＧのゲートには、対応するメ
モリセル列の選択状態を示すリードコラム選択線ＲＣＳ
Ｌが結合される。各リードコラム選択線ＲＣＳＬは、対
応するメモリセル列が選択された場合にＨレベルに活性
化される。同様の構成は、各メモリセル列に対応して設
けられる。すなわち、データ線ＤＩＯはメモリアレイ１
０上のビット線ＢＬによって共有される。
【００７３】このような構成とすることにより、選択メ
モリセルは、データ読出時において、選択列のビット線
ＢＬおよび対応する読出選択ゲートＲＳＧを介してデー
タ線ＤＩＯと電気的に結合される。
モリセルは、データ読出時において、選択列のビット線
ＢＬおよび対応する読出選択ゲートＲＳＧを介してデー
タ線ＤＩＯと電気的に結合される。
【００７４】読出／書込制御回路３０は、さらに、デー
タ読出回路１００と、データ読出電流供給回路１０５と
をさらに含む。
タ読出回路１００と、データ読出電流供給回路１０５と
をさらに含む。
【００７５】データ読出電流供給回路１０５は、電源電
圧Ｖｃｃおよびデータ線ＤＩＯの間に電気的に結合され
た電流供給トランジスタ１０７を有する。電流供給トラ
ンジスタ１０７は、制御信号／ＲＥ（データ読出時にＬ
レベルに活性化）を受けるＰチャネルＭＯＳトランジス
タで構成される。電流供給トランジスタ１０７は、デー
タ読出時において、データ線ＤＩＯを電源電圧Ｖｃｃと
結合することによって、データ読出電流Ｉｓを生じさせ
る。
圧Ｖｃｃおよびデータ線ＤＩＯの間に電気的に結合され
た電流供給トランジスタ１０７を有する。電流供給トラ
ンジスタ１０７は、制御信号／ＲＥ（データ読出時にＬ
レベルに活性化）を受けるＰチャネルＭＯＳトランジス
タで構成される。電流供給トランジスタ１０７は、デー
タ読出時において、データ線ＤＩＯを電源電圧Ｖｃｃと
結合することによって、データ読出電流Ｉｓを生じさせ
る。
【００７６】データ読出電流Ｉｓは、データ線ＤＩＯ〜
選択列の読出選択ゲートＲＳＧ〜選択列のビット線ＢＬ
〜選択メモリセルのトンネル磁気抵抗素子ＴＭＲ〜アク
セストランジスタＡＴＲ〜ソース線ＳＬ（接地電圧ＧＮ
Ｄ）の経路を通過する。これに応じて、データ線ＤＩＯ
には、選択メモリセルの電気抵抗に応じた電圧が生じ
る。
選択列の読出選択ゲートＲＳＧ〜選択列のビット線ＢＬ
〜選択メモリセルのトンネル磁気抵抗素子ＴＭＲ〜アク
セストランジスタＡＴＲ〜ソース線ＳＬ（接地電圧ＧＮ
Ｄ）の経路を通過する。これに応じて、データ線ＤＩＯ
には、選択メモリセルの電気抵抗に応じた電圧が生じ
る。
【００７７】なお、図２においては、最も単純な構成の
データ読出電流供給回路の例を示したが、より精密にデ
ータ読出電流Ｉｓを供給するために、たとえばデータ読
出電流供給回路１０５をカレントミラー構成等を有する
定電流供給回路で構成することもできる。
データ読出電流供給回路の例を示したが、より精密にデ
ータ読出電流Ｉｓを供給するために、たとえばデータ読
出電流供給回路１０５をカレントミラー構成等を有する
定電流供給回路で構成することもできる。
【００７８】データ読出回路１００は、さらに、スイッ
チ回路１１０と、電圧保持キャパシタ１１１〜１１３
と、センスアンプ１２０，１２５，１３０と、ラッチ回
路１４０とを含む。
チ回路１１０と、電圧保持キャパシタ１１１〜１１３
と、センスアンプ１２０，１２５，１３０と、ラッチ回
路１４０とを含む。
【００７９】スイッチ回路１１０は、１回のデータ読出
動作において、ノードＮ１〜Ｎ３のうちの順番に選択さ
れる１個ずつを、データ線ＤＩＯと接続する。電圧保持
キャパシタ１１１〜１１３は、ノードＮ１〜Ｎ３のそれ
ぞれの電圧を保持するために設けられる。
動作において、ノードＮ１〜Ｎ３のうちの順番に選択さ
れる１個ずつを、データ線ＤＩＯと接続する。電圧保持
キャパシタ１１１〜１１３は、ノードＮ１〜Ｎ３のそれ
ぞれの電圧を保持するために設けられる。
【００８０】センスアンプ１２０は、ノードＮ１および
Ｎ２の電圧差を増幅して出力する。センスアンプ１２５
は、ノードＮ１およびＮ３の電圧差を増幅して出力す
る。センスアンプ１３０は、センスアンプ１２０および
１２５のそれぞれの出力間の電圧差を増幅して出力す
る。ラッチ回路１４０は、所定タイミングにおけるセン
スアンプ１３０の出力電圧をラッチして、選択メモリセ
ルの記憶データに応じたレベルを有する読出データＲＤ
をノードＮｒへ出力する。
Ｎ２の電圧差を増幅して出力する。センスアンプ１２５
は、ノードＮ１およびＮ３の電圧差を増幅して出力す
る。センスアンプ１３０は、センスアンプ１２０および
１２５のそれぞれの出力間の電圧差を増幅して出力す
る。ラッチ回路１４０は、所定タイミングにおけるセン
スアンプ１３０の出力電圧をラッチして、選択メモリセ
ルの記憶データに応じたレベルを有する読出データＲＤ
をノードＮｒへ出力する。
【００８１】ノードＮｒへ出力された読出データＲＤ
は、出力バッファ１７０を介して、データ出力端子４ａ
からの出力データＤＯＵＴとして出力される。一方、デ
ータ入力端子４ｂへの入力データＤＩＮは、入力バッフ
ァ１７５を介して、ノードＮｗに伝達される。
は、出力バッファ１７０を介して、データ出力端子４ａ
からの出力データＤＯＵＴとして出力される。一方、デ
ータ入力端子４ｂへの入力データＤＩＮは、入力バッフ
ァ１７５を介して、ノードＮｗに伝達される。
【００８２】既に説明したように、通常のデータ書込動
作時においては、スイッチ回路１６０は、ノードＮｗを
ノードＮ４と接続する。一方、データ読出動作時におい
ては、スイッチ回路１６０は、コントロール回路５から
の指示に応じて、読出データＲＤを選択メモリセルに再
び書込むために、ノードＮｒとノードＮ４の間を電気的
に結合する。
作時においては、スイッチ回路１６０は、ノードＮｗを
ノードＮ４と接続する。一方、データ読出動作時におい
ては、スイッチ回路１６０は、コントロール回路５から
の指示に応じて、読出データＲＤを選択メモリセルに再
び書込むために、ノードＮｒとノードＮ４の間を電気的
に結合する。
【００８３】次に、このように構成された読出／書込制
御回路による実施の形態１に従うデータ読出動作につい
て詳細に説明していく。
御回路による実施の形態１に従うデータ読出動作につい
て詳細に説明していく。
【００８４】図３は、実施の形態１に従う１回のデータ
読出動作を説明するフローチャートである。
読出動作を説明するフローチャートである。
【００８５】図３を参照して、実施の形態１に従う構成
においては、１回のデータ読出動作が開始されると（ス
テップＳ１００）、まず、初期データ読出動作として、
選択メモリセルからの記憶データの読出が実行される。
すなわち、初期データ読出動作時には、選択メモリセル
の磁化方向は、データ読出動作前と同様である。この状
態でのデータ線ＤＩＯの電圧は、ノードＮ１に伝達され
保持される（ステップＳ１１０）。
においては、１回のデータ読出動作が開始されると（ス
テップＳ１００）、まず、初期データ読出動作として、
選択メモリセルからの記憶データの読出が実行される。
すなわち、初期データ読出動作時には、選択メモリセル
の磁化方向は、データ読出動作前と同様である。この状
態でのデータ線ＤＩＯの電圧は、ノードＮ１に伝達され
保持される（ステップＳ１１０）。
【００８６】次に、所定書込動作１として、選択メモリ
セルへ所定レベル（たとえば“１”）のデータが書込ま
れる。すなわち、選択メモリセルは、所定レベルのデー
タを書込むためのデータ書込磁界の印加を受ける（ステ
ップＳ１２０）。さらに、、所定レベルのデータが書込
まれた選択メモリセルからのデータ読出が、所定読出動
作１として実行される。この状態でのデータ線ＤＩＯの
電圧は、ノードＮ２へ保持される（ステップＳ１３
０）。
セルへ所定レベル（たとえば“１”）のデータが書込ま
れる。すなわち、選択メモリセルは、所定レベルのデー
タを書込むためのデータ書込磁界の印加を受ける（ステ
ップＳ１２０）。さらに、、所定レベルのデータが書込
まれた選択メモリセルからのデータ読出が、所定読出動
作１として実行される。この状態でのデータ線ＤＩＯの
電圧は、ノードＮ２へ保持される（ステップＳ１３
０）。
【００８７】その後、さらに、所定書込動作２として、
選択メモリセルに対して、所定書込動作１とは異なるレ
ベル（たとえば“０”）のデータが書込まれる。。すな
わち、選択メモリセルは、このようなレベルのデータを
書込むためのデータ書込磁界の印加を受ける（ステップ
Ｓ１４０）。さらに、選択メモリセルからの、所定書込
動作２で書込まれた記憶データ（“０”）の読出が、所
定読出動作２として実行される。この状態でのデータ線
ＤＩＯの電圧は、ノードＮ３へ保持される（ステップＳ
１５０）。
選択メモリセルに対して、所定書込動作１とは異なるレ
ベル（たとえば“０”）のデータが書込まれる。。すな
わち、選択メモリセルは、このようなレベルのデータを
書込むためのデータ書込磁界の印加を受ける（ステップ
Ｓ１４０）。さらに、選択メモリセルからの、所定書込
動作２で書込まれた記憶データ（“０”）の読出が、所
定読出動作２として実行される。この状態でのデータ線
ＤＩＯの電圧は、ノードＮ３へ保持される（ステップＳ
１５０）。
【００８８】このように、初期データ読出動作から所定
読出動作２までが終了した時点で、すなわち、ノードＮ
１〜Ｎ３のそれぞれがデータ線ＤＩＯと接続された後に
おいて、ノードＮ１〜Ｎ３には、記憶データに対応する
データ線電圧、“１”データに対応するデータ線電圧、
および“０”データに対応するデータ線電圧がそれぞれ
保持される。この状態で、ノードＮ１〜Ｎ３の電圧比較
に基づいて、選択メモリセルからの記憶データを示す読
出データＲＤが確定される（ステップＳ１６０）。
読出動作２までが終了した時点で、すなわち、ノードＮ
１〜Ｎ３のそれぞれがデータ線ＤＩＯと接続された後に
おいて、ノードＮ１〜Ｎ３には、記憶データに対応する
データ線電圧、“１”データに対応するデータ線電圧、
および“０”データに対応するデータ線電圧がそれぞれ
保持される。この状態で、ノードＮ１〜Ｎ３の電圧比較
に基づいて、選択メモリセルからの記憶データを示す読
出データＲＤが確定される（ステップＳ１６０）。
【００８９】さらに、読出データＲＤの確定後におい
て、選択メモリセルに対して、読出データＲＤの再書込
が実行される（ステップＳ１７０）。これにより、読出
動作シーケンス内で所定のデータ書込を受けた選択メモ
リセルについて、その記憶データを再現して、データ読
出前の状態を再現することができる。
て、選択メモリセルに対して、読出データＲＤの再書込
が実行される（ステップＳ１７０）。これにより、読出
動作シーケンス内で所定のデータ書込を受けた選択メモ
リセルについて、その記憶データを再現して、データ読
出前の状態を再現することができる。
【００９０】図４は、初期データ読出動作時における読
出／書込制御回路の動作を説明する回路図である。
出／書込制御回路の動作を説明する回路図である。
【００９１】図４を参照して、１回の読出動作内におい
て、選択行に対応するノードＮｄはＨレベルに維持され
ている。初期データ読出動作時には、制御信号ＲＥがＨ
レベル、制御信号ＷＥがＬレベルに設定される。さら
に、図中に斜線で示されたＭＴＪメモリセルがアクセス
対象となる選択メモリセルである場合には、対応するワ
ード線ＷＬおよびリードコラム選択線ＲＣＳＬがＨレベ
ルに活性化される。これに応じて、対応する読出選択ゲ
ートＲＳＧおよび選択メモリセルのアクセストランジス
タＡＴＲがターンオンして、データ読出電流Ｉｓが選択
メモリセルのトンネル磁気抵抗素子ＴＭＲを通過する。
て、選択行に対応するノードＮｄはＨレベルに維持され
ている。初期データ読出動作時には、制御信号ＲＥがＨ
レベル、制御信号ＷＥがＬレベルに設定される。さら
に、図中に斜線で示されたＭＴＪメモリセルがアクセス
対象となる選択メモリセルである場合には、対応するワ
ード線ＷＬおよびリードコラム選択線ＲＣＳＬがＨレベ
ルに活性化される。これに応じて、対応する読出選択ゲ
ートＲＳＧおよび選択メモリセルのアクセストランジス
タＡＴＲがターンオンして、データ読出電流Ｉｓが選択
メモリセルのトンネル磁気抵抗素子ＴＭＲを通過する。
【００９２】これにより、データ線ＤＩＯには、選択メ
モリセルの記憶データに応じた電圧が発生する。スイッ
チ回路１１０は、初期データ読出動作時には、データ線
ＤＩＯをノードＮ１と接続する。ノードＮ１の電圧は、
電圧保持キャパシタ１１１によって保持される。したが
って、図３中のステップＳ１１０に対応する初期データ
読出動作時には、選択メモリセルの記憶データに応じた
データ線電圧が、ノードＮ１に伝達され保持される。
モリセルの記憶データに応じた電圧が発生する。スイッ
チ回路１１０は、初期データ読出動作時には、データ線
ＤＩＯをノードＮ１と接続する。ノードＮ１の電圧は、
電圧保持キャパシタ１１１によって保持される。したが
って、図３中のステップＳ１１０に対応する初期データ
読出動作時には、選択メモリセルの記憶データに応じた
データ線電圧が、ノードＮ１に伝達され保持される。
【００９３】図５は、所定書込動作１における読出／書
込制御回路の動作を説明する回路図である。
込制御回路の動作を説明する回路図である。
【００９４】図５を参照して、所定書込動作１において
は、制御信号ＲＥがＬレベル、制御信号ＷＥがＨレベル
に設定される。さらに、各リードコラム選択線ＲＣＳＬ
がＬレベルに非活性化されて、各メモリセル列において
読出選択ゲートＲＳＧがオフされる。これにより、各ビ
ット線ＢＬは、データ線ＤＩＯと切離される。さらに、
スイッチ回路１１０は、データ線ＤＩＯを、ノードＮ１
〜Ｎ３のいずれとも接続しない。ライトドライバ制御回
路１５０に対しては、コントロール回路５から“１”デ
ータを書込むための動作指示が発せられる。
は、制御信号ＲＥがＬレベル、制御信号ＷＥがＨレベル
に設定される。さらに、各リードコラム選択線ＲＣＳＬ
がＬレベルに非活性化されて、各メモリセル列において
読出選択ゲートＲＳＧがオフされる。これにより、各ビ
ット線ＢＬは、データ線ＤＩＯと切離される。さらに、
スイッチ回路１１０は、データ線ＤＩＯを、ノードＮ１
〜Ｎ３のいずれとも接続しない。ライトドライバ制御回
路１５０に対しては、コントロール回路５から“１”デ
ータを書込むための動作指示が発せられる。
【００９５】したがって、選択行のライトディジット線
ＷＤＬが活性化されて、データ書込電流Ｉｐを流され
る。また、選択列のビット線においては、所定データ
（“１”）を書込むためのデータ書込電流＋Ｉｗが、ラ
イトドライバＷＤＶａからＷＤＶｂに向かう方向に選択
列のビット線上を流される。
ＷＤＬが活性化されて、データ書込電流Ｉｐを流され
る。また、選択列のビット線においては、所定データ
（“１”）を書込むためのデータ書込電流＋Ｉｗが、ラ
イトドライバＷＤＶａからＷＤＶｂに向かう方向に選択
列のビット線上を流される。
【００９６】すなわち、ライトドライバ制御回路１５０
は、コントロール回路５からの書込指示に応答して、選
択列の書込制御信号ＷＤＴａをＨレベルに、ＷＤＴｂを
Ｌレベルに設定する。なお、他のメモリセル列に対応す
る書込制御信号ＷＤＴａおよびＷＤＴｂはいずれもＬレ
ベルに設定される。これにより、選択メモリセルに対し
ては、所定レベルのデータ（“１”）が強制的に書込ま
れる。
は、コントロール回路５からの書込指示に応答して、選
択列の書込制御信号ＷＤＴａをＨレベルに、ＷＤＴｂを
Ｌレベルに設定する。なお、他のメモリセル列に対応す
る書込制御信号ＷＤＴａおよびＷＤＴｂはいずれもＬレ
ベルに設定される。これにより、選択メモリセルに対し
ては、所定レベルのデータ（“１”）が強制的に書込ま
れる。
【００９７】図６は、所定読出動作１における読出／書
込制御回路の動作を説明する回路図である。
込制御回路の動作を説明する回路図である。
【００９８】図６を参照して、所定読出動作１において
は、制御信号ＲＥがＨレベル、制御信号ＷＥがＬレベル
に設定される。さらに、選択メモリセルからのデータ読
出を再び実行するために、対応するワード線ＷＬおよび
リードコラム選択線ＲＣＳＬがＨレベルへ活性化され
る。さらに、スイッチ回路１１０は、データ線ＤＩＯを
ノードＮ２と接続する。ノードＮ２の電圧は、電圧保持
キャパシタ１１２によって保持される。
は、制御信号ＲＥがＨレベル、制御信号ＷＥがＬレベル
に設定される。さらに、選択メモリセルからのデータ読
出を再び実行するために、対応するワード線ＷＬおよび
リードコラム選択線ＲＣＳＬがＨレベルへ活性化され
る。さらに、スイッチ回路１１０は、データ線ＤＩＯを
ノードＮ２と接続する。ノードＮ２の電圧は、電圧保持
キャパシタ１１２によって保持される。
【００９９】したがって、図３中のステップＳ１３０に
対応する所定読出動作１では、選択メモリセルから
“１”データを読出したときのデータ線電圧が、ノード
Ｎ２に伝達され保持される。
対応する所定読出動作１では、選択メモリセルから
“１”データを読出したときのデータ線電圧が、ノード
Ｎ２に伝達され保持される。
【０１００】図７は、所定書込動作２における読出／書
込制御回路の動作を説明する回路図である。
込制御回路の動作を説明する回路図である。
【０１０１】図７を参照して、所定書込動作２において
は、所定書込動作１のときと同様に、制御信号ＲＥがＬ
レベル、制御信号ＷＥがＨレベルに設定されるととも
に、各ビット線ＢＬはデータ線ＤＩＯと切離される。さ
らに、スイッチ回路１１０は、データ線ＤＩＯを、ノー
ドＮ１〜Ｎ３のいずれとも接続しない。ライトドライバ
制御回路１５０に対しては、コントロール回路５から
“０”データを書込むための動作指示が発せられる。
は、所定書込動作１のときと同様に、制御信号ＲＥがＬ
レベル、制御信号ＷＥがＨレベルに設定されるととも
に、各ビット線ＢＬはデータ線ＤＩＯと切離される。さ
らに、スイッチ回路１１０は、データ線ＤＩＯを、ノー
ドＮ１〜Ｎ３のいずれとも接続しない。ライトドライバ
制御回路１５０に対しては、コントロール回路５から
“０”データを書込むための動作指示が発せられる。
【０１０２】したがって、対応するライトディジット線
ＷＤＬが活性化されてデータ書込電流Ｉｐが流される。
また、選択列のビット線においては、このようなデータ
（“０”）を書込むためのデータ書込電流−Ｉｗが、ラ
イトドライバＷＤＶａからＷＤＶｂに向かう方向に選択
列のビット線上を流される。
ＷＤＬが活性化されてデータ書込電流Ｉｐが流される。
また、選択列のビット線においては、このようなデータ
（“０”）を書込むためのデータ書込電流−Ｉｗが、ラ
イトドライバＷＤＶａからＷＤＶｂに向かう方向に選択
列のビット線上を流される。
【０１０３】すなわち、ライトドライバ制御回路１５０
は、コントロール回路５からの書込指示に応答して、選
択列の書込制御信号ＷＤＴａをＬレベルに、ＷＤＴｂを
Ｈレベルに設定する。なお、他のメモリセル列に対応す
る書込制御信号ＷＤＴａおよびＷＤＴｂはいずれもＬレ
ベルに設定される。これにより、選択メモリセルに対し
ては、所定書込動作１とは異なるレベルのデータ
（“０”）が強制的に書込まれる。
は、コントロール回路５からの書込指示に応答して、選
択列の書込制御信号ＷＤＴａをＬレベルに、ＷＤＴｂを
Ｈレベルに設定する。なお、他のメモリセル列に対応す
る書込制御信号ＷＤＴａおよびＷＤＴｂはいずれもＬレ
ベルに設定される。これにより、選択メモリセルに対し
ては、所定書込動作１とは異なるレベルのデータ
（“０”）が強制的に書込まれる。
【０１０４】図８は、所定読出動作２における読出／書
込制御回路の動作を説明する回路図である。
込制御回路の動作を説明する回路図である。
【０１０５】図８を参照して、所定読出動作２において
も、制御信号ＲＥがＨレベル、制御信号ＷＥがＬレベル
に設定される。さらに、選択メモリセルからのデータ読
出を再び実行するために、対応するワード線ＷＬおよび
リードコラム選択線ＲＣＳＬがＨレベルへ活性化され
る。さらに、スイッチ回路１１０は、データ線ＤＩＯを
ノードＮ３と接続する。ノードＮ３の電圧は、電圧保持
キャパシタ１１３によって保持される。
も、制御信号ＲＥがＨレベル、制御信号ＷＥがＬレベル
に設定される。さらに、選択メモリセルからのデータ読
出を再び実行するために、対応するワード線ＷＬおよび
リードコラム選択線ＲＣＳＬがＨレベルへ活性化され
る。さらに、スイッチ回路１１０は、データ線ＤＩＯを
ノードＮ３と接続する。ノードＮ３の電圧は、電圧保持
キャパシタ１１３によって保持される。
【０１０６】したがって、図３中のステップＳ１５０に
対応する所定読出動作２では、選択メモリセルから
“０”データを読出したときのデータ線電圧が、ノード
Ｎ３に伝達され保持される。
対応する所定読出動作２では、選択メモリセルから
“０”データを読出したときのデータ線電圧が、ノード
Ｎ３に伝達され保持される。
【０１０７】これにより、所定読出動作２の終了時にお
いて、電圧保持キャパシタ１１１に〜１１３によって、
ノードＮ１には選択メモリセルの記憶データに対応した
電圧が保持され、ノードＮ２には選択メモリセルから
“１”データを読出したときのデータ線電圧が保持さ
れ、ノードＮ３には選択メモリセルから“０”データを
読出したときのデータ線電圧が保持される。
いて、電圧保持キャパシタ１１１に〜１１３によって、
ノードＮ１には選択メモリセルの記憶データに対応した
電圧が保持され、ノードＮ２には選択メモリセルから
“１”データを読出したときのデータ線電圧が保持さ
れ、ノードＮ３には選択メモリセルから“０”データを
読出したときのデータ線電圧が保持される。
【０１０８】したがって、センスアンプ１２０および１
２５のいずれか一方において、２つの入力電圧が同レベ
ルになるため、その出力がほとんど増幅されない。一
方、他方のセンスアンプにおいては、その出力電圧は大
きく振幅する。具体的には、選択メモリセルの記憶デー
タが“１”である場合には、センスアンプ１２０の出力
がほとんど増幅されない一方で、センスアンプ１２５の
出力はフル振幅まで増幅される。反対に、選択メモリセ
ルの記憶データが“０”であった場合には、センスアン
プ１２５の出力がほとんど増幅されない一方で、センス
アンプ１２０の出力はフル振幅まで増幅される。
２５のいずれか一方において、２つの入力電圧が同レベ
ルになるため、その出力がほとんど増幅されない。一
方、他方のセンスアンプにおいては、その出力電圧は大
きく振幅する。具体的には、選択メモリセルの記憶デー
タが“１”である場合には、センスアンプ１２０の出力
がほとんど増幅されない一方で、センスアンプ１２５の
出力はフル振幅まで増幅される。反対に、選択メモリセ
ルの記憶データが“０”であった場合には、センスアン
プ１２５の出力がほとんど増幅されない一方で、センス
アンプ１２０の出力はフル振幅まで増幅される。
【０１０９】２段目のセンスアンプ１３０は、１段目の
センスアンプ１２０および１２５からの出力電圧の比較
に応じて、選択メモリセルの記憶データに応じた電圧を
生成する。センスアンプ１３０の出力は、図３中のステ
ップＳ１６０に示した読出データ確定動作に対応するタ
イミングで、ラッチ回路１４０に保持される。ラッチ回
路１４０は、保持電圧に応じた読出データＲＤをノード
Ｎｒに生成する。
センスアンプ１２０および１２５からの出力電圧の比較
に応じて、選択メモリセルの記憶データに応じた電圧を
生成する。センスアンプ１３０の出力は、図３中のステ
ップＳ１６０に示した読出データ確定動作に対応するタ
イミングで、ラッチ回路１４０に保持される。ラッチ回
路１４０は、保持電圧に応じた読出データＲＤをノード
Ｎｒに生成する。
【０１１０】図９は、データ再書込動作における読出／
書込制御回路の動作を説明する回路図である。
書込制御回路の動作を説明する回路図である。
【０１１１】図９を参照して、データ再書込動作時にお
いては、読出データＲＤが、選択メモリセルに対して再
書込される。すなわち、スイッチ回路１６０は、ノード
ＮｒとＮ４との間を接続する。また、ライトドライバ制
御回路１５０に対しては、コントロール回路５から再書
込動作を実施するための動作指示が発せられる。
いては、読出データＲＤが、選択メモリセルに対して再
書込される。すなわち、スイッチ回路１６０は、ノード
ＮｒとＮ４との間を接続する。また、ライトドライバ制
御回路１５０に対しては、コントロール回路５から再書
込動作を実施するための動作指示が発せられる。
【０１１２】したがって、ライトドライバ制御回路１５
０は、選択列のビット線ＢＬにおいて、読出データＲＤ
のレベルに応じた方向のデータ書込電流＋Ｉｗまたは−
Ｉｗを生じさせるように、対応する書込制御信号ＷＤＴ
ａおよびＷＤＴｂのレベルを設定する。同様に、制御信
号ＷＥもオンされて、選択行のライトディジット線ＷＤ
Ｌにデータ書込電流Ｉｐが流される。
０は、選択列のビット線ＢＬにおいて、読出データＲＤ
のレベルに応じた方向のデータ書込電流＋Ｉｗまたは−
Ｉｗを生じさせるように、対応する書込制御信号ＷＤＴ
ａおよびＷＤＴｂのレベルを設定する。同様に、制御信
号ＷＥもオンされて、選択行のライトディジット線ＷＤ
Ｌにデータ書込電流Ｉｐが流される。
【０１１３】これにより、データ読出動作前における選
択メモリセルの記憶データに対応する読出データＲＤが
選択メモリセルに再書込されるので、選択メモリセルの
状態は、データ読出動作前の状態に復帰する。
択メモリセルの記憶データに対応する読出データＲＤが
選択メモリセルに再書込されるので、選択メモリセルの
状態は、データ読出動作前の状態に復帰する。
【０１１４】図１０は、実施の形態１に従うデータ読出
動作を説明する動作波形図である。図１０を参照して、
図３に示した１回のデータ読出動作を構成する各動作
は、たとえばクロック信号ＣＬＫに同期して実行させる
ことができる。
動作を説明する動作波形図である。図１０を参照して、
図３に示した１回のデータ読出動作を構成する各動作
は、たとえばクロック信号ＣＬＫに同期して実行させる
ことができる。
【０１１５】すなわち、クロック信号ＣＬＫの活性化エ
ッジである時刻ｔ０において、チップセレクト信号ＣＳ
およびリードコマンドＲＣが取込まれると、初期データ
読出動作が実行される。初期データ読出動作において
は、選択行のワード線ＷＬが活性化されるとともに、選
択列のビット線ＢＬにはデータ読出電流Ｉｓが供給され
る。データ読出電流Ｉｓによってデータ線ＤＩＯに生じ
た電圧、すなわち、選択メモリセルから記憶データを読
出したときのデータ線電圧は、ノードＮ１に伝達され、
保持される。
ッジである時刻ｔ０において、チップセレクト信号ＣＳ
およびリードコマンドＲＣが取込まれると、初期データ
読出動作が実行される。初期データ読出動作において
は、選択行のワード線ＷＬが活性化されるとともに、選
択列のビット線ＢＬにはデータ読出電流Ｉｓが供給され
る。データ読出電流Ｉｓによってデータ線ＤＩＯに生じ
た電圧、すなわち、選択メモリセルから記憶データを読
出したときのデータ線電圧は、ノードＮ１に伝達され、
保持される。
【０１１６】次のクロック活性化エッジに対応する時刻
ｔ１から、所定書込動作１が実行される。これに対応し
て、選択行のライトディジット線ＷＤＬにデータ書込電
流Ｉｐが流され、選択列のビット線ＢＬにはデータ書込
電流＋Ｉｗが流されて、選択メモリセルに対して、所定
レベルのデータ（“１”）が強制的に書込まれる。
ｔ１から、所定書込動作１が実行される。これに対応し
て、選択行のライトディジット線ＷＤＬにデータ書込電
流Ｉｐが流され、選択列のビット線ＢＬにはデータ書込
電流＋Ｉｗが流されて、選択メモリセルに対して、所定
レベルのデータ（“１”）が強制的に書込まれる。
【０１１７】さらに、次のクロック活性化エッジである
時刻ｔ２からは所定読出動作１が実行される。すなわ
ち、選択行のワード線ＷＬが活性化された状態で、選択
列のビット線ＢＬに対してデータ読出電流Ｉｓが供給さ
れる。データ読出電流Ｉｓによってデータ線ＤＩＯに生
じた電圧、すなわち、選択メモリセルから“１”データ
を読出したときのデータ線電圧は、ノードＮ２に伝達さ
れ、保持される。
時刻ｔ２からは所定読出動作１が実行される。すなわ
ち、選択行のワード線ＷＬが活性化された状態で、選択
列のビット線ＢＬに対してデータ読出電流Ｉｓが供給さ
れる。データ読出電流Ｉｓによってデータ線ＤＩＯに生
じた電圧、すなわち、選択メモリセルから“１”データ
を読出したときのデータ線電圧は、ノードＮ２に伝達さ
れ、保持される。
【０１１８】次のクロック活性化エッジである時刻ｔ３
からは所定書込動作２が実行される。これにより、選択
行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが
流され、選択列のビット線ＢＬにはデータ書込電流−Ｉ
ｗが流されて、選択メモリセルに対して、所定書込動作
１とは異なるレベルのデータ（“０”）が強制的に書込
まれる。
からは所定書込動作２が実行される。これにより、選択
行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが
流され、選択列のビット線ＢＬにはデータ書込電流−Ｉ
ｗが流されて、選択メモリセルに対して、所定書込動作
１とは異なるレベルのデータ（“０”）が強制的に書込
まれる。
【０１１９】さらに、次のクロック活性化エッジである
時刻ｔ４からは所定読出動作２が実行される。すなわ
ち、選択行のワード線ＷＬが活性化された状態で、選択
列のビット線ＢＬに対してデータ読出電流Ｉｓが供給さ
れる。選択メモリセルから“０”データを読出したとき
のデータ線電圧は、ノードＮ３に伝達され、保持され
る。
時刻ｔ４からは所定読出動作２が実行される。すなわ
ち、選択行のワード線ＷＬが活性化された状態で、選択
列のビット線ＢＬに対してデータ読出電流Ｉｓが供給さ
れる。選択メモリセルから“０”データを読出したとき
のデータ線電圧は、ノードＮ３に伝達され、保持され
る。
【０１２０】所定読出動作２の実行によって、ノードＮ
１〜Ｎ３において、選択メモリセルの記憶データ、デー
タ“１”およびデータ“０”にそれぞれ対応する電圧が
保持される。したがって、ノードＮ１〜Ｎ３の電圧に基
づいて読出データＲＤを生成することができる。
１〜Ｎ３において、選択メモリセルの記憶データ、デー
タ“１”およびデータ“０”にそれぞれ対応する電圧が
保持される。したがって、ノードＮ１〜Ｎ３の電圧に基
づいて読出データＲＤを生成することができる。
【０１２１】さらに、次のクロック活性化エッジに相当
する時刻ｔ５より、読出データＲＤに応じた出力データ
ＤＯＵＴがデータ出力端子４ａから出力される。これと
並列して、選択メモリセルに対するデータ再書込動作が
実行される。すなわち、選択行のライトディジット線Ｗ
ＤＬにデータ書込電流Ｉｐが流され、選択列のビット線
ＢＬには、読出データＲＤのレベルに応じて、データ書
込電流＋Ｉｗまたは−Ｉｗが流される。これにより、選
択メモリセルに対して、読出データＲＤと同一レベルの
データが書込まれて、選択メモリセルは、データ読出動
作前と同様の状態に復帰する。
する時刻ｔ５より、読出データＲＤに応じた出力データ
ＤＯＵＴがデータ出力端子４ａから出力される。これと
並列して、選択メモリセルに対するデータ再書込動作が
実行される。すなわち、選択行のライトディジット線Ｗ
ＤＬにデータ書込電流Ｉｐが流され、選択列のビット線
ＢＬには、読出データＲＤのレベルに応じて、データ書
込電流＋Ｉｗまたは−Ｉｗが流される。これにより、選
択メモリセルに対して、読出データＲＤと同一レベルの
データが書込まれて、選択メモリセルは、データ読出動
作前と同様の状態に復帰する。
【０１２２】なお、図２に示された、１ビットのデータ
読出およびデータ書込を実行するための構成を１つのブ
ロックとして、ＭＲＡＭデバイスを複数のブロックから
構成することもできる。図１０には、このような構成に
おけるデータ読出動作が合わせて示される。
読出およびデータ書込を実行するための構成を１つのブ
ロックとして、ＭＲＡＭデバイスを複数のブロックから
構成することもできる。図１０には、このような構成に
おけるデータ読出動作が合わせて示される。
【０１２３】複数のブロックを有するＭＲＡＭデバイス
においては、各ブロックに対して、図３に示したフロー
で構成されるデータ読出動作が並列に実行される。すな
わち、図２と同様の構成を有する他のブロックにおいて
も、同様のデータ読出動作が実行されて、時刻ｔ４にお
いて、各ブロックにおいて選択メモリセルからの読出デ
ータＲＤが生成される。
においては、各ブロックに対して、図３に示したフロー
で構成されるデータ読出動作が並列に実行される。すな
わち、図２と同様の構成を有する他のブロックにおいて
も、同様のデータ読出動作が実行されて、時刻ｔ４にお
いて、各ブロックにおいて選択メモリセルからの読出デ
ータＲＤが生成される。
【０１２４】このような構成においては、たとえば、次
のクロック活性化エッジに相当する時刻ｔ５から、複数
ブロックのそれぞれからの読出データＲＤを、バースト
的に出力データＤＯＵＴとして出力することができる。
図１０においては、時刻ｔ５においては、１つのブロッ
クからの読出データＲＤに対応して、“０”出力データ
ＤＯＵＴとしてが出力され、次のクロック活性化エッジ
である時刻ｔ６からは、他の１つのブロックにおける読
出データＲＤに対応して、“１”出力データＤＯＵＴと
してが出力される動作例が示される。
のクロック活性化エッジに相当する時刻ｔ５から、複数
ブロックのそれぞれからの読出データＲＤを、バースト
的に出力データＤＯＵＴとして出力することができる。
図１０においては、時刻ｔ５においては、１つのブロッ
クからの読出データＲＤに対応して、“０”出力データ
ＤＯＵＴとしてが出力され、次のクロック活性化エッジ
である時刻ｔ６からは、他の１つのブロックにおける読
出データＲＤに対応して、“１”出力データＤＯＵＴと
してが出力される動作例が示される。
【０１２５】なお、図１０においては、クロック信号Ｃ
ＬＫの活性化エッジにそれぞれ応答して、１回のデータ
読出動作を構成する各動作を実行する構成を示したが、
本願発明の適用はこのような動作に限定されるものでは
ない。すなわち、クロック信号ＣＬＫに応答して、内部
でさらにタイミング制御信号を生成して、このタイミン
グ制御信号に応答して、クロック信号ＣＬＫの１クロッ
クサイクル内で、図３に示した１回のデータ読出動作を
実行する構成としてもよい。このような、１回のデータ
読出動作に要するクロックサイクル数（クロック信号Ｃ
ＬＫ）については、１回のデータ読出動作の所要時間
と、動作クロックであるクロック信号ＣＬＫの周波数と
の関係に応じて、適宜定めることができる。
ＬＫの活性化エッジにそれぞれ応答して、１回のデータ
読出動作を構成する各動作を実行する構成を示したが、
本願発明の適用はこのような動作に限定されるものでは
ない。すなわち、クロック信号ＣＬＫに応答して、内部
でさらにタイミング制御信号を生成して、このタイミン
グ制御信号に応答して、クロック信号ＣＬＫの１クロッ
クサイクル内で、図３に示した１回のデータ読出動作を
実行する構成としてもよい。このような、１回のデータ
読出動作に要するクロックサイクル数（クロック信号Ｃ
ＬＫ）については、１回のデータ読出動作の所要時間
と、動作クロックであるクロック信号ＣＬＫの周波数と
の関係に応じて、適宜定めることができる。
【０１２６】このように、実施の形態１に従う構成によ
れば、選択メモリセルに対するデータ読出動作におい
て、リファレンスセルを用いることなく、選択メモリセ
ルに対するアクセスのみでデータ読出を実行できる。す
なわち、同一のメモリセル、同一のビット線、同一のデ
ータ線および同一のセンスアンプ等が含まれる同一のデ
ータ読出経路によって実行される電圧比較に基づいて読
出データが生成される。リファレンスセルが不要である
ので、各ＭＴＪメモリセルにデータ記憶を実行させて、
全てのＭＴＪメモリセルを有効ビットとして用いること
ができる。
れば、選択メモリセルに対するデータ読出動作におい
て、リファレンスセルを用いることなく、選択メモリセ
ルに対するアクセスのみでデータ読出を実行できる。す
なわち、同一のメモリセル、同一のビット線、同一のデ
ータ線および同一のセンスアンプ等が含まれる同一のデ
ータ読出経路によって実行される電圧比較に基づいて読
出データが生成される。リファレンスセルが不要である
ので、各ＭＴＪメモリセルにデータ記憶を実行させて、
全てのＭＴＪメモリセルを有効ビットとして用いること
ができる。
【０１２７】したがって、データ読出経路を構成する各
回路における製造ばらつきに起因するオフセット等の影
響を回避して、データ読出動作を高精度化できる。すな
わち、選択メモリセルからのデータ読出を、リファレン
スセル等の他のメモリセルや、これに付随するデータ読
出回路系との比較に基づいて実行するよりも、製造ばら
つき等の影響を排除して、高精度のデータ読出を実行す
ることが可能となる。
回路における製造ばらつきに起因するオフセット等の影
響を回避して、データ読出動作を高精度化できる。すな
わち、選択メモリセルからのデータ読出を、リファレン
スセル等の他のメモリセルや、これに付随するデータ読
出回路系との比較に基づいて実行するよりも、製造ばら
つき等の影響を排除して、高精度のデータ読出を実行す
ることが可能となる。
【０１２８】［実施の形態１の変形例］図１１は、実施
の形態１の変形例に従う１回のデータ読出動作を説明す
るフローチャートである。
の形態１の変形例に従う１回のデータ読出動作を説明す
るフローチャートである。
【０１２９】図１１を参照して、実施の形態１の変形例
に従うデータ読出動作においては、図３に示したフロー
チャートと比較して、読出データを確定するステップＳ
１６０と、データ再書込動作を実行するステップＳ１７
０との間に、データ再書込動作の要否を判定するステッ
プＳ１６５がさらに備えられる点で異なる。
に従うデータ読出動作においては、図３に示したフロー
チャートと比較して、読出データを確定するステップＳ
１６０と、データ再書込動作を実行するステップＳ１７
０との間に、データ再書込動作の要否を判定するステッ
プＳ１６５がさらに備えられる点で異なる。
【０１３０】ステップＳ１６５においては、ステップＳ
１６０で確定された読出データＲＤが、所定書込動作２
で書込まれたデータ（“０”）と同一であるかどうかが
判定される。両者のレベルが同一である場合には、デー
タ再書込動作の実行前において、選択メモリセルの記憶
データが、後続のステップＳ１７０で再書込しようとす
るデータ（読出データＲＤ）と既に同じレベルであるた
め、データ再書込動作を実行する必要がない。
１６０で確定された読出データＲＤが、所定書込動作２
で書込まれたデータ（“０”）と同一であるかどうかが
判定される。両者のレベルが同一である場合には、デー
タ再書込動作の実行前において、選択メモリセルの記憶
データが、後続のステップＳ１７０で再書込しようとす
るデータ（読出データＲＤ）と既に同じレベルであるた
め、データ再書込動作を実行する必要がない。
【０１３１】このように、データ再書込動作の実行前に
おける選択メモリセルの記憶データが、確定された読出
データＲＤと同一のレベルである場合には、データ再書
込動作（ステップＳ１７０）をスキップして、１回のデ
ータ読出動作を終了する（ステップＳ１８０）。両者が
不一致である場合には、実施の形態１と同様に、データ
再書込動作を実行する（ステップＳ１７０）。この結
果、不要な再書込動作を省略して、データ読出動作時の
消費電流を削減することが可能となる。
おける選択メモリセルの記憶データが、確定された読出
データＲＤと同一のレベルである場合には、データ再書
込動作（ステップＳ１７０）をスキップして、１回のデ
ータ読出動作を終了する（ステップＳ１８０）。両者が
不一致である場合には、実施の形態１と同様に、データ
再書込動作を実行する（ステップＳ１７０）。この結
果、不要な再書込動作を省略して、データ読出動作時の
消費電流を削減することが可能となる。
【０１３２】なお、実施の形態１およびその変形例にお
いては、所定書込動作１および所定書込動作２におい
て、“１”および“０”をそれぞれ強制的に書込む動作
例について説明したが、これらの動作におけるデータレ
ベルの設定は反対であってもよい。すなわち、所定書込
動作１において“０”データを書込み、所定書込動作２
において“１”データを書込む構成とすることも可能で
ある。
いては、所定書込動作１および所定書込動作２におい
て、“１”および“０”をそれぞれ強制的に書込む動作
例について説明したが、これらの動作におけるデータレ
ベルの設定は反対であってもよい。すなわち、所定書込
動作１において“０”データを書込み、所定書込動作２
において“１”データを書込む構成とすることも可能で
ある。
【０１３３】また、実施の形態１およびその変形例にお
いては、２種類のデータレベル“１”および“０”のそ
れぞれに対応した２回ずつの所定書込動作および所定読
出動作を、１回のデータ読出動作内で実行する構成につ
いて説明したが、いずれか一方のデータレベルのみに対
応した、１回ずつの所定書込動作および所定読出動作を
１回のデータ読出動作内で実行する構成とすることもで
きる。
いては、２種類のデータレベル“１”および“０”のそ
れぞれに対応した２回ずつの所定書込動作および所定読
出動作を、１回のデータ読出動作内で実行する構成につ
いて説明したが、いずれか一方のデータレベルのみに対
応した、１回ずつの所定書込動作および所定読出動作を
１回のデータ読出動作内で実行する構成とすることもで
きる。
【０１３４】このような構成とした場合には、初期デー
タ読出動作でのデータ線電圧と、所定書込動作後におけ
る所定読出動作でのデータ線電圧との間に、所定レベル
以上の電圧差が生じているかどうかに基づいて、読出デ
ータＲＤを生成する構成とすればよい。たとえば、図２
に示したデータ読出回路１００において、ノードＮ３に
対応する電圧保持キャパシタ１１３およびセンスアンプ
１２５の配置を省略するとともに、センスアンプ１３０
への入力の一方を中間的な基準電圧とすれば、このよう
なデータ読出を実行することができる。これにより、デ
ータ読出回路１００の部品点数を削減して、小面積化お
よび低コスト化を図ることができる。
タ読出動作でのデータ線電圧と、所定書込動作後におけ
る所定読出動作でのデータ線電圧との間に、所定レベル
以上の電圧差が生じているかどうかに基づいて、読出デ
ータＲＤを生成する構成とすればよい。たとえば、図２
に示したデータ読出回路１００において、ノードＮ３に
対応する電圧保持キャパシタ１１３およびセンスアンプ
１２５の配置を省略するとともに、センスアンプ１３０
への入力の一方を中間的な基準電圧とすれば、このよう
なデータ読出を実行することができる。これにより、デ
ータ読出回路１００の部品点数を削減して、小面積化お
よび低コスト化を図ることができる。
【０１３５】［実施の形態２］実施の形態２において
は、より簡略化された構成のデータ読出回路を用いて、
実施の形態１と同様に、選択メモリセルに対するアクセ
スのみによってデータ読出を実行する構成について説明
する。
は、より簡略化された構成のデータ読出回路を用いて、
実施の形態１と同様に、選択メモリセルに対するアクセ
スのみによってデータ読出を実行する構成について説明
する。
【０１３６】図１２は、実施の形態２に従うデータ読出
動作の原理を説明するための概念図である。図１２に
は、ＭＴＪメモリセルに対して供給されるデータ書込電
流および、ＭＴＪメモリセルの電気抵抗の関係（ヒステ
リシス特性）が示される。
動作の原理を説明するための概念図である。図１２に
は、ＭＴＪメモリセルに対して供給されるデータ書込電
流および、ＭＴＪメモリセルの電気抵抗の関係（ヒステ
リシス特性）が示される。
【０１３７】図１２を参照して、横軸には、ビット線を
流れるビット線電流Ｉ（ＢＬ）が示され、縦軸にはＭＴ
Ｊメモリセルの電気抵抗Ｒｃｅｌｌが示される。ビット
線電流Ｉ（ＢＬ）によって生じる磁界は、ＭＴＪメモリ
セルの自由磁化層ＶＬにおいて、磁化容易軸方向（Ｅ
Ａ）に沿った方向を有する。一方、ライトディジット線
ＷＤＬを流れるディジット線電流Ｉ（ＷＤＬ）によって
生じる磁界は、自由磁化層ＶＬにおいて、磁化困難軸方
向（ＨＡ）に沿った方向を有する。
流れるビット線電流Ｉ（ＢＬ）が示され、縦軸にはＭＴ
Ｊメモリセルの電気抵抗Ｒｃｅｌｌが示される。ビット
線電流Ｉ（ＢＬ）によって生じる磁界は、ＭＴＪメモリ
セルの自由磁化層ＶＬにおいて、磁化容易軸方向（Ｅ
Ａ）に沿った方向を有する。一方、ライトディジット線
ＷＤＬを流れるディジット線電流Ｉ（ＷＤＬ）によって
生じる磁界は、自由磁化層ＶＬにおいて、磁化困難軸方
向（ＨＡ）に沿った方向を有する。
【０１３８】したがって、ビット線電流Ｉ（ＢＬ）が、
自由磁化層ＶＬの磁化方向を反転させるためのしきい値
を超えると、自由磁化層ＶＬの磁化方向が反転されて、
メモリセル抵抗Ｒｃｅｌｌが変化する。図１２において
は、プラス方向のビット線電流Ｉ（ＢＬ）がしきい値を
超えて流された場合にはメモリセル抵抗Ｒｃｅｌｌが最
大値Ｒｍａｘとなり、マイナス方向のビット線電流Ｉ
（ＢＬ）がしきい値を超えて流された場合には、メモリ
セル抵抗Ｒｃｅｌｌが最大値Ｒｍｉｎとなる。このよう
なビット線電流Ｉ（ＢＬ）のしきい値は、ライトディジ
ット線ＷＤＬを流れる電流Ｉ（ＷＤＬ）によって異な
る。
自由磁化層ＶＬの磁化方向を反転させるためのしきい値
を超えると、自由磁化層ＶＬの磁化方向が反転されて、
メモリセル抵抗Ｒｃｅｌｌが変化する。図１２において
は、プラス方向のビット線電流Ｉ（ＢＬ）がしきい値を
超えて流された場合にはメモリセル抵抗Ｒｃｅｌｌが最
大値Ｒｍａｘとなり、マイナス方向のビット線電流Ｉ
（ＢＬ）がしきい値を超えて流された場合には、メモリ
セル抵抗Ｒｃｅｌｌが最大値Ｒｍｉｎとなる。このよう
なビット線電流Ｉ（ＢＬ）のしきい値は、ライトディジ
ット線ＷＤＬを流れる電流Ｉ（ＷＤＬ）によって異な
る。
【０１３９】まず、ライトディジット線ＷＤＬを流れる
ディジット線電流Ｉ（ＷＤＬ）＝０である場合における
メモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が、図１
２中に点線で示される。この場合における、ビット線電
流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい
値を、それぞれＩｔ０および−Ｉｔ０とする。
ディジット線電流Ｉ（ＷＤＬ）＝０である場合における
メモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が、図１
２中に点線で示される。この場合における、ビット線電
流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい
値を、それぞれＩｔ０および−Ｉｔ０とする。
【０１４０】これに対して、ライトディジット線ＷＤＬ
に電流が流される場合には、ビット線電流Ｉ（ＢＬ）の
しきい値が低下する。図１２には、ディジット線電流Ｉ
（ＷＤＬ）＝Ｉｐである場合のメモリセル抵抗Ｒｃｅｌ
ｌのヒステリシス特性が実線で示される。ディジット線
電流Ｉ（ＷＤＬ）によって生じる磁化困難軸方向の磁界
の影響によって、ビット線電流Ｉ（ＢＬ）のプラス方向
およびマイナス方向のしきい値は、それぞれＩｔ１（Ｉ
ｔ１＜Ｉｔ０）および−Ｉｔ１（−Ｉｔ１＞−Ｉｔ０）
に変化する。このヒステリシス特性は、データ書込動作
時におけるメモリセル抵抗Ｒｃｅｌｌの挙動を示してい
る。したがって、データ書込動作時におけるビット線電
流Ｉ（ＢＬ）、すなわちデータ書込電流＋Ｉｗおよび−
Ｉｗは、Ｉｔ１＜＋Ｉｗ＜Ｉｔ０および−Ｉｔ０＜−Ｉ
ｗ＜−Ｉｔ１の範囲に設定されている。
に電流が流される場合には、ビット線電流Ｉ（ＢＬ）の
しきい値が低下する。図１２には、ディジット線電流Ｉ
（ＷＤＬ）＝Ｉｐである場合のメモリセル抵抗Ｒｃｅｌ
ｌのヒステリシス特性が実線で示される。ディジット線
電流Ｉ（ＷＤＬ）によって生じる磁化困難軸方向の磁界
の影響によって、ビット線電流Ｉ（ＢＬ）のプラス方向
およびマイナス方向のしきい値は、それぞれＩｔ１（Ｉ
ｔ１＜Ｉｔ０）および−Ｉｔ１（−Ｉｔ１＞−Ｉｔ０）
に変化する。このヒステリシス特性は、データ書込動作
時におけるメモリセル抵抗Ｒｃｅｌｌの挙動を示してい
る。したがって、データ書込動作時におけるビット線電
流Ｉ（ＢＬ）、すなわちデータ書込電流＋Ｉｗおよび−
Ｉｗは、Ｉｔ１＜＋Ｉｗ＜Ｉｔ０および−Ｉｔ０＜−Ｉ
ｗ＜−Ｉｔ１の範囲に設定されている。
【０１４１】一方、データ読出動作時におけるビット線
電流Ｉ（ＢＬ）、すなわちデータ読出電流Ｉｓは、選択
メモリセルや寄生容量等をＲＣ負荷として接続されたデ
ータ線ＤＩＯの充電電流として流れるので、データ書込
時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書
込電流±Ｉｗと比較すると、２〜３桁小さいレベルとな
るのが一般的である。したがって、図１２中では、デー
タ読出電流Ｉｓ≒０とみなすことができる。
電流Ｉ（ＢＬ）、すなわちデータ読出電流Ｉｓは、選択
メモリセルや寄生容量等をＲＣ負荷として接続されたデ
ータ線ＤＩＯの充電電流として流れるので、データ書込
時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書
込電流±Ｉｗと比較すると、２〜３桁小さいレベルとな
るのが一般的である。したがって、図１２中では、デー
タ読出電流Ｉｓ≒０とみなすことができる。
【０１４２】データ読出前の状態においては、図１２中
における（ａ）または（ｃ）の状態、すなわち選択メモ
リセルが電気抵抗ＲｍｉｎまたはＲｍａｘのいずれかを
有するように、トンネル磁気抵抗素子ＴＭＲ中の自由磁
化層の磁化方向が設定されている。
における（ａ）または（ｃ）の状態、すなわち選択メモ
リセルが電気抵抗ＲｍｉｎまたはＲｍａｘのいずれかを
有するように、トンネル磁気抵抗素子ＴＭＲ中の自由磁
化層の磁化方向が設定されている。
【０１４３】図１３は、図１２に示した各状態における
トンネル磁気抵抗素子の磁化方向を説明する概念図であ
る。
トンネル磁気抵抗素子の磁化方向を説明する概念図であ
る。
【０１４４】図１３（ａ）は、図１２（ａ）における状
態の磁化方向を示している。この状態においては、自由
磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向と
は平行であるので、メモリセル抵抗Ｒｃｅｌｌは、最小
値Ｒｍｉｎに設定される。
態の磁化方向を示している。この状態においては、自由
磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向と
は平行であるので、メモリセル抵抗Ｒｃｅｌｌは、最小
値Ｒｍｉｎに設定される。
【０１４５】図１３（ｃ）は、図１２（ｃ）における状
態の磁化方向を示している。この状態においては、自由
磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向と
は反平行（逆方向）であるので、メモリセル抵抗Ｒｃｅ
ｌｌは、最大値Ｒｍａｘに設定される。
態の磁化方向を示している。この状態においては、自由
磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向と
は反平行（逆方向）であるので、メモリセル抵抗Ｒｃｅ
ｌｌは、最大値Ｒｍａｘに設定される。
【０１４６】この状態から、ライトディジット線ＷＤＬ
に対して所定電流（たとえばデータ書込電流Ｉｐ）を流
すと、自由磁化層ＶＬの磁化方向は、反転される状態に
は至らないものの、ある程度回転されて、トンネル磁気
抵抗素子ＴＭＲの電気抵抗Ｒｃｅｌｌが変化する。
に対して所定電流（たとえばデータ書込電流Ｉｐ）を流
すと、自由磁化層ＶＬの磁化方向は、反転される状態に
は至らないものの、ある程度回転されて、トンネル磁気
抵抗素子ＴＭＲの電気抵抗Ｒｃｅｌｌが変化する。
【０１４７】たとえば、図１３（ｂ）に示されるよう
に、図１３（ａ）の磁化状態から、ディジット線電流Ｉ
（ＷＤＬ）による磁化困難軸（ＨＡ）方向の所定バイア
ス磁界がさらに印加された場合には、自由磁化層ＶＬの
磁化方向は、いくらか回転して、固定磁化層ＦＬの磁化
方向と所定の角度を成すようになる。これにより、図１
３（ｂ）に対応する磁化状態では、メモリセル抵抗Ｒｃ
ｅｌｌは、最小値ＲｍｉｎからＲｍ０に上昇する。
に、図１３（ａ）の磁化状態から、ディジット線電流Ｉ
（ＷＤＬ）による磁化困難軸（ＨＡ）方向の所定バイア
ス磁界がさらに印加された場合には、自由磁化層ＶＬの
磁化方向は、いくらか回転して、固定磁化層ＦＬの磁化
方向と所定の角度を成すようになる。これにより、図１
３（ｂ）に対応する磁化状態では、メモリセル抵抗Ｒｃ
ｅｌｌは、最小値ＲｍｉｎからＲｍ０に上昇する。
【０１４８】同様に、図１３（ｃ）の磁化状態から、同
様の所定バイアス磁界がさらに印加された場合には、自
由磁化層ＶＬの磁化方向はいくらか回転して、固定磁化
層ＦＬの磁化方向と所定の角度を成すようになる。これ
により、図１３（ｄ）に対応する磁化状態では、メモリ
セル抵抗Ｒｃｅｌｌは、最大値ＲｍａｘからＲｍ１に下
降する。
様の所定バイアス磁界がさらに印加された場合には、自
由磁化層ＶＬの磁化方向はいくらか回転して、固定磁化
層ＦＬの磁化方向と所定の角度を成すようになる。これ
により、図１３（ｄ）に対応する磁化状態では、メモリ
セル抵抗Ｒｃｅｌｌは、最大値ＲｍａｘからＲｍ１に下
降する。
【０１４９】このように、磁化困難軸（ＨＡ）方向のバ
イアス磁界を印加することによって、最大値Ｒｍａｘに
対応するデータを記憶するＭＴＪメモリセルのメモリセ
ル抵抗Ｒｃｅｌｌが低下する一方で、最小値Ｒｍｉｎに
対応するデータを記憶するＭＴＪメモリセルのメモリセ
ル抵抗Ｒｃｅｌｌは上昇する。
イアス磁界を印加することによって、最大値Ｒｍａｘに
対応するデータを記憶するＭＴＪメモリセルのメモリセ
ル抵抗Ｒｃｅｌｌが低下する一方で、最小値Ｒｍｉｎに
対応するデータを記憶するＭＴＪメモリセルのメモリセ
ル抵抗Ｒｃｅｌｌは上昇する。
【０１５０】このように、ある記憶データが書込まれた
ＭＴＪメモリセルに対して、磁化困難軸方向のバイアス
磁界を印加すれば、記憶データに応じた極性の電気抵抗
の変化をメモリセル抵抗Ｒｃｅｌｌに生じさせることが
できる。すなわち、バイアス磁界の印加に応答して生じ
るメモリセル抵抗Ｒｃｅｌｌの変化は、記憶データレベ
ルに応じて、異なる極性を有する。実施の形態２におい
ては、このようなＭＴＪメモリセルの磁化特性を利用し
たデータ読出を実行する。
ＭＴＪメモリセルに対して、磁化困難軸方向のバイアス
磁界を印加すれば、記憶データに応じた極性の電気抵抗
の変化をメモリセル抵抗Ｒｃｅｌｌに生じさせることが
できる。すなわち、バイアス磁界の印加に応答して生じ
るメモリセル抵抗Ｒｃｅｌｌの変化は、記憶データレベ
ルに応じて、異なる極性を有する。実施の形態２におい
ては、このようなＭＴＪメモリセルの磁化特性を利用し
たデータ読出を実行する。
【０１５１】図１４は、実施の形態２に従う読出／書込
制御回路の構成を示す回路図である。
制御回路の構成を示す回路図である。
【０１５２】図１４を参照して、実施の形態２に従う構
成においては、図２に示した実施の形態１に従う構成と
比較して、読出／書込制御回路３０が、データ読出回路
１００に代えてデータ読出回路２００を含む点と、スイ
ッチ回路１６０の配置が省略される点とが異なる。
成においては、図２に示した実施の形態１に従う構成と
比較して、読出／書込制御回路３０が、データ読出回路
１００に代えてデータ読出回路２００を含む点と、スイ
ッチ回路１６０の配置が省略される点とが異なる。
【０１５３】データ読出回路２００は、データ線ＤＩＯ
とノードＮ１およびＮ２との間に設けられるスイッチ回
路２１０と、ノードＮ１およびＮ２にそれぞれ対応して
設けられる電圧保持キャパシタ２１１および２１２と、
センスアンプ２２０および２３０と、ラッチ回路２４０
とを有する。
とノードＮ１およびＮ２との間に設けられるスイッチ回
路２１０と、ノードＮ１およびＮ２にそれぞれ対応して
設けられる電圧保持キャパシタ２１１および２１２と、
センスアンプ２２０および２３０と、ラッチ回路２４０
とを有する。
【０１５４】スイッチ回路２１０は、１回のデータ読出
動作において、ノードＮ１およびＮ２のうちの順番に選
択される１個ずつを、データ線ＤＩＯと接続する。電圧
保持キャパシタ２１１および２１２は、ノードＮ１およ
びＮ２のそれぞれの電圧を保持するために設けられる。
動作において、ノードＮ１およびＮ２のうちの順番に選
択される１個ずつを、データ線ＤＩＯと接続する。電圧
保持キャパシタ２１１および２１２は、ノードＮ１およ
びＮ２のそれぞれの電圧を保持するために設けられる。
【０１５５】センスアンプ２２０は、ノードＮ１および
Ｎ２の電圧差を増幅する。２段目のセンスアンプ２３０
は、センスアンプ２２０の出力をさらに増幅してラッチ
回路２４０に伝達する。ラッチ回路２４０は、所定タイ
ミングにおけるセンスアンプ２３０の出力をフル振幅ま
で増幅するとともにラッチして、選択メモリセルの記憶
データに応じたレベルを有する読出データＲＤをノード
Ｎｒへ出力する。
Ｎ２の電圧差を増幅する。２段目のセンスアンプ２３０
は、センスアンプ２２０の出力をさらに増幅してラッチ
回路２４０に伝達する。ラッチ回路２４０は、所定タイ
ミングにおけるセンスアンプ２３０の出力をフル振幅ま
で増幅するとともにラッチして、選択メモリセルの記憶
データに応じたレベルを有する読出データＲＤをノード
Ｎｒへ出力する。
【０１５６】実施の形態２に従う１回のデータ読出動作
は、実施の形態１における初期データ読出動作に相当す
る第１の読出動作と、選択列のライトディジット線ＷＤ
Ｌにバイアス電流を流した状態で実行される第２の読出
動作とから構成される。特に、データ書込時にライトデ
ィジット線ＷＤＬを流されるデータ書込電流Ｉｐを当該
バイアス電流としても用いることができる。この場合に
は、データ読出時にバイアス電流を供給するための回路
を新たに配置する必要がないので、回路構成を簡略化で
きる。
は、実施の形態１における初期データ読出動作に相当す
る第１の読出動作と、選択列のライトディジット線ＷＤ
Ｌにバイアス電流を流した状態で実行される第２の読出
動作とから構成される。特に、データ書込時にライトデ
ィジット線ＷＤＬを流されるデータ書込電流Ｉｐを当該
バイアス電流としても用いることができる。この場合に
は、データ読出時にバイアス電流を供給するための回路
を新たに配置する必要がないので、回路構成を簡略化で
きる。
【０１５７】第１の読出動作においては、対応するライ
トディジット線ＷＤＬに電流が流されていない状態（Ｉ
（ＷＤＬ）＝０）、すなわち、選択メモリセルの磁化方
向がデータ読出動作前と同様である状態において、選択
メモリセルからのデータ読出が実行される。スイッチ回
路２１０は、データ線ＤＩＯとノードＮ１とを接続す
る。これにより、第１の読出動作におけるデータ線電圧
は、電圧保持キャパシタ２１１によって、ノードＮ１に
保持される。
トディジット線ＷＤＬに電流が流されていない状態（Ｉ
（ＷＤＬ）＝０）、すなわち、選択メモリセルの磁化方
向がデータ読出動作前と同様である状態において、選択
メモリセルからのデータ読出が実行される。スイッチ回
路２１０は、データ線ＤＩＯとノードＮ１とを接続す
る。これにより、第１の読出動作におけるデータ線電圧
は、電圧保持キャパシタ２１１によって、ノードＮ１に
保持される。
【０１５８】次に、第２の読出動作においては、選択行
に対応するライトディジット線ＷＤＬにバイアス電流を
流した状態（Ｉ（ＷＤＬ）＝Ｉｐ）で、すなわち、選択
メモリセルに対して磁化困難軸方向に沿った所定のバイ
アス磁界が作用した状態で、選択メモリセルからのデー
タ読出が実行される。
に対応するライトディジット線ＷＤＬにバイアス電流を
流した状態（Ｉ（ＷＤＬ）＝Ｉｐ）で、すなわち、選択
メモリセルに対して磁化困難軸方向に沿った所定のバイ
アス磁界が作用した状態で、選択メモリセルからのデー
タ読出が実行される。
【０１５９】第２のデータ読出時において、スイッチ回
路２１０は、データ線ＤＩＯをノードＮ２と接続する。
したがって、第２のデータ読出時におけるデータ線電圧
は、ノードＮ２に伝達され、電圧保持キャパシタ２１２
によって保持される。
路２１０は、データ線ＤＩＯをノードＮ２と接続する。
したがって、第２のデータ読出時におけるデータ線電圧
は、ノードＮ２に伝達され、電圧保持キャパシタ２１２
によって保持される。
【０１６０】既に説明したように、このようなバイアス
磁界を作用させることによって、選択メモリセルのメモ
リセル抵抗Ｒｃｅｌｌは、第１の読出動作時、すなわち
データ読出動作前から、記憶データレベルに応じた極性
で変化する。これにより、第２の読出動作時におけるデ
ータ線ＤＩＯの電圧は、第１の読出動作時よりも上昇あ
るいは下降する。
磁界を作用させることによって、選択メモリセルのメモ
リセル抵抗Ｒｃｅｌｌは、第１の読出動作時、すなわち
データ読出動作前から、記憶データレベルに応じた極性
で変化する。これにより、第２の読出動作時におけるデ
ータ線ＤＩＯの電圧は、第１の読出動作時よりも上昇あ
るいは下降する。
【０１６１】具体的には、選択メモリセルに電気抵抗Ｒ
ｍａｘに対応する記憶データ（たとえば“１”）が記憶
されている場合には、第１の読出動作時よりも第２の読
出動作時の方が、データ線電圧は高くなる。これは、デ
ィジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用
によってメモリセル抵抗Ｒｃｅｌｌが小さくなるのに応
じて、トンネル磁気抵抗素子ＴＭＲを流れる電流が増加
するためである。これに対して、選択メモリセルに電気
抵抗Ｒｍｉｎに対応する記憶データ（たとえば“０”）
が記憶されている場合には、第１の読出動作時よりも第
２の読出動作時の方が、データ線電圧は低くなる。これ
は、ディジット線電流Ｉ（ＷＤＬ）によるバイアス磁界
の作用によってメモリセル抵抗Ｒｃｅｌｌが大きくなる
のに応じて、トンネル磁気抵抗素子ＴＭＲを流れる電流
が減少するためである。
ｍａｘに対応する記憶データ（たとえば“１”）が記憶
されている場合には、第１の読出動作時よりも第２の読
出動作時の方が、データ線電圧は高くなる。これは、デ
ィジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用
によってメモリセル抵抗Ｒｃｅｌｌが小さくなるのに応
じて、トンネル磁気抵抗素子ＴＭＲを流れる電流が増加
するためである。これに対して、選択メモリセルに電気
抵抗Ｒｍｉｎに対応する記憶データ（たとえば“０”）
が記憶されている場合には、第１の読出動作時よりも第
２の読出動作時の方が、データ線電圧は低くなる。これ
は、ディジット線電流Ｉ（ＷＤＬ）によるバイアス磁界
の作用によってメモリセル抵抗Ｒｃｅｌｌが大きくなる
のに応じて、トンネル磁気抵抗素子ＴＭＲを流れる電流
が減少するためである。
【０１６２】センスアンプ２２０は、ノードＮ１および
Ｎ２にそれぞれ保持された電圧、すなわち第１および第
２の読出動作のそれぞれにおけるデータ線電圧を比較す
る。第２の読出動作の実行後に、センスアンプ２２０の
出力をさらに増幅するセンスアンプ２３０の出力をラッ
チ回路２４０によって増幅およびラッチして読出データ
ＲＤを生成することにより、読出データＲＤは、選択メ
モリセルの記憶データに応じたレベルを有することにな
る。
Ｎ２にそれぞれ保持された電圧、すなわち第１および第
２の読出動作のそれぞれにおけるデータ線電圧を比較す
る。第２の読出動作の実行後に、センスアンプ２２０の
出力をさらに増幅するセンスアンプ２３０の出力をラッ
チ回路２４０によって増幅およびラッチして読出データ
ＲＤを生成することにより、読出データＲＤは、選択メ
モリセルの記憶データに応じたレベルを有することにな
る。
【０１６３】このように、実施の形態２に従う構成にお
いては、実施の形態１に従う構成のように所定レベルの
記憶データを強制的に書込む所定書込動作およびこれに
伴う所定読出動作を必要としない。
いては、実施の形態１に従う構成のように所定レベルの
記憶データを強制的に書込む所定書込動作およびこれに
伴う所定読出動作を必要としない。
【０１６４】また、ライトディジット線ＷＤＬを流れる
バイアス電流（データ書込電流Ｉｐ）によって選択メモ
リセルに印加される磁界によっては、トンネル磁気抵抗
素子ＴＭＲの磁化方向は反転されない。したがって、バ
イアス磁界を消滅させた時点において、選択メモリセル
の磁化方向は、データ読出動作前と同一の状態に復帰す
るので、１回のデータ読出動作において、実施の形態１
のようなデータ再書込動作も不要である。
バイアス電流（データ書込電流Ｉｐ）によって選択メモ
リセルに印加される磁界によっては、トンネル磁気抵抗
素子ＴＭＲの磁化方向は反転されない。したがって、バ
イアス磁界を消滅させた時点において、選択メモリセル
の磁化方向は、データ読出動作前と同一の状態に復帰す
るので、１回のデータ読出動作において、実施の形態１
のようなデータ再書込動作も不要である。
【０１６５】この結果、ライトドライバ制御回路１５０
は、コントロール回路５の指示に応じて、データ書込動
作の書込シーケンスにのみ従って動作する。また、読出
データＲＤをライトドライバ制御回路１５０に伝達する
ためのスイッチ回路１６０の配置は不要となり、ライト
ドライバ制御回路１５０は、データ入力端子４ｂへの入
力データＤＩＮに基づいて、書込制御信号ＷＤＴａおよ
びＷＤＴｂを生成すればよい。
は、コントロール回路５の指示に応じて、データ書込動
作の書込シーケンスにのみ従って動作する。また、読出
データＲＤをライトドライバ制御回路１５０に伝達する
ためのスイッチ回路１６０の配置は不要となり、ライト
ドライバ制御回路１５０は、データ入力端子４ｂへの入
力データＤＩＮに基づいて、書込制御信号ＷＤＴａおよ
びＷＤＴｂを生成すればよい。
【０１６６】図１５は、実施の形態２に従うデータ読出
動作を説明する動作波形図である。図１５を参照して、
実施の形態２に従う１回のデータ読出動作は、たとえば
クロック信号ＣＬＫに同期して実行させることができ
る。
動作を説明する動作波形図である。図１５を参照して、
実施の形態２に従う１回のデータ読出動作は、たとえば
クロック信号ＣＬＫに同期して実行させることができ
る。
【０１６７】すなわち、クロック信号ＣＬＫの活性化エ
ッジである時刻ｔ０において、チップセレクト信号ＣＳ
およびリードコマンドＲＣが取込まれると、初期データ
読出動作に相当する第１の読出動作が実行される。第１
の読出動作においては、選択行のワード線ＷＬが活性化
されるとともに、選択列のビット線ＢＬにはデータ読出
電流Ｉｓが供給される。データ読出電流Ｉｓによってデ
ータ線ＤＩＯに生じた電圧、すなわち、選択メモリセル
から記憶データを読出したときのデータ線電圧は、ノー
ドＮ１に伝達され、保持される。
ッジである時刻ｔ０において、チップセレクト信号ＣＳ
およびリードコマンドＲＣが取込まれると、初期データ
読出動作に相当する第１の読出動作が実行される。第１
の読出動作においては、選択行のワード線ＷＬが活性化
されるとともに、選択列のビット線ＢＬにはデータ読出
電流Ｉｓが供給される。データ読出電流Ｉｓによってデ
ータ線ＤＩＯに生じた電圧、すなわち、選択メモリセル
から記憶データを読出したときのデータ線電圧は、ノー
ドＮ１に伝達され、保持される。
【０１６８】次のクロック活性化エッジに対応する時刻
ｔ１から、第２の読出動作が実行される。すなわち、選
択行のライトディジット線ＷＤＬに対して、データ書込
電流Ｉｐと同等のバイアス電流が流された状態で、選択
行のワード線ＷＬが活性化されるとともに、選択列のビ
ット線ＢＬに対してデータ読出電流Ｉｓが供給される。
これによりデータ線ＤＩＯに生じた電圧は、ノードＮ２
に伝達され、保持される。第２の読出動作以後におい
て、ノードＮ１およびＮ２の電圧比較に基づいて読出デ
ータＲＤを生成することができる。
ｔ１から、第２の読出動作が実行される。すなわち、選
択行のライトディジット線ＷＤＬに対して、データ書込
電流Ｉｐと同等のバイアス電流が流された状態で、選択
行のワード線ＷＬが活性化されるとともに、選択列のビ
ット線ＢＬに対してデータ読出電流Ｉｓが供給される。
これによりデータ線ＤＩＯに生じた電圧は、ノードＮ２
に伝達され、保持される。第２の読出動作以後におい
て、ノードＮ１およびＮ２の電圧比較に基づいて読出デ
ータＲＤを生成することができる。
【０１６９】さらに、次のクロック活性化エッジに相当
する時刻ｔ２より、読出データＲＤに応じた出力データ
ＤＯＵＴがデータ出力端子４ａから出力される。
する時刻ｔ２より、読出データＲＤに応じた出力データ
ＤＯＵＴがデータ出力端子４ａから出力される。
【０１７０】なお、実施の形態２に従う構成において
も、図１０で説明したのと同様に、図１４に示された、
１ビットのデータ読出およびデータ書込を実行するため
の構成を１つのブロックとして、ＭＲＡＭデバイスを複
数のブロックから構成することもできる。この場合にお
いても、各ブロックに対して同様のデータ読出動作を並
列に実行することにより、時刻ｔ１から実行される第２
の読出動作によって、各ブロックにおいて選択メモリセ
ルからの読出データＲＤを生成することができる。した
がって、次のクロック活性化エッジに相当する時刻ｔ２
から、複数ブロックのそれぞれからの読出データＲＤ
を、バースト的に出力データＤＯＵＴとして出力するこ
とができる。図１５においては、時刻ｔ２において、１
つのブロックからの読出データＲＤに対応して、“０”
が出力データＤＯＵＴとして出力され、次のクロック活
性化エッジである時刻ｔ３からは、他の１つのブロック
における読出データＲＤに対応して、“１”が出力デー
タＤＯＵＴとしてが出力される動作例が示される。
も、図１０で説明したのと同様に、図１４に示された、
１ビットのデータ読出およびデータ書込を実行するため
の構成を１つのブロックとして、ＭＲＡＭデバイスを複
数のブロックから構成することもできる。この場合にお
いても、各ブロックに対して同様のデータ読出動作を並
列に実行することにより、時刻ｔ１から実行される第２
の読出動作によって、各ブロックにおいて選択メモリセ
ルからの読出データＲＤを生成することができる。した
がって、次のクロック活性化エッジに相当する時刻ｔ２
から、複数ブロックのそれぞれからの読出データＲＤ
を、バースト的に出力データＤＯＵＴとして出力するこ
とができる。図１５においては、時刻ｔ２において、１
つのブロックからの読出データＲＤに対応して、“０”
が出力データＤＯＵＴとして出力され、次のクロック活
性化エッジである時刻ｔ３からは、他の１つのブロック
における読出データＲＤに対応して、“１”が出力デー
タＤＯＵＴとしてが出力される動作例が示される。
【０１７１】なお、図１５においても、クロック信号Ｃ
ＬＫの活性化エッジにそれぞれ応答して、１回のデータ
読出動作を構成する各動作を実行する構成を示したが、
本願発明の適用はこのような動作に限定されるものでは
ない。すなわち、クロック信号ＣＬＫに応答して、内部
でさらにタイミング制御信号を生成して、このタイミン
グ制御信号に応答して、クロック信号ＣＬＫの１クロッ
クサイクル内で、実施の形態２に従う１回のデータ読出
動作を実行する構成としてもよい。既に説明したよう
に、１回のデータ読出動作に要するクロックサイクル数
（クロック信号ＣＬＫ）については、１回のデータ読出
動作の所要時間と、動作クロックの周波数との関係に応
じて、適宜定めることができる。
ＬＫの活性化エッジにそれぞれ応答して、１回のデータ
読出動作を構成する各動作を実行する構成を示したが、
本願発明の適用はこのような動作に限定されるものでは
ない。すなわち、クロック信号ＣＬＫに応答して、内部
でさらにタイミング制御信号を生成して、このタイミン
グ制御信号に応答して、クロック信号ＣＬＫの１クロッ
クサイクル内で、実施の形態２に従う１回のデータ読出
動作を実行する構成としてもよい。既に説明したよう
に、１回のデータ読出動作に要するクロックサイクル数
（クロック信号ＣＬＫ）については、１回のデータ読出
動作の所要時間と、動作クロックの周波数との関係に応
じて、適宜定めることができる。
【０１７２】このように、実施の形態２に従う構成によ
れば、実施の形態１と同様に、リファレンスセルを用い
ることなく、選択メモリセルに対するアクセスのみで高
精度のデータ読出を実行できる。さらに、データ読出回
路におけるセンスアンプの配置個数を減少し、かつ比較
の対象となる電圧の数を減少させることができるので、
データ読出回路の部品点数削減による小面積化および低
コスト化とともに、電圧比較動作におけるオフセットの
影響を軽減して、データ読出動作のさらなる高精度化を
図ることができる。
れば、実施の形態１と同様に、リファレンスセルを用い
ることなく、選択メモリセルに対するアクセスのみで高
精度のデータ読出を実行できる。さらに、データ読出回
路におけるセンスアンプの配置個数を減少し、かつ比較
の対象となる電圧の数を減少させることができるので、
データ読出回路の部品点数削減による小面積化および低
コスト化とともに、電圧比較動作におけるオフセットの
影響を軽減して、データ読出動作のさらなる高精度化を
図ることができる。
【０１７３】さらに、データ読出動作における選択メモ
リセルへのデータ再書込動作が不要となるので、実施の
形態１に従うデータ書込動作よりも高速化が可能とな
る。
リセルへのデータ再書込動作が不要となるので、実施の
形態１に従うデータ書込動作よりも高速化が可能とな
る。
【０１７４】［実施の形態２の変形例］図１６は、実施
の形態２の変形例に従う読出／書込制御回路の構成を示
す回路図である。
の形態２の変形例に従う読出／書込制御回路の構成を示
す回路図である。
【０１７５】図１６を参照して、実施の形態２の変形例
に従う構成においては、図１４に示した実施の形態２に
従う構成と比較して、読出／書込制御回路は、データ読
出回路２００に代えてデータ読出回路３００を備える点
で異なる。その他の部分の構成および動作については、
実施の形態２と同様であるので詳細な説明は繰返さな
い。
に従う構成においては、図１４に示した実施の形態２に
従う構成と比較して、読出／書込制御回路は、データ読
出回路２００に代えてデータ読出回路３００を備える点
で異なる。その他の部分の構成および動作については、
実施の形態２と同様であるので詳細な説明は繰返さな
い。
【０１７６】データ読出回路３００は、データ線ＤＩＯ
およびノードＮｆの電圧差を増幅するセンスアンプ３１
０と、センスアンプ３１０の出力をノードＮｆにフィー
ドバックするための負帰還スイッチ３２０と、ノードＮ
ｆの電圧を保持するための電圧保持キャパシタ３２５
と、センスアンプ３１０の出力をさらに増幅するための
センスアンプ３３０と、センスアンプ３３０の出力を所
定のタイミングで増幅およびラッチして、ノードＮｒへ
読出データＲＤを生成するラッチ回路３４０とを含む。
およびノードＮｆの電圧差を増幅するセンスアンプ３１
０と、センスアンプ３１０の出力をノードＮｆにフィー
ドバックするための負帰還スイッチ３２０と、ノードＮ
ｆの電圧を保持するための電圧保持キャパシタ３２５
と、センスアンプ３１０の出力をさらに増幅するための
センスアンプ３３０と、センスアンプ３３０の出力を所
定のタイミングで増幅およびラッチして、ノードＮｒへ
読出データＲＤを生成するラッチ回路３４０とを含む。
【０１７７】実施の形態２の変形例に従うデータ読出動
作においては、ディジット線電流Ｉ（ＷＤＬ）＝０であ
り、かつ、負帰還スイッチ３２０がオンされた状態にお
いて、選択メモリセルに対応するワード線ＷＬおよびリ
ードコラム選択線ＲＣＳＬがＨレベルに活性化される。
これにより、選択メモリセルに対して、実施の形態２に
おける第１の読出動作と同様のデータ読出が実行され
る。
作においては、ディジット線電流Ｉ（ＷＤＬ）＝０であ
り、かつ、負帰還スイッチ３２０がオンされた状態にお
いて、選択メモリセルに対応するワード線ＷＬおよびリ
ードコラム選択線ＲＣＳＬがＨレベルに活性化される。
これにより、選択メモリセルに対して、実施の形態２に
おける第１の読出動作と同様のデータ読出が実行され
る。
【０１７８】第１の読出動作においては、センスアンプ
３１０における負帰還によって、ノードＮｆの電圧は、
データ線ＤＩＯの電圧へ、すなわち選択メモリセルの記
憶データに応じた電圧へ近づいていく。ノードＮｆの電
圧が、安定した状態に達すると、負帰還スイッチ３２０
がオフされる。
３１０における負帰還によって、ノードＮｆの電圧は、
データ線ＤＩＯの電圧へ、すなわち選択メモリセルの記
憶データに応じた電圧へ近づいていく。ノードＮｆの電
圧が、安定した状態に達すると、負帰還スイッチ３２０
がオフされる。
【０１７９】負帰還スイッチ３２０がオフされた後に、
選択メモリセルに対応するワード線ＷＬおよびリードコ
ラム選択線ＲＣＳＬの活性状態が維持された状態で、さ
らに、選択行のライトディジット線ＷＤＬに対してバイ
アス電流が徐々に流され始める。これに応じて、選択メ
モリセルに対して、実施の形態２における第２の読出動
作と同様のデータ読出を実行できる。
選択メモリセルに対応するワード線ＷＬおよびリードコ
ラム選択線ＲＣＳＬの活性状態が維持された状態で、さ
らに、選択行のライトディジット線ＷＤＬに対してバイ
アス電流が徐々に流され始める。これに応じて、選択メ
モリセルに対して、実施の形態２における第２の読出動
作と同様のデータ読出を実行できる。
【０１８０】この結果、選択メモリセルのメモリセル抵
抗Ｒｃｅｌｌが、記憶データレベルに応じた極性で変化
する。これに応じて、データ線ＤＩＯの電圧も、選択メ
モリセルの記憶データレベルに応じて、徐々に上昇ある
いは下降していく。
抗Ｒｃｅｌｌが、記憶データレベルに応じた極性で変化
する。これに応じて、データ線ＤＩＯの電圧も、選択メ
モリセルの記憶データレベルに応じて、徐々に上昇ある
いは下降していく。
【０１８１】したがって、センスアンプ３１０の出力
も、選択メモリセルの記憶データレベルに応じて異なる
極性を有することになる。この結果、負帰還スイッチ３
２０がオフされ、かつライトディジット線ＷＤＬにバイ
アス電流Ｉｐが流された後の所定タイミングにおけるセ
ンスアンプ３１０の出力に応じて、選択メモリセルの記
憶データレベルに対応したレベルを有する読出データＲ
Ｄを生成できる。このように、実施の形態２の変形例に
従うデータ読出動作においては、実施の形態２における
第１および第２の読出動作が連続的に実行される。
も、選択メモリセルの記憶データレベルに応じて異なる
極性を有することになる。この結果、負帰還スイッチ３
２０がオフされ、かつライトディジット線ＷＤＬにバイ
アス電流Ｉｐが流された後の所定タイミングにおけるセ
ンスアンプ３１０の出力に応じて、選択メモリセルの記
憶データレベルに対応したレベルを有する読出データＲ
Ｄを生成できる。このように、実施の形態２の変形例に
従うデータ読出動作においては、実施の形態２における
第１および第２の読出動作が連続的に実行される。
【０１８２】このような構成とすることにより、実施の
形態２と同様に、高精度かつ高速のデータ読出を実行す
ることができる。さらに、実施の形態２の変形例に従う
構成においては、単一のセンスアンプ３１０の負帰還を
用いて、選択メモリセルの記憶データに応じたデータ線
電圧を得ることができるので、センスアンプでのオフセ
ットを抑制して、データ読出をさらに高精度化すること
ができる。
形態２と同様に、高精度かつ高速のデータ読出を実行す
ることができる。さらに、実施の形態２の変形例に従う
構成においては、単一のセンスアンプ３１０の負帰還を
用いて、選択メモリセルの記憶データに応じたデータ線
電圧を得ることができるので、センスアンプでのオフセ
ットを抑制して、データ読出をさらに高精度化すること
ができる。
【０１８３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１８４】
【発明の効果】請求項１、９および１６に従う薄膜磁性
体記憶装置は、リファレンスセルを用いることなく選択
メモリセルに対するアクセスのみで、すなわち、同一の
メモリセルおよびデータ線等が含まれる同一のデータ読
出経路によって得られた電圧間の比較に基づいてデータ
読出を実行できる。したがって、データ読出経路を構成
する各回路における製造ばらつきに起因するオフセット
等の影響を回避して、データ読出動作を高精度化でき
る。
体記憶装置は、リファレンスセルを用いることなく選択
メモリセルに対するアクセスのみで、すなわち、同一の
メモリセルおよびデータ線等が含まれる同一のデータ読
出経路によって得られた電圧間の比較に基づいてデータ
読出を実行できる。したがって、データ読出経路を構成
する各回路における製造ばらつきに起因するオフセット
等の影響を回避して、データ読出動作を高精度化でき
る。
【０１８５】請求項２、３、５、６および７に記載の薄
膜磁性体記憶装置は、１回のデータ読出動作内に、選択
メモリセルに対するデータ読出を、所定レベルのデータ
書込前および書込後のそれぞれに実行して、両者の比較
によって、請求項１に記載の薄膜磁性体記憶装置が奏す
る効果を享受する。さらに、１回のデータ読出動作内に
おいて、読出データを選択メモリセルに再書込するの
で、選択メモリセルの状態を、データ読出動作前の状態
に復帰される。
膜磁性体記憶装置は、１回のデータ読出動作内に、選択
メモリセルに対するデータ読出を、所定レベルのデータ
書込前および書込後のそれぞれに実行して、両者の比較
によって、請求項１に記載の薄膜磁性体記憶装置が奏す
る効果を享受する。さらに、１回のデータ読出動作内に
おいて、読出データを選択メモリセルに再書込するの
で、選択メモリセルの状態を、データ読出動作前の状態
に復帰される。
【０１８６】請求項４および８に記載の薄膜磁性体記憶
装置は、再書込動作の実行前における選択メモリセルの
記憶データが、確定された読出データと同一のレベルで
ある場合には、再書込動作を中止する。この結果、不要
な再書込動作を省略して、データ読出動作時の消費電流
を削減することが可能となる。
装置は、再書込動作の実行前における選択メモリセルの
記憶データが、確定された読出データと同一のレベルで
ある場合には、再書込動作を中止する。この結果、不要
な再書込動作を省略して、データ読出動作時の消費電流
を削減することが可能となる。
【０１８７】請求項１０から１３に記載の薄膜磁性体記
憶装置は、選択メモリセルに対する所定レベルのデータ
書込を伴うことなく、選択メモリセルに対するアクセス
のみで高精度のデータ読出を実行できる。したがって、
データ読出動作における選択メモリセルへの再書込動作
が不要であるので、データ読出動作の高速化を図ること
ができる。
憶装置は、選択メモリセルに対する所定レベルのデータ
書込を伴うことなく、選択メモリセルに対するアクセス
のみで高精度のデータ読出を実行できる。したがって、
データ読出動作における選択メモリセルへの再書込動作
が不要であるので、データ読出動作の高速化を図ること
ができる。
【０１８８】請求項１４に記載の薄膜磁性体記憶装置
は、センスアンプの負帰還を用いて、選択メモリセルの
記憶データに応じたデータ線電圧を得ることができる。
したがって、請求項１０に記載の薄膜磁性体記憶装置が
奏する効果に加えて、センスアンプで生じるオフセット
を抑制して、データ読出をさらに高精度化することがで
きる。
は、センスアンプの負帰還を用いて、選択メモリセルの
記憶データに応じたデータ線電圧を得ることができる。
したがって、請求項１０に記載の薄膜磁性体記憶装置が
奏する効果に加えて、センスアンプで生じるオフセット
を抑制して、データ読出をさらに高精度化することがで
きる。
【０１８９】請求項１５に記載の薄膜磁性体記憶装置
は、データ書込時に磁化困難軸方向に沿った所定の磁界
を発生させるためライトディジット線を用いて、データ
読出動作に必要なバイアス磁界を印加することができ
る。したがって、バイアス磁界を供給するための回路を
新たに配置する必要がないので、回路構成を簡略化でき
る。
は、データ書込時に磁化困難軸方向に沿った所定の磁界
を発生させるためライトディジット線を用いて、データ
読出動作に必要なバイアス磁界を印加することができ
る。したがって、バイアス磁界を供給するための回路を
新たに配置する必要がないので、回路構成を簡略化でき
る。
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス
１の全体構成を示す概略ブロック図である。
１の全体構成を示す概略ブロック図である。
【図２】 メモリアレイ１０に対してデータ読出動作お
よびデータ書込動作を実行するための読出／書込制御回
路の実施の形態１に従う構成を示す回路図である。
よびデータ書込動作を実行するための読出／書込制御回
路の実施の形態１に従う構成を示す回路図である。
【図３】 実施の形態１に従う１回のデータ読出動作を
説明するフローチャートである。
説明するフローチャートである。
【図４】 初期データ読出動作時における読出／書込制
御回路の動作を説明する回路図である。
御回路の動作を説明する回路図である。
【図５】 所定書込動作１における読出／書込制御回路
の動作を説明する回路図である。
の動作を説明する回路図である。
【図６】 所定読出動作１における読出／書込制御回路
の動作を説明する回路図である。
の動作を説明する回路図である。
【図７】 所定書込動作２における読出／書込制御回路
の動作を説明する回路図である。
の動作を説明する回路図である。
【図８】 所定読出動作２における読出／書込制御回路
の動作を説明する回路図である。
の動作を説明する回路図である。
【図９】 データ再書込動作における読出／書込制御回
路の動作を説明する回路図である。
路の動作を説明する回路図である。
【図１０】 実施の形態１に従うデータ読出動作を説明
する動作波形図である。
する動作波形図である。
【図１１】 実施の形態１の変形例に従う１回のデータ
読出動作を説明するフローチャートである。
読出動作を説明するフローチャートである。
【図１２】 実施の形態２に従うデータ読出動作の原理
を説明するための概念図である。
を説明するための概念図である。
【図１３】 図１２に示した各状態におけるトンネル磁
気抵抗素子の磁化方向を説明する概念図である。
気抵抗素子の磁化方向を説明する概念図である。
【図１４】 実施の形態２に従う読出／書込制御回路の
構成を示す回路図である。
構成を示す回路図である。
【図１５】 実施の形態２に従うデータ読出動作を説明
する動作波形図である。
する動作波形図である。
【図１６】 実施の形態２の変形例に従う読出／書込制
御回路の構成を示す回路図である。
御回路の構成を示す回路図である。
【図１７】 ＭＴＪメモリセルの構成を示す概略図であ
る。
る。
【図１８】 ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。
を説明する概念図である。
【図１９】 データ書込におけるデータ書込電流とトン
ネル磁気抵抗素子の磁化方向との関係を示す概念図であ
る。
ネル磁気抵抗素子の磁化方向との関係を示す概念図であ
る。
【図２０】 ＭＴＪメモリセルからのデータ読出を説明
する概念図である。
する概念図である。
１ ＭＲＡＭデバイス、５ コントロール回路、１０
メモリアレイ、２０，２１ 行選択回路、３０，３５
読出／書込制御回路、８０ 行ドライバ、１００，２０
０，３００ データ読出回路、１０５ データ読出電流
供給回路、１１０，１６０，２１０ スイッチ回路、１
１１，１１２，１１３，２１１，２１２，３２５ 電圧
保持キャパシタ、１２０，１２５，１３０，２２０，２
３０，３１０，３３０ センスアンプ、１４０，２４
０，３４０ ラッチ回路、１５０ライトドライバ制御回
路、１７０ 出力バッファ、１７５ 入力バッファ、３
２０ 負帰還スイッチ、ＡＴＲ アクセストランジス
タ、ＢＬ ビット線、ＣＡコラムアドレス、ＤＩＮ 入
力データ、ＤＩＯ データ線、ＤＯＵＴ 出力データ、
ＦＬ 固定磁化層、ＧＮＤ 接地電圧、Ｉｐ データ書
込電流（バイアス電流）、Ｉｓ データ読出電流、ＭＣ
ＭＴＪメモリセル、ＲＡ ロウアドレス、ＲＣＳＬ
リードコラム選択線、ＲＤ 読出データ、Ｒｃｅｌｌ，
Ｒｍａｘ，Ｒｍｉｎ メモリセル抵抗、ＳＬ ソース
線、ＴＭＲ トンネル磁気抵抗素子、ＶＬ 自由磁化
層、Ｖｃｃ 電源電圧、ＷＤＬ ライトディジット線、
ＷＤＴａ，ＷＤＴｂ 書込制御信号、ＷＤＶａ，ＷＤＶ
ｂ ライトドライバ、ＷＬ ワード線。
メモリアレイ、２０，２１ 行選択回路、３０，３５
読出／書込制御回路、８０ 行ドライバ、１００，２０
０，３００ データ読出回路、１０５ データ読出電流
供給回路、１１０，１６０，２１０ スイッチ回路、１
１１，１１２，１１３，２１１，２１２，３２５ 電圧
保持キャパシタ、１２０，１２５，１３０，２２０，２
３０，３１０，３３０ センスアンプ、１４０，２４
０，３４０ ラッチ回路、１５０ライトドライバ制御回
路、１７０ 出力バッファ、１７５ 入力バッファ、３
２０ 負帰還スイッチ、ＡＴＲ アクセストランジス
タ、ＢＬ ビット線、ＣＡコラムアドレス、ＤＩＮ 入
力データ、ＤＩＯ データ線、ＤＯＵＴ 出力データ、
ＦＬ 固定磁化層、ＧＮＤ 接地電圧、Ｉｐ データ書
込電流（バイアス電流）、Ｉｓ データ読出電流、ＭＣ
ＭＴＪメモリセル、ＲＡ ロウアドレス、ＲＣＳＬ
リードコラム選択線、ＲＤ 読出データ、Ｒｃｅｌｌ，
Ｒｍａｘ，Ｒｍｉｎ メモリセル抵抗、ＳＬ ソース
線、ＴＭＲ トンネル磁気抵抗素子、ＶＬ 自由磁化
層、Ｖｃｃ 電源電圧、ＷＤＬ ライトディジット線、
ＷＤＴａ，ＷＤＴｂ 書込制御信号、ＷＤＶａ，ＷＤＶ
ｂ ライトドライバ、ＷＬ ワード線。
Claims (16)
- 【請求項１】 各々が、磁化方向に応じた電気抵抗を有
する複数のメモリセルを備え、 各前記メモリセルは、第１および第２のレベルのいずれ
かを有する記憶データを書込まれて、前記記憶データに
応じた方向に磁化され、 データ読出動作時に、前記複数のメモリセルのうちのデ
ータ読出対象に選択された選択メモリセルと電気的に結
合される期間を有するデータ線と、 前記選択メモリセルの電気抵抗に応じた電圧を前記デー
タ線へ生じさせるための読出電流供給回路と、 前記選択メモリセルが前記データ読出動作前と同様の磁
化方向を有する第１の状態における、前記選択メモリセ
ルと電気的に結合されたデータ線の電圧と、前記選択メ
モリセルに対して所定の磁界が作用した後の第２の状態
における、前記選択メモリセルと電気的に結合されたデ
ータ線の電圧とに応じて、前記選択メモリセルの記憶デ
ータに応じた読出データを生成するデータ読出回路とを
備える、薄膜磁性体記憶装置。 - 【請求項２】 前記薄膜磁性体記憶装置は、前記複数の
メモリセルのうちの１つに対して前記記憶データを書込
むための書込制御回路をさらに備え、 前記選択メモリセルは、１回のデータ読出動作におい
て、前記第１の状態の後に、前記書込制御回路によって
所定レベルの記憶データを書込まれて前記第２の状態へ
変化し、 前記書込制御回路は、前記１回のデータ読出動作内にお
いて、生成された前記読出データと同一のレベルの前記
記憶データを前記選択メモリセルに再書込する、請求項
１に記載の薄膜磁性体記憶装置。 - 【請求項３】 前記選択メモリセルは、前記第２の状態
の後に、前記書込制御回路によって、前記所定レベルと
は異なるレベルの記憶データを書込まれて第３の状態へ
変化し、 前記データ読出回路は、前記第１、第２および第３の状
態のそれぞれにおける、前記選択メモリセルと電気的に
結合されたデータ線の電圧に応じて、前記読出データを
生成する、請求項２に記載の薄膜磁性体記憶装置。 - 【請求項４】 前記書込制御回路は、前記再書込の実行
前における前記選択メモリセルの記憶データと、前記生
成された読出データのレベルとが同一である場合には、
前記再書込を中止する、請求項２または請求項３に記載
の薄膜磁性体記憶装置。 - 【請求項５】 前記データ読出回路は、 前記１回のデータ読出動作内において、前記データ線の
接続先を所定の順序にしたがって切換えるためのスイッ
チ回路と、 前記第１の状態において、前記スイッチ回路によって前
記データ線と接続される第１のノードと、 前記第２の状態において、前記スイッチ回路によって前
記データ線と接続される第２のノードと、 前記第３の状態において、前記スイッチ回路によって前
記データ線と接続される第３のノードと、 前記第１、第２および第３のノードの電圧を保持するた
めの電圧保持部と、 前記第１および第２のノードの電圧差を増幅する第１の
センスアンプと、 前記第１および第３のノードの電圧差を増幅する第２の
センスアンプと、 前記第１および第２のセンスアンプのそれぞれの出力の
電圧差を増幅する第３のセンスアンプとをさらに有し、 前記ラッチ回路は、第１、第２および第３のノードがそ
れぞれ前記データ線と接続された後に、前記第３のセン
スアンプの出力に応じて前記読出データを生成する、請
求項３に記載の薄膜磁性体記憶装置。 - 【請求項６】 １回のデータ読出動作は、 前記第１の状態の前記選択メモリセルと電気的に結合さ
れた前記データ線の電圧を得るための初期読出動作と、 前記選択メモリセルに対して所定レベルのデータを書込
む第１の所定書込動作と、 前記第１の所定動作書込の後に、前記選択メモリセルと
電気的に結合された前記データ線の電圧を得るための第
１の所定読出動作と、 前記第１の所定読出動作の後に、前記初期読出動作およ
び前記第１の所定読出動作でそれぞれ得られたデータ線
の電圧に基づいて、前記読出データを確定する読出デー
タ確定動作と、 前記読出データ確定動作の後に、確定された前記読出デ
ータと同一のレベルの前記記憶データを前記選択メモリ
セルに再書込する再書込動作とを含む、請求項１に記載
の薄膜磁性体記憶装置。 - 【請求項７】 前記１回のデータ読出動作は、 前記第１の所定動作書込の後に、前記選択メモリセルに
対して、前記所定レベルとは異なるレベルの記憶データ
を書込む第２の所定書込動作と、 前記第２の所定動作書込の後に、前記選択メモリセルと
電気的に結合された前記データ線の電圧を得るための第
２の所定読出動作とをさらに含み、 前記読出データ確定動作は、前記第２の所定読出動作の
後に実行されて、前記初期読出動作、第１の所定読出動
作および前記第２の所定読出動作でそれぞれ得られたデ
ータ線の電圧に基づいて、前記読出データを確定する、
請求項７に記載の薄膜磁性体記憶装置。 - 【請求項８】 前記再書込動作は、前記再書込動作の実
行前における前記選択メモリセルの記憶データと、前記
確定された読出データのレベルとが同一である場合には
中止される、請求項６または請求項７に記載の薄膜磁性
体記憶装置。 - 【請求項９】 前記データ読出回路は、 複数のノードと、 前記複数のノードの電圧をそれぞれ保持するための複数
の電圧保持回路と、 前記データ線および前記複数のノードの間に設けられ、
１回のデータ読出動作内において、前記複数のノードの
うちの所定の順序で選択される１つずつを前記データ線
と接続するためのスイッチ回路と、 前記複数のノードのそれぞれの電圧に応じて前記読出デ
ータを生成する読出データ生成回路とを含み、 前記スイッチ回路は、前記第１の状態において、前記複
数のノードのうちの１つのノードを前記選択メモリセル
と電気的に結合された前記データ線と接続し、さらに、
前記第２の状態において、前記複数のノードのうちの他
の１つのノードと前記選択メモリセルと電気的に結合さ
れた前記データ線とを接続する、請求項１に記載の薄膜
磁性体記憶装置。 - 【請求項１０】 各前記メモリセルは、前記記憶データ
に応じて、磁化容易軸方向に沿った方向に磁化され、 前記薄膜磁性体記憶装置は、前記選択メモリセルに対し
て、磁化困難軸方向に沿った成分を有する所定のバイア
ス磁界を印加するためのバイアス磁界印加部をさらに備
え、 前記選択メモリセルは、前記バイアス磁界の印加時にお
いて、前記第１の状態から前記第２の状態に変化する、
請求項１に記載の薄膜磁性体記憶装置。 - 【請求項１１】 前記データ読出回路は、 １回のデータ読出動作内において、前記データ線の接続
先を所定の順序にしたがって切換えるためのスイッチ回
路と、 前記第１の状態において、前記スイッチ回路によって前
記データ線と接続される第１のノードと、 前記第２の状態において、前記スイッチ回路によって前
記データ線と接続される第２のノードと、 前記第１および第２のノードの電圧を保持するための電
圧保持部と、 前記第１および第２のノードの電圧差を増幅するセンス
アンプと、 前記第１および第２のノードのそれぞれが前記データ線
と接続された後に、前記センスアンプの出力に応じて前
記読出データを生成するラッチ回路とを有する、請求項
１０に記載の薄膜磁性体記憶装置。 - 【請求項１２】 前記第１および第２の状態の間で生じ
る前記選択メモリセルの電気抵抗の変化は、前記記憶デ
ータのレベルに応じて異なる極性を示す、請求項１０に
記載の薄膜磁性体記憶装置。 - 【請求項１３】 １回のデータ読出動作内において、前
記選択メモリセルは、前記第１から第２の状態へ連続的
に変化される、請求項１０に記載の薄膜磁性体記憶装
置。 - 【請求項１４】 前記データ読出回路は、 前記選択メモリセルと電気的に結合されたデータ線の電
圧と第１のノードとの電圧差を増幅するためのセンスア
ンプと、 前記第１のノードの電圧を保持するための電圧保持部
と、 前記第１の状態において、前記センスアンプの出力ノー
ドと前記第１のノードとを接続するとともに、前記第２
の状態において、前記センスアンプの出力ノードと前記
第１のノードとを切離すスイッチ回路と、 前記第２の状態において、前記出力ノードの電圧に応じ
て前記読出データを生成する読出データ生成回路とを有
する、請求項１０に記載の薄膜磁性体記憶装置。 - 【請求項１５】 バイアス磁界印加部は、 メモリセル行にそれぞれ対応して配置される複数のライ
トディジット線と、 行選択結果に応じて、選択行に対応するライトディジッ
ト線を活性化するための行ドライバとを含み、 データ書込動作において、前記行ドライバによって活性
化されたライトディジット線には、前記磁化困難軸方向
に沿った所定の磁界を発生させるための電流が流され、 前記行ドライバ部は、前記データ読出時の前記第２の状
態において、前記選択行に対応するライトディジット線
を、前記データ書込動作時と同様に活性化する、請求項
１０に記載の薄膜磁性体記憶装置。 - 【請求項１６】 前記複数のメモリセルの全ては、有効
ビットとしてデータ記憶を実行する、請求項１に記載の
薄膜磁性体記憶装置。
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