TWI818716B - 動態隨機存取記憶體結構 - Google Patents
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Abstract
一種動態隨機存取記憶體結構，包括多個N型金屬氧化物半導體電晶體、多個P型金屬氧化物半導體電晶體、至少一個位元線、多個字元線、多個第一電容器與多個第二電容器。多個N型金屬氧化物半導體電晶體在第一方向上排列。多個P型金屬氧化物半導體電晶體在第一方向上排列。N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體在第二方向上彼此相鄰。至少一個位元線在第一方向上延伸。多個字元線在第二方向上延伸。在第二方向上彼此相鄰的N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體共用位元線與字元線。
Description
本發明是有關於一種記憶體結構，且特別是有關於一種動態隨機存取記憶體(dynamic random access memory，DRAM)結構。
目前，動態隨機存取記憶體的電容器都大多是以堆疊方式設置在電晶體上方，以在有限的動態隨機存取記憶胞的面積內製作出較大的電容器。由於電性連接於電容器的儲存節點接觸窗(storage node contact)被定義在相鄰兩個位元線之間，因此在有限且狹小的動態隨機存取記憶胞的平面面積內，除了要維持所需的位元線的線寬與所需的儲存節點接觸窗的尺寸之外，還要確保位元線與儲存節點接觸窗不會發生短路。如此一來，增加了動態隨機存取記憶胞在布局設計與製程上的困難度。
另一方面，由於大量的儲存節點接觸窗位在位元線之間，因此在儲存節點接觸窗與位元線之間會產生大量的寄生電容，而使得電阻電容延遲(resistance-capacitance(RC)delay)的問題
更加嚴重，進而造成動態隨機存取記憶體的讀寫速度降低。
本發明提供一種動態隨機存取記憶體結構，其可有效地減少位元線的數量，而有利於加大位元線之間的間距，進而降低動態隨機存取記憶胞在布局設計與製程上的困難度以及降低寄生電容。
本發明提出一種動態隨機存取記憶體結構，包括多個N型金屬氧化物半導體電晶體、多個P型金屬氧化物半導體電晶體、至少一個位元線、多個字元線、多個第一電容器與多個第二電容器。多個N型金屬氧化物半導體電晶體在第一方向上排列。多個P型金屬氧化物半導體電晶體在第一方向上排列。N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體在第二方向上彼此相鄰。第一方向相交於第二方向。至少一個位元線在第一方向上延伸。多個字元線在第二方向上延伸且在第一方向上排列。在第二方向上彼此相鄰的N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體共用位元線與字元線。第一電容器電性連接至N型金屬氧化物半導體電晶體。第二電容器電性連接至P型金屬氧化物半導體電晶體。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，在第一方向上排列的多個N型金屬氧化物半導體電晶體可共用位元線。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，在第一方向上排列的多個P型金屬氧化物半導體電晶體可共用位元線。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，多個N型金屬氧化物半導體電晶體可在第一方向上排列成N型金屬氧化物半導體電晶體列。多個P型金屬氧化物半導體電晶體可在第一方向上排列成P型金屬氧化物半導體電晶體列。在彼此相鄰的N型金屬氧化物半導體電晶體列與P型金屬氧化物半導體電晶體列中的多個N型金屬氧化物半導體電晶體與多個P型金屬氧化物半導體電晶體可共用位元線。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，可包括多個N型金屬氧化物半導體電晶體列與多個P型金屬氧化物半導體電晶體列。在第二方向上排列的多個N型金屬氧化物半導體電晶體與多個P型金屬氧化物半導體電晶體可共用字元線。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，更可包括基底與隔離結構。隔離結構位在基底中。隔離結構可在基底中定義出多個第一主動區與多個第二主動區。在第一方向上相鄰的兩個N型金屬氧化物半導體電晶體可共用第一主動區。在第一方向上相鄰的兩個P型金屬氧化物半導體電晶體可共用第二主動區。
依照本發明的一實施例所述，在上述動態隨機存取記憶
體結構中，N型金屬氧化物半導體電晶體可包括第一閘極、第一介電層、P型井區、第一N型摻雜區與第二N型摻雜區。第一閘極位在基底上。第一介電層位在第一閘極與基底之間。P型井區位在第一主動區中的基底中。第一N型摻雜區與第二N型摻雜區位在第一閘極的在第一方向上的兩側的P型井區中。P型金屬氧化物半導體電晶體可包括第二閘極、第二介電層、N型井區、第一P型摻雜區與第二P型摻雜區。第二閘極位在基底上。第二介電層位在第二閘極與基底之間。N型井區位在第二主動區中的基底中。第一P型摻雜區與第二P型摻雜區位在第二閘極的在第一方向上的兩側的N型井區中。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，在第一方向上相鄰的兩個N型金屬氧化物半導體電晶體可共用第一N型摻雜區。在第一方向上相鄰的兩個P型金屬氧化物半導體電晶體可共用第一P型摻雜區。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，更可包括第一接觸窗、第三接觸窗、第二接觸窗與第四接觸窗。第一接觸窗位在位元線與第一N型摻雜區之間。位元線可經由第一接觸窗來電性連接至第一N型摻雜區。第二接觸窗位在位元線與第一P型摻雜區之間。位元線可經由第二接觸窗來電性連接至第一P型摻雜區。第三接觸窗位在第一電容器與第二N型摻雜區之間。第一電容器可經由第三接觸窗來電性連接至第二N型摻雜區。第四接觸窗位在第二電容器與第二P型摻雜區之
間。第二電容器可經由第四接觸窗來電性連接至第二P型摻雜區。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，在第一方向上相鄰的兩個N型金屬氧化物半導體電晶體可共用第一接觸窗。在第一方向上相鄰的兩個P型金屬氧化物半導體電晶體可共用第二接觸窗。
基於上述，在本發明所提出的動態隨機存取記憶體結構中，在第二方向(即，字元線的延伸方向)上彼此相鄰的N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體共用位元線與字元線，藉此可有效地減少位元線的數量，而有利加大位元線之間的間距。此外，由於位元線之間可具有較大的間距，因此可降低動態隨機存取記憶胞在布局設計與製程上的困難度。另外，由於位元線之間可具有較大的間距，因此可有效地降低儲存節點接觸窗與位元線之間的寄生電容，以降低電阻電容延遲，進而提升動態隨機存取記憶體的讀寫速度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:動態隨機存取記憶體結構
100:基底
102:隔離結構
104,114:閘極
106,116,132:介電層
108:P型井區
110,112:N型摻雜區
118:N型井區
120,122:P型摻雜區
124,126,128,130:接觸窗
AA1,AA2:主動區
BL,BL1:位元線
C1,C2:電容器
D1,D2:方向
MC1,MC2,MC11,MC12,MC21,MC22:動態隨機存取記憶胞
R1:N型金屬氧化物半導體電晶體列
R2:P型金屬氧化物半導體電晶體列
T1,T11:N型金屬氧化物半導體電晶體
T2,T22:P型金屬氧化物半導體電晶體
WL,WL1,WL2,WL3:字元線
圖1為根據本發明的一些實施例的動態隨機存取記憶體的上視示意圖。
圖2為沿著圖1中的I-I’剖面線與II-II’剖面線的剖面圖。
圖3為根據本發明的一些實施例的P型井區、N型井區、N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體的上視示意圖。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。另外，上視圖中的特徵與剖面圖中的特徵並非按相同比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1為根據本發明的一些實施例的動態隨機存取記憶體的上視示意圖。圖2為沿著圖1中的I-I’剖面線與II-II’剖面線的剖面圖。圖3為根據本發明的一些實施例的P型井區、N型井區、N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體的上視示意圖。在本實施例的上視圖中，省略剖面圖中的部分構件，以清楚說明上視圖中的各構件之間的位置關係。
請參照圖1與圖2，動態隨機存取記憶體結構10包括多個N型金屬氧化物半導體電晶體T1、多個P型金屬氧化物半導體電晶體T2、至少一個位元線BL、多個字元線WL、多個電容器C1與多個電容器C2。此外，動態隨機存取記憶體結構10更可包括基底100與隔離結構102。在一些實施例中，基底100可為半導
體基底。在一些實施例中，基底100的材料例如是矽、矽鍺(SiGe)或其組合。隔離結構102位在基底100中。隔離結構102可在基底100中定義出多個主動區AA1與多個主動區AA2。在一些實施例中，隔離結構102例如是淺溝渠隔離(shallow trench isolation，STI)結構。在一些實施例中，隔離結構102的材料例如是氧化矽。
多個N型金屬氧化物半導體電晶體T1在方向D1上排列。在本實施例中，N型金屬氧化物半導體電晶體T1是以平面電晶體為例，但本發明並不以此為限。在其他實施例中，N型金屬氧化物半導體電晶體T1可為凹入式閘極電晶體(recessed gate transistor)或鰭式場效電晶體(fin field effect transistor，FinFET)。
在本實施例中，N型金屬氧化物半導體電晶體T1可包括閘極104、介電層106、P型井區108、N型摻雜區110與N型摻雜區112。閘極104位在基底100上。在一些實施例中，閘極104的材料例如是摻雜多晶矽，但本發明並不以此為限。所屬技術領域具有通常知識者可依據N型金屬氧化物半導體電晶體T1的類型與需求來決定閘極104的材料。介電層106位在閘極104與基底100之間。在一些實施例中，介電層106的材料例如是氧化矽。P型井區108位在主動區AA1中的基底100中。在一些實施例中，P型井區108的深度可大於隔離結構102的深度。在一些實施例中，部分P型井區108更可位在隔離結構102的正下方。N型摻雜區110與N型摻雜區112位在閘極104兩側的P型井區108中。在一些實施例中，N型摻雜區110可用以作為汲極，且N型摻雜
區112可用以作為源極。
在一些實施例中，在方向D1上相鄰的兩個N型金屬氧化物半導體電晶體T1可共用主動區AA1。在一些實施例中，在方向D1上相鄰的兩個N型金屬氧化物半導體電晶體T1可共用N型摻雜區110。
在一些實施例中，多個N型金屬氧化物半導體電晶體T1可在方向D1上排列成N型金屬氧化物半導體電晶體列R1。在一些實施例中，動態隨機存取記憶體結構10可包括多個N型金屬氧化物半導體電晶體列R1。在一些實施例中，如圖3所示，相鄰兩個N型金屬氧化物半導體電晶體列R1可共用P型井區108。
多個P型金屬氧化物半導體電晶體T2在方向D1上排列。在本實施例中，P型金屬氧化物半導體電晶體T2是以平面電晶體為例，但本發明並不以此為限。在其他實施例中，P型金屬氧化物半導體電晶體T2可為凹入式閘極電晶體或鰭式場效電晶體。
在本實施例中，P型金屬氧化物半導體電晶體T2可包括閘極114、介電層116、N型井區118、P型摻雜區120與P型摻雜區122。閘極114位在基底100上。在一些實施例中，閘極114的材料例如是摻雜多晶矽，但本發明並不以此為限。所屬技術領域具有通常知識者可依據P型金屬氧化物半導體電晶體T2的類型與需求來決定閘極114的材料。介電層116位在閘極114與基底100之間。在一些實施例中，介電層116的材料例如是氧化矽。N型井區118位在主動區AA2中的基底100中。在一些實施例中，
N型井區118的深度可大於隔離結構102的深度。在一些實施例中，部分N型井區118更可位在隔離結構102的正下方。P型摻雜區120與P型摻雜區122位在閘極114兩側的N型井區118中。在一些實施例中，P型摻雜區120可以作為汲極，且P型摻雜區122可用以作為源極。
在一些實施例中，在方向D1上相鄰的兩個P型金屬氧化物半導體電晶體T2可共用主動區AA2。在一些實施例中，在方向D1上相鄰的兩個P型金屬氧化物半導體電晶體T2可共用P型摻雜區120。
在一些實施例中，多個P型金屬氧化物半導體電晶體T2可在方向D1上排列成P型金屬氧化物半導體電晶體列R2。在一些實施例中，動態隨機存取記憶體結構10可包括多個P型金屬氧化物半導體電晶體列R2。在一些實施例中，如圖3所示，相鄰兩個P型金屬氧化物半導體電晶體列R2可共用N型井區118。
N型金屬氧化物半導體電晶體T1與P型金屬氧化物半導體電晶體T2在方向D2上彼此相鄰。此外，N型金屬氧化物半導體電晶體列R1與P型金屬氧化物半導體電晶體列R2可在方向D2上彼此相鄰。方向D1相交於方向D2。在一些實施例中，方向D1可垂直於方向D2，但本發明並不以此為限。
至少一個位元線BL在方向D1上延伸。在本實施例中，位元線BL的數量是以多個為例。多個位元線BL可在方向D2上排列。位元線BL的材料例如是銅、鋁或鎢等導電材料。
位元線BL可電性連接至N型金屬氧化物半導體電晶體T1與P型金屬氧化物半導體電晶體T2。在一些實施例中，位元線BL可電性連接至N型金屬氧化物半導體電晶體T1的N型摻雜區110與P型金屬氧化物半導體電晶體T2的P型摻雜區120。
在一些實施例中，動態隨機存取記憶體結構10更可包括接觸窗124與接觸窗126。接觸窗124位在位元線BL與N型摻雜區110之間。位元線BL可經由接觸窗124來電性連接至N型摻雜區110。在一些實施例中，接觸窗124的材料例如是鎢等導電材料。接觸窗126位在位元線BL與P型摻雜區120之間。位元線BL可經由接觸窗126來電性連接至P型摻雜區120。在一些實施例中，接觸窗126的材料例如是鎢等導電材料。
在一些實施例中，在方向D1上相鄰的兩個N型金屬氧化物半導體電晶體T1可共用接觸窗124。在一些實施例中，在方向D1上相鄰的兩個P型金屬氧化物半導體電晶體T2可共用接觸窗126。
多個字元線WL在方向D2上延伸且在方向D1上排列。字元線WL可電性連接至N型金屬氧化物半導體電晶體T1與P型金屬氧化物半導體電晶體T2。在一些實施例中，字元線WL可電性連接至N型金屬氧化物半導體電晶體T1的閘極104與P型金屬氧化物半導體電晶體T2的閘極114。在一些實施例中，字元線WL的位在主動區AA1上方的部分可用以作為閘極104，亦即閘極104可為字元線WL的位在主動區AA1上方的部分，且閘極104
與字元線WL可為一體成型。在一些實施例中，字元線WL的位在主動區AA2上方的部分可用以作為閘極114，亦即閘極114可為字元線WL的位在主動區AA2上方的部分，且閘極114與字元線WL可為一體成型。字元線WL的材料例如是摻雜多晶矽等導電材料。
在方向D2上彼此相鄰的N型金屬氧化物半導體電晶體T1與P型金屬氧化物半導體電晶體T2共用位元線BL與字元線WL，藉此可有效地減少位元線BL的數量，而有利加大位元線BL之間的間距。舉例來說，在方向D2上彼此相鄰的N型金屬氧化物半導體電晶體T11與P型金屬氧化物半導體電晶體T22共用位元線BL與字元線WL。
在一些實施例中，在方向D1上排列的多個N型金屬氧化物半導體電晶體T1可共用位元線BL。亦即，同一個N型金屬氧化物半導體電晶體列R1中的多個N型金屬氧化物半導體電晶體T1可共用位元線BL。在一些實施例中，在方向D1上排列的多個P型金屬氧化物半導體電晶體T2可共用位元線BL。亦即，同一個P型金屬氧化物半導體電晶體列R2中的多個P型金屬氧化物半導體電晶體T2可共用位元線BL。
在一些實施例中，在彼此相鄰的N型金屬氧化物半導體電晶體列R1與P型金屬氧化物半導體電晶體列R2中的多個N型金屬氧化物半導體電晶體T1與多個P型金屬氧化物半導體電晶體T2可共用位元線BL。在一些實施例中，在方向D2上排列的多個
N型金屬氧化物半導體電晶體T1與多個P型金屬氧化物半導體電晶體T2可共用字元線WL。
電容器C1電性連接至N型金屬氧化物半導體電晶體T1。在一些實施例中，電容器C1可電性連接至N型金屬氧化物半導體電晶體T1的N型摻雜區112。電容器C2電性連接至P型金屬氧化物半導體電晶體T2。在一些實施例中，電容器C2電性連接至P型金屬氧化物半導體電晶體T2的P型摻雜區122。在本實施例中，對於電容器C1的類型與電容器C2的類型並沒有特別的限制，只要電容器C1的類型與電容器C2的類型可適用於動態隨機存取記憶體結構10，即屬於本發明所涵蓋的範圍。
在一些實施例中，動態隨機存取記憶體結構10更可包括接觸窗128與接觸窗130。接觸窗128與接觸窗130可用以作為儲存節點接觸窗。接觸窗128位在電容器C1與N型摻雜區112之間。電容器C1可經由接觸窗128來電性連接至N型摻雜區112。在一些實施例中，接觸窗128的材料例如是鎢等導電材料。接觸窗130位在電容器C2與P型摻雜區122之間。電容器C2可經由接觸窗130來電性連接至P型摻雜區122。在一些實施例中，接觸窗130的材料例如是鎢等導電材料。
在一些實施例中，動態隨機存取記憶體結構10更可包括介電層132。介電層132位在基底100與隔離結構102上。介電層132可覆蓋N型金屬氧化物半導體電晶體T1與P型金屬氧化物半導體電晶體T2。此外，位元線BL、電容器C1、電容器C2、接觸
窗124、接觸窗126、接觸窗128與接觸窗130可位在介電層132中。在一些實施例中，介電層132可為多層結構。在一些實施例中，介電層132的材料例如是氧化矽、氮化矽、氮氧化矽或其組合。
在一些實施例中，動態隨機存取記憶體結構10更可包括多個動態隨機存取記憶胞MC1與多個動態隨機存取記憶胞MC2。動態隨機存取記憶胞MC1可包括彼此電性連接的N型金屬氧化物半導體電晶體T1與電容器C1。動態隨機存取記憶胞MC2可包括彼此電性連接的P型金屬氧化物半導體電晶體T2與電容器C2。
在一些實施例中，可採用三組字元線電壓(如，開啟電壓Vn、開啟電壓Vp與關閉電壓Voff)來對動態隨機存取記憶體結構10進行操作。開啟電壓V可為用以將N型金屬氧化物半導體電晶體T1開啟的字元線電壓。開啟電壓Vp可為用以將P型金屬氧化物半導體電晶體T2開啟的字元線電壓。關閉電壓Voff可為用以將N型金屬氧化物半導體電晶體T1與P型金屬氧化物半導體電晶體T2關閉的字元線電壓。在一些實施例中，開啟電壓Vn可大於關閉電壓Voff，且關閉電壓Voff可大於開啟電壓Vp。在一些實施例中，關閉電壓Voff可為開啟電壓Vn的二分之一。
此外，可藉由電晶體元件的漏電流計算公式來設定N型金屬氧化物半導體電晶體T1的臨界電壓(threshold voltage，Vt)以及P型金屬氧化物半導體電晶體T2的臨界電壓，藉此可防止N
型金屬氧化物半導體電晶體T1與P型金屬氧化物半導體電晶體T2產生漏電。
以下，舉例說明動態隨機存取記憶體結構10的操作方法。在對動態隨機存取記憶胞MC11進行程式化操作時，可在字元線WL2施加2.7V的開啟電壓Vn，可在其餘字元線WL施加1.35V的關閉電壓Voff，可在位元線BL1施加1V的電壓，可在其餘的BL施加0V的電壓，可在N型井區118施加2.7V的電壓，可在P型井區施加0V的電壓，藉此可將資料寫入動態隨機存取記憶胞MC11。
在對動態隨機存取記憶胞MC12進行程式化操作時，可在字元線WL3施加2.7V的開啟電壓Vn，可在其餘字元線WL施加1.35V的關閉電壓Voff，可在位元線BL1施加1V的電壓，可在其餘的BL施加0V的電壓，可在N型井區118施加2.7V的電壓，可在P型井區施加0V的電壓，藉此可將資料寫入動態隨機存取記憶胞MC12。
在對動態隨機存取記憶胞MC21進行程式化操作時，可在字元線WL1施加0V的開啟電壓Vp，可在其餘字元線WL施加1.35V的關閉電壓Voff，可在位元線BL1施加1V的電壓，可在其餘的BL施加0V的電壓，可在N型井區118施加2.7V的電壓，可在P型井區施加0V的電壓，藉此可將資料寫入動態隨機存取記憶胞MC21。
在對動態隨機存取記憶胞MC22進行程式化操作時，可
在字元線WL2施加0V的開啟電壓Vp，可在其餘字元線WL施加1.35V的關閉電壓Voff，可在位元線BL1施加1V的電壓，可在其餘的BL施加0V的電壓，可在N型井區118施加2.7V的電壓，可在P型井區施加0V的電壓，藉此可將資料寫入動態隨機存取記憶胞MC22。
此外，動態隨機存取記憶體結構10中的各構件的布局(layout)並不限於圖1中的布局。只要在方向D2(即，字元線WL的延伸方向)上彼此相鄰的N型金屬氧化物半導體電晶體T1與P型金屬氧化物半導體電晶體T2共用位元線BL與字元線WL，即屬於本發明所涵蓋的範圍。
基於上述實施例可知，在動態隨機存取記憶體結構10中，在方向D2(即，字元線WL的延伸方向)上彼此相鄰的N型金屬氧化物半導體電晶體T1與P型金屬氧化物半導體電晶體T2共用位元線BL與字元線WL，藉此可有效地減少位元線BL的數量，而有利加大位元線BL之間的間距。此外，由於位元線BL之間可具有較大的間距，因此可降低動態隨機存取記憶胞MC1與動態隨機存取記憶胞MC2在布局設計與製程上的困難度。另外，由於位元線BL之間可具有較大的間距，因此可有效地降低儲存節點接觸窗(如，接觸窗128與接觸窗130)與位元線BL之間的寄生電容，以降低電阻電容延遲，進而提升動態隨機存取記憶體結構10的讀寫速度。
綜上所述，在上述實施例的動態隨機存取記憶體結構
中，由於在字元線的延伸方向上彼此相鄰的N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體共用位元線與字元線，藉此可有效地減少位元線的數量，而有利加大位元線之間的間距。此外，由於位元線之間可具有較大的間距，因此可降低動態隨機存取記憶胞在布局設計與製程上的困難度，且可有效地降低儲存節點接觸窗與位元線之間的寄生電容並提升動態隨機存取記憶體的讀寫速度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:動態隨機存取記憶體結構
102:隔離結構
108:P型井區
110,112:N型摻雜區
118:N型井區
120,122:P型摻雜區
124,126,128,130:接觸窗
AA1,AA2:主動區
BL,BL1:位元線
C1,C2:電容器
D1,D2:方向
MC1,MC2,MC11,MC12,MC21,MC22:動態隨機存取記憶胞
R1:N型金屬氧化物半導體電晶體列
R2:P型金屬氧化物半導體電晶體列
T1,T11:N型金屬氧化物半導體電晶體
T2,T22:P型金屬氧化物半導體電晶體
WL,WL1,WL2,WL3:字元線
Claims (10)
- 一種動態隨機存取記憶體結構，包括：多個N型金屬氧化物半導體電晶體，在第一方向上排列；多個P型金屬氧化物半導體電晶體，在所述第一方向上排列，其中所述N型金屬氧化物半導體電晶體與所述P型金屬氧化物半導體電晶體在第二方向上彼此相鄰，且所述第一方向相交於所述第二方向；至少一個位元線，在所述第一方向上延伸；多個字元線，在第二方向上延伸且在所述第一方向上排列，其中在所述第二方向上彼此相鄰的所述N型金屬氧化物半導體電晶體與所述P型金屬氧化物半導體電晶體共用所述位元線與所述字元線；多個第一電容器，其中所述第一電容器電性連接至所述N型金屬氧化物半導體電晶體；以及多個第二電容器，其中所述第二電容器電性連接至所述P型金屬氧化物半導體電晶體。
- 如請求項1所述的動態隨機存取記憶體結構，其中在所述第一方向上排列的多個所述N型金屬氧化物半導體電晶體共用所述位元線。
- 如請求項1所述的動態隨機存取記憶體結構，其中在所述第一方向上排列的多個所述P型金屬氧化物半導體電晶體共用所述位元線。
- 如請求項1所述的動態隨機存取記憶體結構，其中多個所述N型金屬氧化物半導體電晶體在所述第一方向上排列成N型金屬氧化物半導體電晶體列，多個所述P型金屬氧化物半導體電晶體在所述第一方向上排列成P型金屬氧化物半導體電晶體列，且在彼此相鄰的所述N型金屬氧化物半導體電晶體列與所述P型金屬氧化物半導體電晶體列中的多個所述N型金屬氧化物半導體電晶體與多個所述P型金屬氧化物半導體電晶體共用所述位元線。
- 如請求項4所述的動態隨機存取記憶體結構，包括多個所述N型金屬氧化物半導體電晶體列與多個所述P型金屬氧化物半導體電晶體列，且在所述第二方向上排列的多個所述N型金屬氧化物半導體電晶體與多個所述P型金屬氧化物半導體電晶體共用所述字元線。
- 如請求項1所述的動態隨機存取記憶體結構，更包括：基底；以及隔離結構，位在所述基底中，其中所述隔離結構在所述基底中定義出多個第一主動區與多個第二主動區，在所述第一方向上相鄰的兩個所述N型金屬氧化物半導體電晶體共用所述第一主動區，且在所述第一方向上相鄰的兩個所述P型金屬氧化物半導體電 晶體共用所述第二主動區。
- 如請求項6所述的動態隨機存取記憶體結構，其中所述N型金屬氧化物半導體電晶體，包括：第一閘極，位在所述基底上；第一介電層，位在所述第一閘極與所述基底之間；P型井區，位在所述第一主動區中的所述基底中；以及第一N型摻雜區與第二N型摻雜區，位在所述第一閘極的在所述第一方向上的兩側的所述P型井區中；且所述P型金屬氧化物半導體電晶體，包括：第二閘極，位在所述基底上；第二介電層，位在所述第二閘極與所述基底之間；N型井區，位在所述第二主動區中的所述基底中；以及第一P型摻雜區與第二P型摻雜區，位在所述第二閘極的在所述第一方向上的兩側的所述N型井區中。
- 如請求項7所述的動態隨機存取記憶體結構，其中在所述第一方向上相鄰的兩個所述N型金屬氧化物半導體電晶體共用所述第一N型摻雜區，且在所述第一方向上相鄰的兩個所述P型金屬氧化物半導體電晶體共用所述第一P型摻雜區。
- 如請求項7所述的動態隨機存取記憶體結構，更包括：第一接觸窗，位在所述位元線與所述第一N型摻雜區之間，其中所述位元線經由所述第一接觸窗來電性連接至所述第一N型 摻雜區；第二接觸窗，位在所述位元線與所述第一P型摻雜區之間，其中所述位元線經由所述第二接觸窗來電性連接至所述第一P型摻雜區；第三接觸窗，位在所述第一電容器與所述第二N型摻雜區之間，其中所述第一電容器經由所述第三接觸窗來電性連接至所述第二N型摻雜區；以及第四接觸窗，位在所述第二電容器與所述第二P型摻雜區之間，其中所述第二電容器經由所述第四接觸窗來電性連接至所述第二P型摻雜區。
- 如請求項9所述的動態隨機存取記憶體結構，其中在所述第一方向上相鄰的兩個所述N型金屬氧化物半導體電晶體共用所述第一接觸窗，且在所述第一方向上相鄰的兩個所述P型金屬氧化物半導體電晶體共用所述第二接觸窗。
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| US9450025B2 (en) * | 2014-08-14 | 2016-09-20 | Samsung Electronics Co., Ltd. | Resistive memory device and method of operating resistive memory device |
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