TWI814584B - 封裝基板結構及其製造方法 - Google Patents
封裝基板結構及其製造方法 Download PDFInfo
- Publication number
- TWI814584B TWI814584B TW111135588A TW111135588A TWI814584B TW I814584 B TWI814584 B TW I814584B TW 111135588 A TW111135588 A TW 111135588A TW 111135588 A TW111135588 A TW 111135588A TW I814584 B TWI814584 B TW I814584B
- Authority
- TW
- Taiwan
- Prior art keywords
- via hole
- layer
- dielectric layer
- conductive block
- substrate structure
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 72
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 197
- 229910000679 solder Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000012790 adhesive layer Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 claims 2
- 230000007423 decrease Effects 0.000 abstract description 9
- 239000011295 pitch Substances 0.000 abstract 1
- 239000000463 material Substances 0.000 description 11
- 238000005553 drilling Methods 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000565 sealant Substances 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910003471 inorganic composite material Inorganic materials 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
本發明提供一種封裝基板結構及其製造方法。方法包含形成接墊在第一承載板上；貼覆導電塊在第一承載板的暴露部分上；形成包含介電層、線路層、第一導通孔及第二導通孔的基板在第一承載板上；形成包含絕緣層及第三導通孔的連接構件在基板上；移除導電塊並暴露出第二導通孔的窄端；以及設置晶片在第二導通孔上。利用前述導電塊的設置，而使後續暴露出第二導通孔的窄端，並利用暴露出第二導通孔的窄端連接晶片，以減少連接端的間距。
Description
本發明是關於一種封裝基板結構及其製造方法，特別是關於一種用於層疊式封裝的封裝基板結構及其製造方法。
近年來，電子設備的發展快速，電子封裝技術對於小型化、高輸入/輸出(I/O)密度及可靠性的需求持續增加，其中層疊式封裝(Package on Package，POP)是節省電路板空間的有效技術手段。舉例而言，層疊式封裝將記憶體及處理器分別封裝成一個積體電路(integrated circuit，IC)，且兩個積體電路的下方或上方分別連接錫球或導電柱，再將處理器疊層在記憶體上方。
本發明的一態樣是提供一種封裝基板結構的製造方法，以同時製作第一導通孔及第二導通孔。
本發明的另一態樣是提供一種封裝基板結構，其係利用上述態樣的方法所製得。
根據本發明的一態樣，提供一種封裝基板結構的製造方法。方法包含提供第一承載板及金屬層，其中所述金屬層設置在所述第一承載板的表面上；圖案化金屬層，以形成接墊，並局部暴露所述第一承載板；貼覆導電塊在第一承載板的暴露部分上；形成基板於所述第一承載板上；移除所述第一承載板，以暴露出在所述介電層中的所述導電塊及所述接墊；形成連接基板於所述介電層的表面上；移除所述連接基板中的部分所述絕緣層，而只保留所述第二導通孔周圍的所述絕緣層，以形成多個連接構件，並暴露出所述導電塊；移除所述導電塊，以形成凹槽在所述介電層上，並暴露出所述第二導通孔的窄端；以及設置至少一個晶片在導電盲孔上。所述基板包含壓合在所述第一承載板的表面上的介電層，且介電層覆蓋所述導電塊及所述接墊；形成在所述介電層遠離所述接墊的表面上的線路層；電性連接所述線路層與所述接墊的多個第一導通孔；以及電性連接所述導電塊與所述線路層的第二導通孔。所述連接基板包含覆蓋所述導電塊及所述接墊的絕緣層；以及貫穿所述絕緣層，並暴露於所述絕緣層的頂表面的多個第三導通孔，且所述第三導通孔電性連接所述接墊。
根據本發明的一實施例，在上述移除第一承載板之前，方法更包含形成阻焊層在基板上。
根據本發明的一實施例，在上述移除第一承載板之後，方法更包含形成第二承載板在相對於所述導電塊的所述阻焊層上。
根據本發明的一實施例，在貼覆導電塊之後，方法更包含貼覆黏結層在所述導電塊上，其中所述第二導通孔形成在所述黏結層上，且移除所述導電塊的步驟更包含移除所述黏結層。
根據本發明的一實施例，在移除部分所述絕緣層之後，且在移除所述導電塊之前，更包含減薄所述介電層，以形成至少一突出部在所述介電層遠離所述線路層的表面上。
根據本發明的一實施例，在貼合晶片之前，方法更包含形成底部填膠層在所述凹槽中，且在所述第二導通孔上。
根據本發明的一態樣，提供一種封裝基板結構，其包含線路基板、多個接墊以及設置於所述接墊上的多個連接構件。線路基板包含介電層、線路層、設置於所述介電層中第一導通孔及設置於所述介電層中的第二導通孔。介電層的第一表面包含至少一突出部。線路層設置於所述介電層的第二表面上，其中所述第二表面相對於所述第一表面。所述第二導通孔的剖面形狀為梯形，並具有窄端，且所述窄端凸出所述介電層的所述第一表面。接墊設置於所述突出部上。每一個連接構件包含至少一第三導通孔及包覆第三導通孔的絕緣層。第三導通孔電性連接所述接墊，且最外側的第三導通孔者暴露於所述絕緣層的頂表面。
根據本發明的一實施例，所述接墊與所述線路層利用所述第一導通孔電性連接。
根據本發明的一實施例，上述封裝基板結構更包含設置於所述第二導通孔的所述窄端上的底部填膠層。
根據本發明的一實施例，每一個所述第一導通孔的剖面形狀為梯形，且所述第一導通孔的寬度沿著所述介電層的所述第二表面朝所述第一表面的方向遞減。
根據本發明的一實施例，每一個所述第三導通孔的剖面形狀為梯形，且所述第三導通孔的寬度沿著所述絕緣層的所述頂表面朝所述接墊的方向遞減。
根據本發明的一實施例，上述封裝基板結構更包含接合在所述第二導通孔上的至少一晶片或至少一半導體元件。
應用本發明的封裝基板結構及其製造方法，形成多個連接構件於線路基板上，並利用導電塊形成高度均一的第二導通孔，且以第二導通孔的窄端連接晶片，進而減少封裝基板連接端的間距。
本發明提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述的組件和配置方式的特定例示是為了簡化本發明。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本發明在各種具體例中重覆元件符號及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的零件或特徵和其他零件或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本發明所用的空間相對性描述也可以如此解讀。
隨著電子設備的功能不斷增進，封裝結構中的互連密度持續上升。在此狀況下，若要利用縮小層疊式封裝中的焊球或銅柱的尺寸來提升互連線路的數量，會受到材料及製程的限制。因此，互連線路的數量會限制層疊式封裝性能的提升。
現有層疊式封裝(Package on Package，POP)技術為了將上層封裝和下層封裝連接，須利用錫球來確保封裝基板和晶片的間距高度，但若要使晶片連接端的密度和數量增加，須減小錫球的尺寸，否則無法同時符合前述的間距高度。另一種現有做法是在乾膜或密封膠中進行蝕刻及電鍍銅柱或填充導電膏以使基板連接，但由於電鍍和填充導電膏的流程特性，晶片連接端受到孔徑比(aspect ratio，也稱為縱橫比)的限制，故難以增加配置在密封膠表面上的連接端的間距。
再另一種現有的層疊式封裝技術使用塑封模穿孔導通(Through Mold Via，TMV)，其利用雷射鑽孔的方式形成通孔，再於通孔中填入導電材料，但塑封模材料為有機及無機的複合材料，製作通孔的成本高，且孔徑比也有所限制。因此，本發明提供一種封裝基板結構及其製造方法，以達成上述高線路密度，且可符合特定的封裝層疊高度。
請參閱圖1，其繪示根據本發明一些實施例的封裝基板結構100的剖面視圖。封裝基板結構100包含線路基板101，線路基板101包含阻焊層110及在阻焊層110上的介電層120。在一些實施例中，介電層120的頂表面120T具有至少一個突出部121高於頂表面120T。線路基板101還包含在介電層120的底表面120B上的多個線路層132。在一些實施例中，線路層132亦可選擇性地設置在介電層120中。在一些實施例中，線路基板101可為多層線路板。
線路基板101還包含多個第一導通孔131、第一導通孔162與第二導通孔130。如圖1所繪示，部分第二導通孔130與第一導通孔131分別堆疊，即三個導通孔(一個第二導通孔130與兩個第一導通孔131)彼此堆疊，但其堆疊數量並沒有限制；且部分第二導通孔130可不與第一導通孔131堆疊。有部分第一導通孔162是不在第二導通孔130下方。在一些實施例中，第一導通孔131、第一導通孔162及第二導通孔130的剖面形狀皆為梯形，且第一導通孔131、第一導通孔162及第二導通孔130的寬度沿著介電層120的底表面120B往頂表面120T的方向漸減。再者，第二導通孔130的窄端部分(即寬度較小的端部部分)130A凸出介電層120，而裸露在介電層120的凹槽(圖未標示)中。在一些實施例中，可利用電漿蝕刻或雷射燒蝕法同步製作第一導通孔131、第一導通孔162及第二導通孔130。
此外，在一些實施例中，阻焊層110在第一導通孔131的下方可以具有開口115，以暴露出焊墊或在線路層132中的焊墊(圖未標示)。焊墊會覆蓋第一導通孔131。
另外，在本實施例中，封裝基板結構100還包含設置在介電層120的突出部121上的多個接墊161。換言之，接墊161是高於介電層120的頂表面120T。在一些實施例中，接墊161與線路層132是利用第一導通孔131電性連接。
封裝基板結構100還包含設置於接墊161上的多個連接構件171。每一個連接構件171包含至少一個第三導通孔164及包覆第三導通孔164的絕緣層170。第三導通孔164電性連接接墊161。在一些實施例中，第三導通孔164的剖面形狀為梯形，且第三導通孔164的寬度沿著絕緣層170的頂表面170T朝所述接墊161的方向遞減。換言之，第一導通孔162及第三導通孔164皆是以窄端(即寬度較小的端部部分)連接接墊161。須注意的是，圖1繪示最上方的第三導通孔164包含襯墊164A，但在另一些實施例中，最上方的第三導通孔164可不具有襯墊164A。
絕緣層170包覆第三導通孔164，以保護第三導通孔164，且有助於連接構件171的穩定性。在一些實施例中，絕緣層170的材料與介電層120的材料相同。在另一些實施例中，由於絕緣層170中不設置線路，故可使用成本較低的絕緣材料。
在一些實施例中，每一個連接構件171可只包含一個第三導通孔164，也可包含多個堆疊的第三導通孔164。在前述只有一個第三導通孔164的實施例中，第三導通孔164暴露於絕緣層170的頂表面170T；在具有多個堆疊的第三導通孔164的實施例中，最外側或最遠離接墊161的第三導通孔164暴露於絕緣層170的頂表面170T。連接構件171的第三導通孔164的堆疊數量可根據應用需求而調整。連接構件171可取代現有的錫球或銅柱，以連接另一個封裝體(例如其他封裝基板結構100)，從而形成用於層疊式封裝的封裝基板結構，因此使用本發明的連接構件171可有利於提高基板的線路密度。
在一些實施例中，底部填膠(underfill)層140設置在介電層120的凹槽(圖未標示)中。換言之，底部填膠層140的底表面低於介電層120的頂表面120T。第二導通孔130的窄端部分130A連接底部填膠層140。封裝基板結構100包含至少一個晶片(或至少一個半導體元件)150，且晶片150設置在底部填膠層140及第二導通孔130的窄端部分130A上。在一些實施例中，在第二導通孔130的窄端部分130A與晶片150之間更包含錫球142，以電性連接晶片150與第二導通孔130。本發明利用第二導通孔130的窄端部分130A做為晶片的連接端，故有利於減少連接端的間距，進而可增加連接線路的密度。再者，第二導通孔130的窄端部分130A凸出於介電層120可有效提高與晶片150互連的可靠性。
請參閱圖2A至圖2M，其繪示根據本發明一些實施例的封裝基板結構200的製造過程中間階段的剖面視圖。首先，請參閱圖2A，提供第一承載板201及在第一承載板201上的金屬層203。在一些實施例中，第一承載板201包含樹脂材料或其他合適的材料。在一些實施例中，金屬層203包含銅。
請參閱圖2B，圖案化圖2A的金屬層203，以暴露出部分第一承載板201，並形成接墊261。再者，貼覆導電塊205在第一承載板201的暴露部分上。在一些實施例中，導電塊205可貼覆在接墊261之間。在一些實施例中，在貼覆導電塊205之後，可形成黏結層207在導電塊205上。
請參閱圖2C，採用增層法(build up process)形成基板於第一承載板201上，其中基板包含介電層220A、第一導通孔262A、第二導通孔230A及線路層232。具體作法包含先形成介電層220A及金屬層213在第一承載板201、接墊261、導電塊205及黏結層207上，其中金屬層213在介電層220A上。在一些實施例中，金屬層213包含與金屬層203(或接墊261)相同的材料。接著，進行雷射鑽孔操作10，以形成第一開口O1及第二開口O2。
雷射鑽孔操作10所示的方向可為雷射光束的行進方向。第一開口O1自金屬層213的頂部213T向下延伸至暴露出接墊261，而第二開口O2自金屬層213的頂部213T向下延伸至暴露出導電塊205。由於雷射鑽孔操作10的方向，故第一開口O1及第二開口O2形成為剖面形狀為梯形，其寬度為沿著接墊261至第一承載板201的方向遞減。
請參閱圖2D，在第一開口O1及第二開口O2(參照圖2C)上沉積並填滿導電材料(例如銅)，以分別形成第一導通孔262A及第二導通孔230A。由於共形沉積而形成的第一導通孔262A及第二導通孔230A亦具有寬度沿著接墊261至第一承載板201的方向遞減的梯形剖面。接著，圖案化介電層220A上的金屬層213(參照圖2C)，以部分移除金屬層213，從而暴露出介電層220A的頂表面220A
T。然後，形成線路層232在第一導通孔262A上及介電層220A暴露出的頂表面220A
T上。在一些實施例中，第二導通孔230A電性連接導電塊205及線路層232。
請參閱圖2E，重複圖2C及圖2D的步驟(即增層法)，以形成第一導通孔262B堆疊在第一導通孔262A上，及形成第一導通孔230在第二導通孔230A上。須說明的是，介電層220B包含介電層220A及形成在介電層220A上的介電層部分。圖2E繪示僅形成兩個第一導通孔262B分別在兩端的第二導通孔230A上，而不形成第一導通孔262B在中間的兩個第二導通孔230A上，但本發明不限於此。換言之，根據後續的應用或結構的配置，可不形成第一導通孔262B在第二導通孔230A上，或形成較多或較少的第一導通孔262B在第二導通孔230A上。同樣地，在介電層220B的頂表面上形成線路層232。
請參閱圖2F，重複圖2C及圖2D的步驟(即增層法)，以形成第一導通孔262C堆疊在第一導通孔262B上。須注意的是，如圖2F所示，僅形成第一導通孔262C，而不再形成第一導通孔在第二導通孔230A上，但在另一些實施例中，亦可繼續形成第一導通孔堆疊在第二導通孔230A(參照圖2E)上。相似於圖2E，介電層220包含介電層220B及形成在介電層220B上的介電層部分。同樣地，在介電層220的頂表面上形成線路層232。在以下說明書中，第一導通孔262A、第一導通孔262B及第一導通孔262C可合併稱為第一導通孔262。應理解的是，在一些實施例中，線路層232可僅形成在介電層220上，而不形成在介電層220中(即不形成在介電層220A及介電層220B上)。
請參閱圖2G，形成阻焊層210在介電層220上，並覆蓋線路層232。阻焊層210主要是用以保護線路板上的線路層232。在一些實施例中，阻焊層210包含油墨或其他合適的絕緣材料。
須說明的是，為了增加產量及減少生產時間，圖2A至圖2G的步驟可選擇性地在第一承載板201的上下兩側同時進行，即形成上下兩側對稱的結構。然後，將上方及下方的結構分開，再分別進行後續的流程。
請參閱圖2H，移除第一承載板201，以暴露出在介電層220中的導電塊205及接墊261。接著，形成第二承載板280在相對於導電塊205的阻焊層210上。換言之，第二承載板280不覆蓋導電塊205。應理解的是，圖2H的結構是將圖2G的結構上下翻轉，故在圖2H較下方的阻焊層210即為圖2G最頂部的阻焊層210。在一些實施例中，第二承載板280與第一承載板201包含相同的材料。
接著，形成連接基板271(參照圖2J)於介電層220及導電塊205上。具體而言，首先，請參閱圖2I，形成絕緣層270在介電層220及導電塊205上。在一些實施例中，絕緣層270與介電層220包含不同的材料。接著，進行雷射鑽孔操作20，以在絕緣層270中形成開口O3，使開口O3自絕緣層270的頂部向下延伸至暴露出接墊261。雷射鑽孔操作20所示的方向可為雷射光束的行進方向。由於雷射鑽孔操作20的方向，故開口O3的寬度為沿著絕緣層270至介電層220的方向遞減，即開口O3具有梯形剖面形狀。
填充導電材料至開口O3中，以形成第三導通孔264在接墊261上。接著，再重複圖2I的步驟後，請參閱圖2J，形成堆疊的第三導通孔264在接墊261上，並透過接墊261連接第一導通孔262。第三導通孔264具有與開口O3相同的外型，故第三導通孔264的寬度亦沿著絕緣層270至介電層220的方向遞減。因此，第三導通孔264的窄端(即寬度最小的部分)與第一導通孔262的窄端分別自上方及下方連接接墊261。
請參閱圖2K，移除部分絕緣層270，僅保留絕緣層270在第三導通孔264周圍的部分，而形成連接構件273。同時，減薄介電層220，以使介電層220具有突出部221在相對於阻焊層210的表面上，且突出部221高於介電層220的其餘部分。在一些實施例中，減薄介電層220時可同時暴露出導電塊205的側面。換言之，使導電塊205的頂表面高於剩餘介電層220的頂表面。在一些實施例中，移除絕緣層270可利用電漿蝕刻法或雷射蝕刻法。在一些實施例中，第三導通孔264的頂部部分暴露於剩餘的絕緣層270的頂表面。
應注意的是，圖2K繪示的第三導通孔264具有襯墊，但在另一些實施例中，第三導通孔可不具有襯墊。換言之，在移除絕緣層270的過程中，可移除第三導通孔264的襯墊，亦可保留第三導通孔264的襯墊。
根據不同應用，可重複進行上述圖2I及圖2J的增層法流程，即根據實際需求製作不同堆疊數的第三導通孔264。若有多於一個堆疊的第三導通孔264，可選擇在完成全部的第三導通孔264之後，再進行絕緣層270的移除及介電層220的減薄步驟。
請參閱圖2L，移除導電塊205及黏結層207(參照圖2K)，以形成凹槽R1，並暴露出第二導通孔230A的窄端部分230A1。在一些實施例中，導電塊205的材料不同於第二導通孔230A的材料，以避免在蝕刻去除導電塊205的流程中對第二導通孔230A的窄端部分230A1造成破壞，而影響後續的應用。在一些實施例中，暴露在凹槽R1中的每一個第二導通孔230A的窄端部分230A1的高度相同。
請參閱圖2M，形成底部填膠層240在凹槽R1(參照圖2K)中，並黏結在第二導通孔230A的窄端部分230A1 (參照圖2K)上。在一些實施例中，可選擇性地設置錫球(圖未標示)在底部填膠層240中，並與第二導通孔230A的窄端部分230A1電性連接。接著，貼合晶片250在底部填膠層240上，以製得封裝基板結構200。在一些實施例中，可選擇性地移除第二承載板280，並在暴露出的阻焊層210的底部及第一導通孔262的正下方形成開口215，以暴露出焊墊(圖未標示)。
如上所述，本發明提供一種封裝基板結構及其製造方法，其可同步製作堆疊第一導通孔、第二導通孔及第三導通孔而形成連接構件，以提高基板中的線路密度。再者，利用第二導通孔的窄端作為晶片的連接墊，可有利於減小間距，並提高與晶片互連的可靠性。另外，藉由絕緣層包覆堆疊的第三導通孔，以提升連接構件的穩定性。
雖然本發明已以數個實施例揭露如上，然其並非用以限定本發明，在本發明所屬技術領域中任何具有通常知識者，在不脫離本發明的精神和範圍內，當可作各種的更動與潤飾，因此本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,20:雷射鑽孔操作
100:封裝基板結構
101:線路基板
110:阻焊層
115:開口
120:介電層
120B:底表面
120T:頂表面
121:突出部
130:第二導通孔
130A:窄端部分
131:第一導通孔
132:線路層
140:底部填膠層
142:錫球
150:晶片
161:接墊
162:第一導通孔
164:第三導通孔
164A:襯墊
170:絕緣層
170T:頂表面
171:連接構件
200:封裝基板結構
201:第一承載板
203:金屬層
205:導電塊
207:黏結層
210:阻焊層
213:金屬層
213T:頂部
215:開口
220,220A,220B:介電層
220AT:頂表面
221:突出部
230:第一導通孔
230A:第二導通孔
230A1:窄端部分
232:線路層
240:底部填膠層
250:晶片
261:接墊
262,262A,262B,262C:第一導通孔
264:第三導通孔
270:絕緣層
271:連接基板
273:連接構件
280:第二承載板
O1:第一開口
O2:第二開口
O3:開口
R1:凹槽
根據以下詳細說明並配合附圖閱讀，使本發明的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1] 繪示根據本發明一些實施例的封裝基板結構的剖面視圖。
[圖2A]至[圖2M]繪示根據本發明一些實施例的封裝基板結構的製造流程中間階段的剖面視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
100:封裝基板結構
101:線路基板
110:阻焊層
115:開口
120:介電層
120B:底表面
120T:頂表面
121:突出部
130:第二導通孔
130A:窄端部分
131:第一導通孔
132:線路層
140:底部填膠層
142:錫球
150:晶片
161:接墊
162:第一導通孔
164:第三導通孔
164A:襯墊
170:絕緣層
170T:頂表面
171:連接構件
Claims (12)
- 一種封裝基板結構的製造方法，包含： 提供一第一承載板及一金屬層，其中所述金屬層設置在所述第一承載板的表面上； 圖案化所述金屬層，以形成至少一接墊，並局部暴露所述第一承載板； 貼覆一導電塊在所述第一承載板的一暴露部分上； 形成一基板於所述第一承載板上，其中所述基板包含： 一介電層，壓合在所述第一承載板的表面上，並覆蓋所述導電塊及所述接墊； 多個線路層，形成在所述介電層遠離所述接墊的一表面上； 多個第一導通孔，電性連接所述線路層與所述接墊；及 至少一第二導通孔，電性連接所述導電塊與所述線路層； 移除所述第一承載板，以暴露出在所述介電層中的所述導電塊及所述接墊； 形成一連接基板於所述介電層的表面上，其中所述連接基板包含： 一絕緣層，覆蓋所述導電塊及所述接墊；及 多個第三導通孔，貫穿所述絕緣層，並暴露於所述絕緣層的頂表面，其中所述第三導通孔電性連接所述接墊； 移除所述連接基板中的部分所述絕緣層，而只保留所述第二導通孔周圍的所述絕緣層，以形成多個連接構件，並暴露出所述導電塊； 移除所述導電塊，以形成一凹槽在所述介電層上，並暴露出所述第二導通孔的一窄端；以及 設置至少一晶片在所述第二導通孔上。
- 如請求項1所述的封裝基板結構的製造方法，更包含： 在移除所述第一承載板之前，形成一阻焊層在所述基板上。
- 如請求項2所述的封裝基板結構的製造方法，其中在移除所述第一承載板之後，更包含： 形成一第二承載板在相對於所述導電塊的所述阻焊層上。
- 如請求項1所述的封裝基板結構的製造方法，其中貼覆所述導電塊之後，更包含： 貼覆一黏結層在所述導電塊上，其中所述第二導通孔形成在所述黏結層上，且移除所述導電塊的步驟更包含： 移除所述黏結層。
- 如請求項1所述的封裝基板結構的製造方法，其中在移除部分所述絕緣層之後，且在移除所述導電塊之前，更包含： 減薄所述介電層，以形成至少一突出部在所述介電層遠離所述線路層的一表面上。
- 如請求項1所述的封裝基板結構的製造方法，其中在貼合至少一晶片之前，更包含： 形成一底部填膠層在所述凹槽中，且在所述第二導通孔上。
- 一種封裝基板結構，包含： 一線路基板，包含： 一介電層，其中所述介電層的一第一表面包含至少一突出部； 多個線路層，設置於所述介電層的一第二表面上，其中所述第二表面相對於所述第一表面； 多個第一導通孔，設置於所述介電層中；及 至少一第二導通孔，設置於所述介電層中，其中所述第二導通孔的剖面形狀為梯形並具有一窄端，且所述窄端凸出所述介電層的所述第一表面； 多個接墊，設置於所述突出部上；以及 多個連接構件，設置於所述接墊上，其中每一個所述連接構件包含： 至少一第三導通孔，電性連接所述接墊；及 一絕緣層，包覆所述至少一第三導通孔，其中所述至少一第三導通孔的最外側者暴露於所述絕緣層的頂表面。
- 如請求項7所述的封裝基板結構，其中所述接墊與所述線路層利用所述第一導通孔電性連接。
- 如請求項7所述的封裝基板結構，更包含： 一底部填膠層，設置於所述第二導通孔的所述窄端上。
- 如請求項7所述的封裝基板結構，其中所述第一導通孔的每一者的剖面形狀為梯形，且所述第一導通孔的寬度沿著所述介電層的所述第二表面朝所述第一表面的方向遞減。
- 如請求項7所述的封裝基板結構，其中所述第三導通孔的每一者的剖面形狀為梯形，且所述第三導通孔的寬度沿著所述絕緣層的所述頂表面朝所述接墊的方向遞減。
- 如請求項7所述的封裝基板結構，更包含： 至少一晶片或至少一半導體元件，接合在所述第二導通孔上。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211122827.0A CN117747436A (zh) | 2022-09-15 | 2022-09-15 | 封装基板结构及其制造方法 |
| CN202211122827.0 | 2022-09-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI814584B true TWI814584B (zh) | 2023-09-01 |
| TW202414746A TW202414746A (zh) | 2024-04-01 |
Family
ID=88966037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111135588A TWI814584B (zh) | 2022-09-15 | 2022-09-20 | 封裝基板結構及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117747436A (zh) |
| TW (1) | TWI814584B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010035867A1 (ja) * | 2008-09-29 | 2010-04-01 | 日立化成工業株式会社 | 半導体素子搭載用パッケージ基板とその製造方法 |
| TW201031300A (en) * | 2009-02-03 | 2010-08-16 | Unimicron Technology Corp | Method for fabricating a package substrate with a cavity |
| CN104377187A (zh) * | 2013-08-16 | 2015-02-25 | 宏启胜精密电子(秦皇岛)有限公司 | Ic载板、具有该ic载板的半导体器件及制作方法 |
| US20210066210A1 (en) * | 2019-09-02 | 2021-03-04 | Samsung Electro-Mechanics Co., Ltd. | Package substrate |
-
2022
- 2022-09-15 CN CN202211122827.0A patent/CN117747436A/zh active Pending
- 2022-09-20 TW TW111135588A patent/TWI814584B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010035867A1 (ja) * | 2008-09-29 | 2010-04-01 | 日立化成工業株式会社 | 半導体素子搭載用パッケージ基板とその製造方法 |
| TW201031300A (en) * | 2009-02-03 | 2010-08-16 | Unimicron Technology Corp | Method for fabricating a package substrate with a cavity |
| CN104377187A (zh) * | 2013-08-16 | 2015-02-25 | 宏启胜精密电子(秦皇岛)有限公司 | Ic载板、具有该ic载板的半导体器件及制作方法 |
| US20210066210A1 (en) * | 2019-09-02 | 2021-03-04 | Samsung Electro-Mechanics Co., Ltd. | Package substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117747436A (zh) | 2024-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI801531B (zh) | 半導體結構與其形成方法 | |
| US11018120B2 (en) | Semiconductor device package with stress buffering layer and method for manufacturing the same | |
| US10396024B2 (en) | Wiring substrate and semiconductor device | |
| US11469186B2 (en) | Semiconductor device package and method for manufacturing the same | |
| US20120049366A1 (en) | Package structure having through-silicon-via (tsv) chip embedded therein and fabrication method thereof | |
| US9209146B2 (en) | Electronic device packages having bumps and methods of manufacturing the same | |
| US10403567B2 (en) | Fabrication method of electronic package | |
| US9711444B2 (en) | Packaging module and substrate structure thereof | |
| US9859130B2 (en) | Manufacturing method of interposed substrate | |
| US20140021594A1 (en) | Packaging Structures and Methods for Semiconductor Devices | |
| US11735571B2 (en) | Semiconductor package including a redistribution structure | |
| US8436463B2 (en) | Packaging substrate structure with electronic component embedded therein and method for manufacture of the same | |
| TWI578421B (zh) | 可堆疊半導體封裝構造及其製造方法 | |
| CN111009498A (zh) | 半导体封装件及其制造方法以及制造再分布结构的方法 | |
| US7541217B1 (en) | Stacked chip structure and fabrication method thereof | |
| TW200910560A (en) | Packaging substrate structure with capacitor embedded therein and method for fabricating the same | |
| US11094654B2 (en) | Package structure and method of manufacturing the same | |
| TWI723414B (zh) | 電子封裝件及其製法 | |
| CN218385219U (zh) | 半导体器件 | |
| TWI814584B (zh) | 封裝基板結構及其製造方法 | |
| TW202414746A (zh) | 封裝基板結構及其製造方法 | |
| CN111009500A (zh) | 半导体封装件及其制造方法以及制造再分布结构的方法 | |
| TWI834298B (zh) | 電子封裝件及其製法 | |
| TWI720735B (zh) | 封裝結構及其製造方法 | |
| US20240079301A1 (en) | Electronic package and manufacturing method thereof |