TWI813157B - 接合的半導體元件及其形成方法 - Google Patents

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TWI813157B
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黃詩涵
蔡雙吉
許文義
楊明憲
江彥廷
丁世汎
洪豐基
劉人誠
楊敦年
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台灣積體電路製造股份有限公司
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Abstract

一種用於晶圓接合的方法包括接收具有非對稱圖案的接合層的佈局，通過設計規則檢查器確定佈局的非對稱程度是否在一預定範圍內，如果非對稱程度已超過預定範圍，則修改佈局以降低佈局的非對稱程度。所述方法還包括以電腦可讀格式輸出佈局。

Description

接合的半導體元件及其形成方法
本揭露的實施例是有關於一種接合的半導體元件及其形成方法。
半導體積體電路(IC)行業經歷了指數級增長。IC材料和設計方面的技術進步產生了一代又一代IC，其中每一代的電路都比上一代更小、更複雜。在IC發展過程中，功能密度(即每晶片區域上的互連裝置的數量)普遍增加，而幾何尺寸(即使用製程可以創建的最小元件(或線路))卻在減少。這種微縮的製程通常透過增加生產效率和降低相關成本來增加益處。這種微縮製程也增加了製程處理和IC製造的複雜度。
隨著半導體製造製程的每一次進步，積體電路元件中的半導體元件變得更小，以允許在半導體基板上製造更多的元件。三維積體電路(3DIC)是近來半導體封裝中的最新進展，其中多個半導體晶粒相互之間堆疊在一起，例如疊層封裝(PoP)和系統級封 裝(SiP)技術。有些3DIC是透過在晶圓上的晶粒與晶粒接合來製備。因為堆疊積體電路元件之間的內連線長度減少了，3DIC提供了更佳的積集度和其他優點，例如更快的速度和更大的頻寬。然而，隨著半導體製造製程的每一次進展，接合積體電路元件的新挑戰不斷增加。其中一個新挑戰與晶圓的變形問題有關，這是由於接合層的非對稱佈局導致接合時所產生的接合波的傳遞路徑不平衡所造成的。
根據本揭露的一些實施例，提供一種接合的半導體元件的形成方法。所述方法包括接收接合層的佈局，所述佈局包括圖案的非對稱分佈，通過設計規則檢查器確定佈局的非對稱程度是否在一預定範圍內，如果非對稱程度超出預定範圍，則修改佈局以降低佈局的非對稱程度，並以電腦可讀格式輸出佈局。
根據本揭露的一些實施例，提供一種接合的半導體元件的形成方法。所述方法包括接收積體電路的重分佈層的佈局，所述佈局具有垂直方向的一個或多個第一通孔陣列和水平方向的一個或多個第二通孔陣列，計算一個或多個第一通孔陣列的總行數和一個或多個第二通孔陣列的總列數之間的比值，如果比值超過預定範圍，則減少列數或行數，從而更新佈局，如果比值在預定範圍內，則在該佈局的基礎上形成重分佈層光罩。
根據本揭露的一些實施例，提供一種接合的半導體元件。所述半導體元件包括半導體基板，半導體基板上方的內連線 結構，以及內連線結構上方的重分佈層。重分佈層包括以陣列型式分組的接合通孔，且接合通孔沿著水平或垂直方向上延伸。縱向延伸的陣列的總行數與橫向延伸的陣列的總列數之比值在約0.5至約1.5的範圍之間。
100:積體電路構件
100A:主動區
100B、300B:外圍區域
102、202:基底
104、204:內連線結構
106、206、300:重分佈層
200:晶圓
208、302:介電層
210、304:導電觸點
220:接合結構
300A:中心區
300′、300〞、300′′′:佈局
301a、301b、301c、301d:邊緣
306:背側接墊
308:通孔
310a、310b、310c、310d:陣列
600:接合系統
606:回饋模組
608:偵測器模組
614:孔徑
624:引腳
626:弓形區域
628:熱量
630:應力
800:製造系統
802:設計佈局
820:電路設計公司
832:準備資料
834:光罩製造
840:光罩廠
860:製造商
862:元件
880:光罩設計系統
882:處理器
884:系統記憶體
886:儲存裝置
888:通訊模組
890:光罩
892、894:GDSII檔
1000:方法
1002、1004、1008、1010、1012、1014、1016:操作
A、B:常數
PD:接合密度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據一些實施例的包括多個層間去耦合電容器的半導體元件的示例性佈局設計。
圖1和圖2分別示出了根據本揭露的示例性實施例的示例性積體電路元件和包括了接合積體電路元件的半導體元件，。
圖3、4和5示出了包括根據本揭露的示例性實施例的示例性積體電路元件的示例性半導體晶圓。
圖6示出了根據本揭露的各方面，用於通過建立接合波來說明接合晶圓的晶圓接合系統。
圖7示出了根據本揭露的各個方面的示例性積體電路元件的示例性重分佈層。
圖8是積體電路製造系統中的一個實施例和相關的製造流程的簡化方塊圖。
圖9是根據本揭露的各個方面的圖8中所示的光罩廠的更細部的方塊圖。
圖10示出了根據本揭露的各個方面修改重分佈層以增加對稱性的方法的流程圖。
圖11、12和13示出了根據本揭露的各個方面，根據圖10中所示的方法修改的重分佈層的佈局設計。
以下揭露提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身示出所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括元件在使用或 操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1和圖2分別說明了根據本揭露的示例性實施例的示例性積體電路組件和半導體元件，包括接合的積體電路組件。如圖1所示，示例性積體電路組件100包括具有在其中形成電子電路的半導體基板102和設置在半導體基板102上的內連線結構104。在一些實施例中，積體電路組件100包括其中形成有電子電路的主動區100A和圍繞主動區100A的外圍區域100B。重分佈層106是在後段製程(BEOL)中的積體電路組件100的內連線結構104上所製造。當積體電路組件100與其他組件結合時，在積體電路組件100的內連線結構104上形成的重分佈層106可以作為積體電路組件100與其他元件接合時的接合層。因此，重分佈層106也稱為接合層106。在圖1所示的示例性實施例中，在半導體基板102中形成的電子電路包括位於具有一個或多個導電層(也稱為金屬層)與一個或多個非導電層(也稱為絕緣層)相互交錯連接的半導體堆疊內的類比和/或數位電路。然而，相關領域的技術人員將認知到，在不脫離本揭露的精神和範圍的情況下，電子電路可以包括一個或多個機械和/或機電裝置。
半導體基板102可以由矽或其他半導體材料製成。或者，半導體基板102可以包括其他元素半導體材料，如鍺。在一些實施例中，半導體基板102由化合物半導體製成，如藍寶石、 碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，半導體基板102由合金半導體製成，如矽鍺、碳化矽、磷化鎵砷或磷化鎵銦。在一些實施方案中，半導體基板102包括一個磊晶層。例如，半導體基板102有一個覆蓋在塊材半導體上的磊晶層。
半導體基板102可以進一步包括隔離特徵(未示出)，如淺溝渠隔離(STI)特徵或矽局部氧化(LOCOS)特徵。隔離特徵可以定義和隔離各種半導體元件。半導體基板102可以進一步包括摻雜區域(未示出)。摻雜區可以摻雜p型摻雜物，如硼或BF2，和/或n型摻雜物，如磷(P)或砷(As)。摻雜區可以直接形成在半導體基板102上，以形成P型井結構，N型井結構或雙井結構。
包括上述隔離特徵和半導體元件(例如，電晶體(例如，金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(BJT)、高壓電晶體、高頻電晶體、p通道和/或n通道場效電晶體(PFET/NFET等)、二極體和/或其他適用元件的電子電路可以在半導體基板102上形成。可以執行各種製程來形成隔離特徵和半導體元件，例如沉積、蝕刻、佈植、光微影、退火和/或其他適用製程。在一些實施例中，包括隔離特徵和半導體元件的電子電路是在前段製程(FEOL)階段中在半導體基板102中形成的。
在一些實施例中，內連線結構104包括介電層、嵌入介電層的導電通孔和在介電層之間形成的導線。不同層的導線通過 導電通孔相互電連接。此外，內連線結構104與形成在半導體基板102中的電子電路電性連接。在一些實施例中，在內連線結構104中形成至少一個密封環和至少一個對準標記，密封環和對準標記在積體電路組件100的外圍區域100B內形成。在某些情況下，密封環圍繞著積體電路組件100的主動區100A，而對準標記則在密封環外的區域內形成。在一些實施例中，多個對準標記在積體電路組件100的轉角周圍形成。此外，上述密封環和對準標記的數量在本揭露中不加以限制。
在圖1所示的示例性實施例中，重分佈層106代表來自半導體堆疊的一個或多個導電層中的一個導電層(例如，金屬層)，該導電層被用於將電子電路電耦合到其他電子、機械和/或機電元件。例如，重分佈層106可用於將電子電路與積體電路封裝進行電耦合，例如穿孔封裝、表面黏著封裝、引腳網格陣列封裝、扁平式封裝、小引線封裝、晶片級封裝和/或球柵陣列等。
作為另一個示例並如圖2所示，半導體元件包括第一積體電路組件100.1，第一重分佈層106.1，第二積體電路組件100.2和第二重分佈層106.2。第一重分佈層106.1和第二重分佈層106.2位於第一積體電路組件100.1和第二積體電路組件100.2之間。示例性第一積體電路組件100.1包括具有在其中形成的第一電子電路的第一半導體基板102.1，以及設置在第一半導體基板102.1上的第一內連線結構104.1。示例性第二積體電路組件100.2包括具有在其中形成的第二電子電路的第二半導體基板102.2，以及設置 在半導體基板102.2上的第二內連線結構104.2。來自與第一電子電路相關的第一半導體堆疊中的第一重分佈層106.1可和來自與第二電子電路相關的第二半導體堆疊中的第二重分佈層106.2電性和/或機械耦合，以將第一電子電路和第二電子電路電耦合。在該示例性實施例中，第一重分佈層106.1被配置和安排為電性和/或機械耦合到第二重分佈層106.2。在一個示例性實施例中，第一重分佈層106.1使用混合接合技術接合到第二重分佈層106.2。在這個示例性的實施例中，混合接合技術利用接合波將第一重分佈層106.1和第二重分佈層106.2電性和/或機械耦合。術語"混合接合"源自在接合過程中金屬對金屬的接合和絕緣體對絕緣體(或介電質對介電質)的結合。在某些情況下，重分佈層106.1和106.2包括用於金屬對金屬接合的導電特徵和用於絕緣體對絕緣體接合的介電質特徵，並且接合波將也有金屬互連的介電質表面連接在相同平面的接合介面上。因此，重分佈層106.1和106.2也可稱為接合層106.1和106.2(或混合接合層106.1和106.2)。如下文將進一步詳細描述的，第一重分佈層106.1和第二重分佈層106.2被配置和安排為增加接合波傳播路徑的(例如，沿X方向和Y方向)平衡，以促進接合期間第一重分佈層106.1和第二重分佈層106.2之間接合波傳播路徑的對稱性，這有效地減少接合後的晶圓變形或扭曲。值得注意的是，相關領域的技術人員應認知到本揭露的精神和範圍也可以應用於其他已知的接合技術，包括但不限於直接接合、表面活化接合、電漿活化接合、陽極接合、共晶 接合、熱壓接合、反應性接合和瞬態液相擴散接合。
圖3、4和5說明了包括根據本公開的示例性實施例的示例性積體電路組件的示例性半導體晶圓。參照圖3，半導體元件製造程序用於在半導體晶圓200中製造多個積體電路組件100.1至100.n。半導體晶圓200包括多個以陣列方式排列的積體電路組件100.1至100.n。在一些實施例中，半導體晶片200包括具有在其中形成的電子電路的半導體基板202和設置在半導體基板202上的內連線結構204。在一些實施例中，包括在半導體晶片200中的積體電路組件100.1至100.n中的每一個都包括具有在其中形成的電子電路的主動區100A和圍繞主動區100A的外圍區域100B。半導體元件製造程序使用預定程序的微影和化學處理操作來形成第一半導體晶圓200中的多個積體電路組件100.1至100.n。
在圖3所示的示例性實施例中，積體電路組件100.1至100.n是在半導體基板202中和/或上使用第一系列的製造程序(稱為前段製程)和第二系列的製造程序(稱為後段製程)形成。前段製程表示一系列的微影和化學處理操作，以在半導體基板202中和/或上形成多個積體電路組件100.1至100.n的相應電子電路。後端加工代表另一系列的微影和化學處理操作，以在半導體基板202上形成多個積體電路組件100.1至100.n的相應內連線結構204，從而形成半導體晶圓200。在一個示例性的實施例中，包括在半導體晶圓200中的積體電路組件100.1至100.n可能彼此相似和/或不同。
如圖3所示，半導體基板202是半導體晶圓200的一部分。半導體基板202可以由矽或其他半導體材料製成。此外，半導體基板202可以包括其他元素半導體材料，如鍺。在一些實施例中，半導體基板202由化合物半導體製成，如碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施方案中，半導體基板202由合金半導體製成，如藍寶石、矽鍺、矽鍺碳化物、砷化鎵或磷化鎵。在一些實施例中，半導體基板202包括一個磊晶層。例如，半導體基板202有一個磊晶層覆蓋在塊材半導體上。半導體基板202可進一步包括隔離特徵(未示出)，如淺溝渠隔離(STI)特徵或矽局部氧化(LOCOS)特徵。隔離特徵可以定義和隔離各種半導體元件。半導體基板202可以進一步包括摻雜區(未示出)。摻雜區可以摻雜p型摻雜物，如硼或BF2，和/或n型摻雜物，如磷(P)或砷(As)。摻雜區可以直接形成在半導體基板202上，形成P型井結構，N型井結構或雙井結構。
在一些實施例中，內連線結構204包括介電層、嵌入介電層的導電通孔以及介電層之間的導線，其中不同層的導線通過導電通孔相互電性連接。
重分佈層206形成在半導體晶圓200之上。在一些實施例中，在半導體晶圓200上製造重分佈層206的過程包括：在半導體晶圓200上形成介電層；對介電層進行圖案化以在介電層中形成多個開口以露出半導體晶圓200的導電接墊；在半導體晶圓200上沉積導電材料，使得介電層和由介電層中的開口露出的導電 接墊被導電材料覆蓋，其中導電材料不僅覆蓋介電層和導電接墊，而且覆蓋了開口的側壁表面並完全填充開口；執行研磨製程(例如，CMP製程)以部分去除導電材料的多餘部分，直到露出介電層208的頂表面，以便在介電層208中形成導電觸點210的陣列(例如，金屬通孔和/或金屬接墊)。包括介電層208和導電觸點210陣列的重分佈層206可以在執行晶圓級接合製程以將半導體晶圓200與另一晶圓接合時作為接合層。
如圖4所示，提供了要相互結合的第一半導體晶圓200.1和第二半導體晶圓200.2。在一些實施例中，提供了兩種不同類型的晶圓200.1和200.2。換句話說，包括在第一半導體晶圓200.1中的積體電路組件100.1至100.n和包括在第二半導體晶圓200.2中的積體電路組件100.1至100.n可以具有不同的結構並執行不同的功能。例如，第二半導體晶片200.2是包括多個影像感測器晶片(例如CMOS影像感測器晶片)的感測器晶圓，而第一半導體晶圓200.1是包括與影像感測器晶片相對應的多個ASIC單元的專用積體電路(ASIC)晶圓。包括在感測器晶圓中的影像感測器晶片可以是背面照明式的CMOS影像感測器(BSI-CIS)，能夠感測來自CMOS影像感測器背面的光線，並且重分佈層206可以在CMOS影像感測器的主動表面(例如，與CMOS影像感測器的背面相對的表面)上形成。在一些替代性的實施例中，提供了兩個類似或相同的晶圓200.1和200.2。換句話說，包括在第一半導體晶圓200.1中的積體電路組件100.1至100.n和包括在第二半導體晶圓200.2 中的積體電路組件100.1至100.n可以具有相同或相似的結構，並執行相同或相似的功能。
在接合第一半導體晶圓200.1和第二半導體晶圓200.2之前，在第一半導體晶圓200.1和第二半導體晶圓200.2之上分別形成第一重分佈層206.1和第二重分佈層206.2。形成第一重分佈層204.1和第二重分佈層204.2的製程可以與形成圖3中所示的重分佈層206的製程相似。
在一些實施例中，用於在第一半導體晶圓200.1上製造第一重分佈層206.1的過程包括：在第一半導體晶圓200.1上形成第一介電層；對第一介電層進行圖案化以在第一介電層208.1上形成多個第一開口，以露出第一半導體晶圓200.1的第一導電接墊；在第一半導體晶圓200.1上沉積第一導電材料。1，使第一介電層208.1和由第一介電層208.1中的第一開口暴露的第一導電接墊被第一導電材料覆蓋，其中第一導電材料不僅覆蓋第一介電層208.1和第一導電接墊，而且還覆蓋第一開口的側壁表面並完全填充第一開口；執行第一研磨製程(例如，CMP製程)以部分去除第一導電材料的多餘部分，直到第一介電層208.1的頂表面露出，以便在第一介電層208.1中形成導電觸點210.1的多個陣列(例如，金屬通孔和/或金屬接墊)。在一些實施例中，用於在第二半導體晶圓200.1上製造第二重分佈層206.2的製程包括：在第二半導體晶圓200.2上形成第二介電層206.2；對第二介電層208.2進行圖案化以在第二介電層208.2中形成多個第二開口，以露出第二半導體晶圓 200.2的第二導電接墊；在第二半導體晶圓200.2上沉積第二導電材料，使第二介電層208.2和由第二開口露出的第二導電接墊被第二導電材料覆蓋，其中第二導電材料不僅覆蓋第二介電層208.2和第二導電接墊，而且還覆蓋第二開口的側壁表面並完全填充第二開口；執行第二研磨製程(例如，CMP製程)以部分去除第二導電材料的多餘部分，直到第二介電層208.2的頂表面露出，以便在第二介電層208.2中形成多個陣列的導電觸點210.2(例如，金屬通孔和/或金屬接墊)。
在一些實施例中，導電觸點210.1的陣列略微突出第一介電層208.1的頂表面，導電觸點210.2的陣列略微突出第二介電層208.2的頂表面，因為在CMP製程期間，第一介電層208.1和第二介電層208.2的以相對較高的研磨速率進行研磨，而導電材料則以相對較低的研磨速率進行研磨。
如圖4和圖5所示，在第一和第二半導體晶圓200.1和200.2上形成第一重分佈層206.1和第二重分佈層206.2之後，將在其上形成第二重分佈層206.2的第二半導體晶圓200.2翻轉到第一重分佈層206.1，從而使第一重分佈層206.1的多個導電觸點210.1陣列與第二重分佈層206.2的多個導電觸點210.2陣列實質上對齊。然後，第一半導體晶圓200.1通過第一重分佈層206.1和第二重分佈層206.2與第二半導體晶圓200.2結合，形成半導體元件210。在一些實施例中，在執行接合過程後，接合結構220(例如，半導體元件)中的第一重分佈層206.1和第二重分佈層206.2 之間的接合介面實質上沒有錯位。這種接合可包括混合接合、直接接合、表面活化接合、電漿活化接合、陽極接合、共晶接合、熱壓縮接合、反應性接合、瞬態液相擴散接合和/或任何其他已知的接合技術，這些技術對於本領域的技術人員來說是顯而易見的，而不會偏離本揭露的精神和範圍。
參考圖6，圖中說明了用於接合半導體晶圓200.1和200.2的晶圓接合系統600。晶圓接合系統600包括第一平台602.1和第二平台602.2。第一吸盤604.1安裝或連接到第一平台602.1上，而第二吸盤604.2安裝或連接到第二平台602.2上。第一平台602.1和第一吸盤604.1在本文中統稱為第一支撐件616.1。第二平台602.2和第二吸盤604.2在本文中也統稱為第二支撐件616.2。第一半導體晶圓200.1被放置在或耦合到第一支撐件616.1上，而第二半導體晶圓200.2被放置在或耦合到第二支撐件616.2上。第一半導體晶圓200.1和第二半導體晶圓200.2可以分別例如通過真空被固定在或保留在第一支撐件616.1和第二支撐件616.2上。也可以使用其他方法或裝置將第一半導體晶圓200.1和第二半導體晶圓200.2固定在第一支撐件616.1和第二支撐件616.2上。第二支撐件616.2被倒置並配置在第一支撐件616.1上。引腳624通過孔徑614延伸到第二吸盤604.2中。
第一半導體晶圓200.1包括形成在其上的接合對準標記622.1，並且第二半導體晶圓200.2包括形成在其上的接合對準標記622.2。對準偵測器模組608和對準回饋模組606通過佈線在晶 圓接合系統600中電連接在一起，調整第二半導體晶圓200.2相對於第一半導體晶圓200.1的位置以執行對準。然後，將第二支撐件616.2朝第一支撐件616.1降低，直到第二半導體晶圓200.2與第一半導體晶圓200.1接觸，如圖4中所示。然後使用引腳624對第二半導體晶圓200.2的實質上的中心區域施加壓力，其中引腳624通過吸盤604.2中的孔徑614而降低。在引腳624上施加一個應力630，以對第二半導體晶圓200.2產生壓力，導致第二半導體晶圓200.2向第一半導體晶圓200.1彎曲或弓曲，如第二半導體晶圓200.2的弓形區域626所示。在圖4中，弓形區域626中的彎曲量在視覺上被誇大顯示，在一些實施例中，弓形量可能在視覺上並不明顯。引腳624上的應力630導致對第二半導體晶圓200.2施加壓力。第二半導體晶圓200.1接著對第一半導體晶圓200.1施加該壓力。
在對準系統還包括熱控制模組的一些實施例中，在使用引腳624向第二半導體晶圓200.2施加壓力的同時施加熱量628。施加熱量628包括將第一半導體晶圓200.1或第二半導體晶圓200.2的溫度控制為約20℃至約25℃，同時在一些實施例中將第二晶圓200.2壓向第一晶圓200.1。另外，也可以使用其他溫度和溫度控制的容忍度範圍內的溫度。在其他實施例中，熱控制模組不包括在對準系統中，並且在接合過程中不施加熱量628。在一些實施例中，在施加壓力以及熱量628的預定時間區段之後，熱量628被移除，並且引腳624被縮回以遠離第二半導體晶圓200.2。 第二半導體晶圓200.2停止對第一半導體晶圓200.1施加壓力後，會產生從半導體晶圓200.1和200.2的中心向外傳播的接合波。在一些實施例中，由第一半導體晶圓200.1和第二半導體晶圓200.2之間的接合波引起的接合包括同時執行的導電觸點(例如，圖4中的導電觸點210.1和210.2)之間的金屬對金屬接合以及介電層(例如，圖4中的介電層208.1和208.2)之間的介電層對介電層接合。例如，導電觸點之間的金屬對金屬接合包括通孔對通孔接合、接墊對接墊接合和/或通孔對接墊接合。在接合波抵達半導體晶圓200.1和200.2的邊緣後，產生了包括第一半導體晶圓200.1和第二半導體晶圓200.2的接合晶圓，如圖5中所示。
對位的精度對設備性能和可擴展性相當重要。對位偏移會導致堆疊材料層之間的疊加不準確。例如，在上述實例中，第一半導體晶圓200.1是ASIC晶圓，包括對應於影像感測器晶片的多個ASIC單元，而第二半導體晶圓200.2是感測器晶圓，包括多個CMOS影像感測器，疊加不準確可能導致感測器畫素和彩色濾光片之間的錯位。這種錯位可能導致電路性能差，甚至是電路缺陷。接合晶圓的重工可能很麻煩也很耗時。然而，在半導體晶圓200.1和200.2之間的接合波傳播過程中，如果傳播路徑(例如，沿X方向和Y方向)非對稱，則接合波在某一個方向上的傳播速度會比另一個方向快，導致晶圓變形。這種晶圓變形會直接導致錯位，造成準精度的不確定性。正如下文將進一步詳細描述的，在第一半導體晶片200.1上形成的第一重分佈層206.1和在第二半 導體晶片200.2上形成的第二重分佈層206.2被配置和安排為儘量減少導電觸點的不對稱分佈，以盡量增加接合波沿X方向和Y方向傳播路徑的對稱性，而有效提高對準的精度。
圖7說明了在一個積體電路組件上形成的示例性重分佈層(或稱為混合接合層)300。重分佈層300可用於將積體電路組件與其他電子、機械和/或機電設備進行電性耦合。在本揭露內容的後面部分，它也將被稱為重分佈層設計佈局300。在圖7所示的示例性實施例中，重分佈層300包括一個中心區300A和圍繞中心區100A的外圍區域300B。中心區300A與下方的半導體層(例如，與圖1相關討論的半導體基板和/或內連線結構)中形成的主動區重疊，其中形成了電子電路，例如CMOS影像感測器畫素陣列。在外圍區域100B內，重分佈層300的頂表面包括介電層302的表面和被介電層302包圍的多個導電觸點304的表面。導電觸點304可以有多種形式，如背側接墊306和接合通孔308。背側接墊306提供了比接合通孔308更大的表面積。介電層302和導電觸點304分別提供介電表面和金屬表面，用於與形成在另一個晶圓上的另一個重分佈層混合接合(例如，如圖4中所描述的)。導電觸點304可包括一種或多種導電材料，如鎢(W)、鋁(Al)、銅(Cu)、金(Au)、銀(Ag)或鉑(Pt)。然而，導電觸點304可以替代地或附加地包括其他材料，如矽化物，例如，矽化鎳(NiSi)，矽化鈉(Na2Si)，矽化鎂(Mg2Si)，矽化鉑(PtSi)。矽化鈦(TiSi2)、矽化鎢(WSi2)或二矽化鉬(MoSi2)，在不偏離本揭露的精神和範圍的 情況下，相關領域技術人員將可認知。
在圖7所示的示例性實施例中，背側接墊306沿著重分佈層300的四個邊緣301a-d佈置和排列。每個背側接墊306可以具有矩形形狀、圓角矩形形狀、圓形形狀或其他合適的形狀。在圖示的實施例中，每個背側接墊306具有圓角矩形形狀。沿著頂部邊緣301a或底部邊緣301b，背側接墊306形成沿著笛卡爾坐標系的X方向縱向延伸的線狀陣列，而線狀陣列中的每個背側接墊306可以在笛卡爾坐標系的Y方向上縱向延伸。分別沿著左邊緣301c或右邊緣301d，背側接墊306形成沿Y方向縱向延伸的線狀陣列，而線狀陣列中的每個背側接墊306可沿X方向橫向延伸。
接合通孔308可以被組合成多個通孔陣列。在圖7所示的示例性實施例中，接合通孔308形成三個通孔陣列310a、310b和310d。通孔陣列310a靠近頂部邊緣301a，沿X方向縱向延伸。通孔陣列310b靠近底邊301b，沿X方向橫向延伸。通孔陣列310d靠近右邊的邊緣301d，並沿Y方向縱向延伸。在圖示的實施例中，由背側接墊306形成的線狀陣列被配置為比通孔陣列更靠近相應的邊緣。也就是說，背側接墊306被配置在重分佈層300的外側區域。通孔陣列310a包括以i列和j行排列的接合通孔308。沿X方向的間距Px.a和沿Y方向的間距Py.a可以各自在約3um至約10um的範圍內。在各種實施例中，i(列數)的值可從約5到約100。通孔陣列310b可具有與通孔陣列310a相同的i列和k行的排列以及相同的間距。或者，通孔陣列310b可以有不同的排列方式，例 如i′列和k′行的陣列，其間距沿X方向Px.b，間距沿Y方向Py.b。在各種實施例中，i′(列數)的值可以在約5至約100之間。通孔陣列310d包括以m列和n行排列的接合通孔308。沿X方向的間距Px.d和沿Y方向的間距Py.d可分別為約3um至約10um。在不同的實施例中，n(行數)的值可以從約5到約100。金屬與金屬間的接合密度(表示為PD)被定義為接合通孔所占面積與通孔陣列中總面積的比值。在一些實施例中，每個接合通孔呈半徑為r的圓形。通孔陣列310a具有金屬間接合密度PD.a=πr2/(Px.a*Py.a)，通孔陣列310b具有金屬間接合密度PD.b=πr2/(Px.b*Py.b)，而通孔陣列310c具有金屬間接合密度PD.d=πr2/(Px.d*Py.d)。在不同的實施例中，PD可以從約10%到約50%。通孔陣列310a和通孔陣列310b可因相同的陣列排列而具有相同的PD值。通孔陣列310d可以具有不同的PD值。
圖7中所示的示例性實施例至少具有兩個折疊的非對稱佈局。首先，由背側接墊306形成的線狀陣列相對於沿X方向或Y方向的假想中心線是非對稱的。靠近底部邊緣301b的線狀陣列比靠近頂部邊緣301a的線狀陣列具有更少的背側接墊306。靠近左邊緣301c的線狀陣列比靠近右邊緣301d的線狀陣列具有更少數量的背側接墊306。第二，通孔陣列相對於沿Y方向的假想中心線是非對稱的。在右邊緣301d附近有通孔陣列310d，但在左邊緣301c附近沒有對應的通孔陣列。此外，通孔陣列310d和通孔陣列310a/310b之間的陣列排列也可以不同。
當接合波從晶圓中心(如圖6中描述的弓形區域626)向晶圓邊緣傳播通過半導體晶圓200.1和200.2時，會穿過週期性排列的重分佈層300。如果沒有導電觸點304而只有介電層302，則重分佈層300的表面是均勻的作為一個連續的介電表面，接合波沿X方向和Y方向的速度將大致相同。然而，導電觸點304的分佈在介電質表面和金屬表面之間引入了不連續性，而改變了接合波的速度(接合波速率)。由於示例性的重分佈層300具有非對稱的佈局，沿X方向和Y方向的金屬密度是不同的，沿X方向和Y方向接合波的速度變化也不相同。例如，在圖7所示的示例性實施例中，沿X方向的接合波穿過靠近邊緣301c中心的一個部分線狀陣列的背側接墊306，一個通孔陣列310d，以及靠近301d邊緣的一個線狀陣列的背側接墊306。作為對照，沿Y方向的接合波穿過一個偏向邊緣301b一側的背側接墊306的部分線狀陣列，兩個通孔陣列310b/310a，和一個靠近頂部邊緣301a的背側接墊306的線狀陣列。背側接墊306和接合通孔308的非對稱分佈導致接合波沿X方向和Y方向的速度存在差異，進而又導致了晶片的變形和錯位。正如下文將進一步詳細描述的，可以通過積體電路製造系統中的積體電路製造流程，對重分佈層的非對稱佈局進行篩選和識別，從而改變為更對稱的佈局。
圖8是積體電路製造系統800的一個實施例和與之相關的積體電路製造流程的簡化框圖，其可以從所提供的主題的各個方面獲得益處。積體電路製造系統800包括多個實體，例如電路 設計公司820、光罩廠840和積體電路製造商860(即晶圓廠)，它們在與製造積體電路元件862有關的設計、開發和製造週期和/或服務中彼此互動。多個實體通過通信網路連接，通信網路可以是單一的網路或多種不同的網路，如內聯網路和網際網路，並可以包括有線和/或無線通訊通道。每個實體可以與其他實體互動，並且可向其他實體提供服務和/或從其他實體接受服務。電路設計公司820、光罩廠840和積體電路製造商860中的一個或多個可能由一個較大的公司所有，甚至可能在一個共同的設備中共存並使用共同的資源。
電路設計公司(或設計團隊)820生成積體電路設計佈局802。積體電路設計佈局802包括為積體電路元件862設計的各種幾何圖案，特別是在本揭露中提供的主題中用於晶圓接合目的的重分佈層。圖7中顯示了一個示例性的重分佈佈局802。重分佈佈局802中的各種幾何圖案，例如圓形和矩形(有或沒有圓角)，可以對應於構成待製造的重分佈層的各種導電觸點的金屬圖案。電路設計公司820實施適當的設計程序以形成包括重分佈層的佈局的積體電路設計佈局802。該設計程序可包括邏輯設計、實體設計和/或佈局和繞(佈)線。積體電路設計佈局802可呈現在一個或多個具有幾何圖案訊息的資料檔案中，該檔具有幾何圖形的資訊。例如，積體電路設計佈局802可以用GDSII檔案格式、DFII檔案格式或其他合適的電腦可讀資料格式表示。
光罩廠840使用設計佈局802製造一個或多個光罩，以 用於製造積體電路元件862的各種層，特別是重分佈層的佈局。光罩廠840執行光罩準備資料832、光罩製造834和其他合適的任務。光罩準備資料832將重分佈層設計佈局轉換為可以由光罩編寫器實體寫入的形式。然後，光罩製造834製造多個光罩，這些光罩用於對基板(例如，晶圓)進行圖案化。在本實施例中，光罩準備資料832和光罩製造834被示為單獨的元件。但是，光罩準備資料832和光罩製造834可以統稱為光罩準備資料。
在目前的實施例中，光罩準備資料832包括重分佈層設計佈局篩選操作(例如，通過檢查設計規則，如混合接合層設計規則)，導電觸點調整操作，該操作***虛設導電觸點和/或重新定位一些導電觸點以改善圖案的對稱性以減少接合波的速度變化。這將在後面詳細描述。光罩準備資料832還可以包括光學鄰近校正(OPC)，它使用微影增強技術來補償圖像誤差，例如可能由繞射、干涉或其他製程效應所引起的圖像誤差。光罩準備資料832還可以包括一個光罩規則檢查器(MRC)，它使用一組光罩創建規則以檢查積體電路設計佈局，這些規則可能包含某些幾何和連接限制以確保足夠的餘量，以解決半導體製造過程的變異性等。光罩準備資料832還可以包括微影製程檢查(LPC)，其可模擬將由積體電路製造商860所執行的製程，以製造接合晶圓並進一步切成積體電路元件862。製程參數可包括與積體電路製造過程的各種製程相關聯的參數、與用於製造積體電路的工具相關聯的參數和/或製造過程的其他方面。
應當理解的是，為了清楚起見，對光罩準備資料832的上述描述已被簡化，並且準備資料可以包括額外的特徵，例如根據製造規則，特別是混合接合層設計規則，修改積體電路設計佈局的邏輯操作(LOP)。此外，在準備資料832期間應用於積體電路設計佈局802的製程可以按各種不同的順序執行。
在光罩準備資料832之後和光罩製造834期間，在修改後的重分佈層設計佈局的基礎上製造一個光罩或一組光罩。舉例來說，電子束(e-beam)或多個電子束的機制被用來在改善後的重分佈層設計佈局的光罩(光罩或掩模)的上形成一個圖案。該光罩可以通過各種技術形成，例如透射式光罩或反射式光罩。在一些實施例中，光罩是使用二元技術形成的，其中光罩圖案包括不透明區域和透明區域。用於露出塗覆在晶圓上的圖像敏感材料層(例如光阻)的輻射束，例如紫外(UV)束，被不透明區域阻擋並透射穿過透明區域。在一個示例中，二元光罩包括透明基板(例如，熔融石英)和塗覆在光罩的不透明區域中的不透明材料(例如，鉻)。在另一個例子中，光罩是使用相移技術形成的。在相移光罩(PSM)中，在光罩上形成的圖案中的各種特徵被配置為具有適當的相位差，以提高分辨率和成像質量。在各種示例中，相移光罩可以是衰減PSM或交替PSM。
積體電路製造商860，例如半導體代工廠，使用光罩廠840製造的光罩(或掩模)來製造積體電路元件862。積體電路製造商860是一種積體電路製造企業，可以包括無數的製造設備， 用於製造各種不同的積體電路產品。舉例來說，例如，可以有一個製造設備用於多個積體電路產品的前端製造(即前段(FEOL)製程)，而第二個製造設備可以為積體電路產品的內連線和封裝提供後端製造(即後段(BEOL)製程)，而第三個製造設備可以為代工業務提供其他服務。在本實施例中，至少有兩個半導體晶圓是利用光罩(或掩模)製造，以分別在其上形成具有改善對稱性的重分佈層。然後半導體晶圓通過晶圓接合系統(例如，圖6中描繪的系統600)結合在一起以產生接合結構(例如，圖5中描繪的接合結構220)。其他適當的操作可以包括在接合操作之前的平坦化製程(例如，CMP製程)以將待接合的晶圓的形貌平坦化，從而促進接合的作業。
圖9是根據本揭露的各個方面的圖8中所示的光罩廠840的更詳細的方塊圖。在圖示的實施例中，光罩廠840包括光罩設計系統880，該光罩設計系統880被定制為執行與圖8的光罩準備資料832相關的功能。光罩設計系統880是訊息處理系統，例如電腦、伺服器、工作站或其他合適的設備。光罩設計系統880包括處理器882，該處理器882與系統記憶體884、巨量儲存裝置886和通訊模組888互相通訊連接。系統記憶體884為處理器882提供了非暫時性的電腦可讀的儲存，以方便處理器執行電腦指令。系統記憶體的示例可以包括隨機存取記憶體(RAM)裝置，例如動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、固態記憶體裝置和/或本領域已知的各種其他記憶體 裝置。電腦程式、指令和資料被儲存在巨量儲存裝置886上。巨量儲存裝置的示例可以包括硬碟驅動器、光碟驅動器、磁光驅動器、固態儲存裝置和/或本領域已知的各種其他巨量儲存裝置。通訊模組888可用於將訊息(例如積體電路設計佈局文件)與積體電路製造系統800中的其他組件(例如電路設計公司820)進行通訊。通訊模組的示例可以包括以太網卡、802.11WiFi裝置、蜂巢式資料無線電和/或其他合適的設備。
在操作中，光罩設計系統880被配置為在重分佈層的佈局設計被光罩製造834轉移到光罩890之前對其進行操作。在一些實施例中，光罩準備資料832被實現為在光罩設計系統880上執行的軟體指令。為了進一步擴展實施例，光罩設計系統880從電路設計公司820接收包含重分佈層的佈局設計的第一GDSII檔892，並修改重分佈層的佈局設計、舉例來說，通過***虛設的導電觸點和/或重新定位導電觸點來改善佈局的對稱性。光罩準備資料832完成後，光罩設計系統880將包含修改過的重分佈層的佈局設計的第二GDSII檔894傳輸至光罩製造834。在替代實施例中，積體電路設計佈局可以在積體電路製造系統800中的組件之間以替代的文件格式(例如DFII、CIF、OASIS或任何其他合適的文件類型)來傳輸。此外，光罩設計系統880和光罩廠840可以包括替代實施例中的額外的和/或不同的組件。
圖10是根據本揭露的各個方面製造接合晶圓的方法1000的高階流程圖。簡而言之，方法1000包括操作1002、1004、 1008、1010、1012、1014和1016。操作1002接收可能具有被空間分隔開的非對稱圖案的重分佈層的佈局設計。操作1004根據特定的接合層設計規則對重分佈層的佈局設計進行篩選，以確定佈局是否需要重工以改善對稱性。操作1008通過在空間中***虛設圖案、減少行或列中的圖案和/或重新定位圖案來修改重分佈層的佈局設計，以增加對稱性。操作1010輸出了用於光罩製造的重分佈層的佈局設計。操作1012使用操作1010所生成的光罩製造了一對具有重分佈層的晶圓。操作1014使該對晶圓的形貌平坦化。操作1016，舉例來說，通過使用晶圓接合系統將這對晶圓結合。方法1000可以在積體電路製造系統800的各種組件中實施。舉例來說，操作1002-1008可以在光罩廠840的光罩準備資料832中實施；操作1010可以在光罩廠840的光罩製造834中實施；而操作1012-1016可以在積體電路製造商860中實施。方法1000僅是用於說明所提供主題的各個方面的示例。可以在方法1000之前、期間和之後提供額外的操作，並且可以替換、消除或移動所述的某些操作，以獲得方法的額外實施例。圖10中的方法1000是高階的概述，與其中每個操作相關聯的細節將結合圖7和本揭露中的後續圖11-13進行描述。
在操作1002，方法1000接收重分佈層的佈局設計，如圖7所示。參考圖7，佈局300包括用於創建重分佈層中的特徵的各種幾何圖案。如上所述，佈局300代表非對稱的圖案。
在操作1004處，方法1000使用設計規則檢查器(DRC) 篩選佈局300，特別是使用專為檢查混合接合層中的非對稱性而設計的混合接合層DRC規則。如果佈局300違反DRC規則，DRC將標記一個警告或錯誤，以便在進入下一個製造階段(例如，光罩製造834)之前可以修改或糾正設計佈局。如上所述，由於導電觸點分佈引起的介電表面的不連續性是導致接合波速度變化的主要原因。確定不連續性的一種方法是計算接合波在X方向和Y方向分別需要經過多少列或行的接合通孔，因為由通孔陣列排列所導致的速度影響是最主要的。也就是說，如果一個接合波在X方向所要經過的接合通孔的行數接近一個接合波在Y方向所要經過的接合通孔的列數，則在X方向和Y方向的速度變化將是近似的，因此仍然提供平衡的接合波路徑。在示例性的佈局300中，沿X方向傳播的接合波穿過通孔陣列310d中的n行接合通孔；沿Y方向傳播的相同接合波在通孔陣列310a和310b中穿過(i+i′)列接合通孔。如果沿X方向的接合通孔總行數與沿Y方向過孔的總列數(即n/(i+i′))之間的比值超出了一個範圍，則DRC將標記一個警告。例如，如果該比值小於約0.5或大於約1.5，則DRC將標記警告。如果該比值小於約0.5，則接合波必須沿Y方向穿過更多的接合通孔列，從而導致沿Y方向的速度偏差較大；如果該比值大於約1.5，則接合波必須沿X方向穿過更多的接合通孔行，從而導致沿X方向的速度出現較大偏差。相反地，如果比值在大約0.5到大約1.5的範圍內，雖然它不是完全對稱的(除非比值等於1)，但DRC仍然可以將其視為接合波路徑之間可接受的不平衡 程度，並通過佈局檢查。如果DRC允許通過佈局檢查，則方法1000繼續進行到操作1010以創建光罩。否則，方法1000繼續進行到操作1008以修改重分佈層的佈局設計以增加對稱性。
操作1008處的方法1000可採用至少三個不同的操作來改善佈局對稱性，分別如圖11、12和13所示。圖11-13僅是示例，相關領域的技術人員可認知到本揭露的精神和範圍，也可以通過採用三個示例性操作的組合，例如，使用其他技術來改善佈局對稱性。
圖11說明了一種創建對稱修改佈局的方法。在操作1008處，方法1000修改重分佈層的設計佈局300，以創建修改的設計佈局300′，該佈局通過***虛設的通孔陣列和虛設的背側接墊，以及重新定位一些背側接墊來改善佈局的對稱性。操作1008包括以下一種或多種操作。首先，將一個虛設的通孔陣列310c添加到靠近左邊緣301c的閒置空間。通過添加通孔陣列310c，為沿X方向傳播的接合波添加更多的接合通孔行。通孔陣列310c和310d可以具有相同的陣列排列。在一個實施例中，通孔陣列310c和310d是沿Y軸通過佈局300′的中心點相互鏡像的圖像。其次，通孔陣列310a和310b也可以重新排列，成為彼此的鏡像圖像。在一個例子中，通孔陣列310a和310b中的接合通孔的列數可能是不同的(i≠i′)，操作時重新排列通孔陣列310a和310b，使其具有相等的列數，例如通過將一個或多個接合通孔的列數從一個通孔陣列移動到另一個通孔陣列，將一個或多個接合通孔的虛設列數添加 到具有較少列數的通孔陣列，或從具有較多列數的通孔陣列刪除一個或多個接合通孔的列數。此外，通孔陣列310a/310b和通孔陣列310c/310d可以重新排列，以分別具有相等數量的行和列。第三，背側接墊306可以被重新安排為在X方向和Y方向上對稱，例如通過將虛設的背側接墊添加到左邊緣306和底部邊緣301b，將一些背側接墊306從右邊緣301d重新定位到同一邊緣的其他位置相同的邊緣或其他邊緣上和/或移除頂部邊緣301a上的一些背側接墊306。在圖示的實施例中，原先位於右邊緣301d上的四個背側接墊306被重新安置到底部邊緣301b的右側。同樣在圖示的實施例中，原先位於頂部邊緣301a中心的幾個背側接墊306可以被移除。值得注意的是，修改後的佈局300′不一定是完全對稱的，但要通過DRC檢查。例如，在一個實施例中，在不調整背側接墊306的情況下，通過添加具有n′行額外的虛設通孔陣列310c，修改後的佈局300中X方向上的結合通孔的總行數和Y方向上的通孔的總列數之間的比值(即，(n+n′)/(i+i′))可以落在預定範圍內(例如，如上述的從約0.5到約1.5的範圍)，DRC檢查將會通過。在各種實施方案中，n、n′、i、i′可以具有以下關係之一：n=n′=i=i′，n=n′≠i=i′，以及n≠n′≠i≠i′。
圖12說明了調整垂直通孔陣列中的行數以創建修改後的佈局，該佈局雖然仍然不對稱，但符合DRC中規定的比值要求。在操作1008處，方法1000修改重分佈層設計佈局300以創建修改的設計佈局300〞，該佈局通過修改垂直通孔陣列中的接合通孔 行來改善接合波路徑的平衡狀態。如果原始佈局300中X方向的接合通孔的總行數與Y方向的通孔的總列數之間的比值(即n/(i+i′))超出了預定範圍(例如>1.5)，則意味著通孔陣列310d中的行數比通孔陣列310a和310b的總列數超出很多。在不進一步改變佈局設計的情況下，方法1000在操作1008可以減少通孔陣列310d中的行數。通過減少通孔陣列310d中的行數，通孔陣列310d中的結合通孔的行數可以從n減少到n〞。通孔陣列310d中的接合通孔的總數可以減少(例如，通過去除電性浮接的接合通孔)或通過增加列數保持接合通孔的總數不變(即，n*m保持固定)。確定所需行數的一種方法是使用查找表。通常情況下，金屬與金屬間的接合密度PD越小，需要的行數就越多。例如，DRC規則可以規定，對於通孔陣列310d的金屬間接合密度PD.d，如果PD.d小於22%，需要12~22列；如果PD.d小於18.5%，需要不超過36行；如果PD.d從大約12%到大約14%，需要不超過64行。像這樣的查找表可以作為提供一個上限以決定所需的最大行數。
仍然參考圖12。由於接合波沿X方向的速度變異主要由金屬間的接合密度和接合波所穿過的行數的乘積決定，給定固定的接合通孔尺寸(例如，圓形的半徑)和沿X方向的間距(Px.d)，變異量與行數除以沿Y方向(Py.d)的間距的結果成正比。混合接合層DRC規則可以簡單地指定垂直通孔陣列中所需的最大行數應受沿Y方向的間距和常數(A*Py.d)的乘積所限制。在某些情況下，常數A由DRC指定，例如從5到15中所選取的值。在一個示例 性DRC規則中，通孔陣列310d中的最大列數受到10*Py.d(A=10)所限制。舉例來說，如果Px.d約為3um，而Py.d約為4.2um，則最大行數為42(10*4.2)。由Py.d計算的最大行數還可以由查找表來控制，使得最大數字中較小的一個作為行數的上限。
圖13說明了通過調整水平通孔陣列中的列數以創建修改後的佈局，該佈局雖然仍然不對稱，但符合DRC中規定的比值要求。在操作1008處，方法1000修改重分佈層設計佈局300以創建修改的設計佈局300〞，該佈局通過修改水平通孔陣列中的接合通孔的列數來改善接合波的路徑平衡。如果原始佈局300中沿X方向的接合通孔的總行數與沿Y方向的通孔的總列數之間的比值(即n/(i+i′))低於一預定範圍(例如，<0.5)，則意味著通孔陣列310a和310b中的列數比通孔陣列310d中的行數多很多。在不進一步改變佈局的情況下，方法1000在操作1008處可以減少通孔陣列310a和310b中的一個或兩個的列。通過減少通孔陣列310a和310b中的總列數，通孔陣列310a中的結合通孔的列數可以從i減少到i′′′。通孔陣列310a和310b中的接合通孔的總數可以減少(例如，通過去除電性浮空接合通孔)，或通過增加行數以使接合通孔的總數仍保持不變(即，i*j保持常數)。確定所需列數的一種方法是使用查找表。通常情況下，金屬與金屬間的接合密度PD越小，需要的列數就越多。例如，DRC規則可以規定，對於通孔陣列310a和310b的金屬間接合密度PD，如果PD(PD.a或PD.b)小於22%，則需要12~22列；如果PD小於18.5%，則需要不超過36列；如 果PD從大約12%到大約14%，則需要不超過64列。像這樣的查找表可以作為提供一個上限以決定所需的最大列數。
仍然參考圖13。由於接合波沿Y方向的速度變異主要由金屬間接合密度和接合波所經過的列數的乘積決定，給定固定的接合通孔尺寸(例如，圓形的半徑)和沿Y方向的間距(Py.a)，變異量與列數除以沿X方向(Px.a)的間距的結果成正比。混合接合層DRC規則可以簡單地指定水平通孔陣列中所需的最大列數應受沿X方向的間距和常數(B*Px.a)的乘積所限制。在某些情況下，常數B由DRC指定，例如從5到15中所選取的值。在一個示例性DRC規則中，通孔陣列310a和310b中總列數的最大數量受到10*Px.a(B=10)所限制。舉例來說，如果Px.a約為3um，Py.a約為4.2um，則最大列數為30(10*3)。從Px.a計算出的最大列數還可以由查找表來控制，使得最大數字中較小的一個作為列數的上限。
在操作1008結束時，修改後的重分佈層設計佈局中的對稱性得到改善，並重新檢查DRC。可能需要，例如以迭代方式，重新工作，直到DRC檢查通過，方法1000才會進行到操作1010並基於修改後的佈局設計創建光罩。修改後的佈局還可以包括某些輔助特徵，例如特徵的成像效果、增強處理和/或光罩識別訊息。此外，操作1010可以在要接合的一對晶圓中的另一個晶圓上旋轉用於重分佈層的額外佈局。在一實施例中，操作1010以電腦可讀格式輸出修改後的佈局，用於後續製造階段。舉例來說，佈局可以用GDSII、DFII、CIF、OASIS或任何其他合適的文件格式輸出。
在操作1012，方法1000製造第一半導體晶圓和第二半導體晶圓。一個示例性的操作1012使用一系列微影和化學處理操作來形成多個積體電路組件，例如積體電路組件100.1到100.n提供了相關的示例，在半導體基板上(例如提供示例的半導體基板202)形成半導體晶圓。微影和化學處理操作的順序可以包括沉積、去除、圖案化和修改。沉積是用於生長、塗覆或以其他方式將材料轉移到半導體基板上的操作，並且可以包括物理氣相沉積(PVD)、化學氣相沉積(CVD)、電化學沉積(ECD)和/或分子束磊晶(MBE)以提供一些示例。去除是從半導體基板去除材料的一種操作，並且可以包括濕式蝕刻、乾式蝕刻和/或化學機械平坦化(CMP)。圖案化，通常稱為微影，是用於塑造或改變半導體基板的材料的一種操作，以形成電子設備的類比和/或數位電路的各種幾何形狀。電氣特性的修改是改變半導體基板材料的物理、電氣和/或化學特性的一種操作，通常是通過離子佈植。
在操作1014處，方法1000在進行接合操作之前執行平坦化製程以平坦化半導體晶圓的表面，例如通過化學機械平坦化(CMP)製程。在CMP製程之後，由於在CMP製程期間介電層以相對較高的研磨速率研磨，而導電材料以相對較低的研磨速率研磨，因此導電觸點陣列從重分佈層的介電層的頂表面略微突出。進一步可觀察到，從介電層的頂表面突出的導電觸點的數量在X方向和Y方向上並不相同。這是因為在非對稱的重分佈層佈局設計中，列和行的密度與金屬比率有關，導致了CMP的負載效應和 形貌的問題。隨著圖案密度的增加，接墊和晶圓之間的有效接觸面積增加，然後有效的局部壓力變低，導致移除率降低。一般而言，介電質厚度與圖案密度呈正相關。在CMP製程期間，可以觀察到在CMP製程週期的早期階段，經過一定時間的後的CMP處理後，晶圓形貌會更平坦，而隨著製程時間的增加，超過一定的時間之後，晶圓的形貌會變得更不平整。這是因為，對於具有較高圖案密度的給定特徵，顯示出了較低的研磨速率。由於平滑的界面提供了較少的沿接合波路徑的不連續性，因此可以通過優化的CMP處理時間進一步減少接合波的速度變異。本揭露已經觀察到，當CMP接墊的生命小於特定數值時，例如在特定的示例中為3小時，將形成平坦的形貌。因此，可以將該預定時間(例如，<3小時)引入以管控CMP製程的持續時間。
在操作1016，方法1000將第一半導體晶圓和第二半導體晶圓進行接合。儘管在本揭露中只說明了混合接合，但操作1016可以包括直接接合、表面活化接合、電漿活化接合、陽極接合、共晶接合、熱壓接合、反應性接合、瞬態液相擴散接合和/或任何其他已知的接合技術，這些技術對相關領域的技術人員來說，在不脫離本揭露的精神和範圍的情況下，將第一半導體晶圓和第二半導體晶圓接合是顯而易見的。
儘管無意於限制，但本揭露為接合半導體元件的製造提供了許多好處。舉例來說，通過改善重分佈層對於對稱性的佈局設計，本揭露的實施例提供了平衡的接合波傳播路徑。這會在接 合製程期間增加對準的精度。如此也降低了重工率並降低了每個積體電路元件的材料成本。
在一個示例性的實施例中，本揭露涉及一種接合的半導體元件的形成方法。所述方法包括接收接合層的佈局，所述佈局包括圖案的非對稱分佈，通過設計規則檢查器確定佈局的非對稱程度是否在一預定範圍內，如果非對稱程度超出預定範圍，則修改佈局以降低佈局的非對稱程度，並以電腦可讀格式輸出佈局。在一些實施例中，所述方法還包括使用佈局來製造光罩。在某些實施例中，所述方法還包括使用光罩在第一晶圓上形成接合層，並且在第一晶圓和第二晶圓之間利用接合層進行接合。在一些實施例中，圖案包括一個或多個垂直方向的一個或多個第一通孔陣列和水平方向的一個或多個第二通孔陣列，並且非對稱程度由一個或多個第一通孔陣列的總行數和一個或多個第一通孔陣列的總列數之間的比值表示。在一些實施例中，預定的範圍是從約0.5到約1.5。在一些實施例中，佈局的修改包括添加虛設的通孔陣列。在一些實施例中，佈局的修改包括減少一個或多個第一通孔陣列的總行數或減少一個或多個第二通孔陣列的總列數。在某些實施例中，圖案包括沿佈局邊緣形成於線狀陣列中的背側接墊。在一些實施例中，佈局的修改包括將至少一個虛設背側接墊添加到其中一個線狀陣列中。在一些實施例中，佈局的修改包括從其中一個線狀陣列中移除至少一個背側接墊。
在另一個示例性實施例中，本揭露涉及一種接合的半導 體元件的形成方法。所述方法包括接收積體電路的重分佈層的佈局，所述佈局具有垂直方向的一個或多個第一通孔陣列和水平方向的一個或多個第二通孔陣列，計算一個或多個第一通孔陣列的總行數和一個或多個第二通孔陣列的總列數之間的比值，如果比值超過預定範圍，則減少列數或行數，從而更新佈局，如果比值在預定範圍內，則在該佈局的基礎上形成重分佈層光罩。在一些實施例中，所述方法進一步包括在重分佈層光罩的基礎上形成重分佈層，並將積體電路與另一個積體電路進行堆疊，其中重分佈層被堆疊在積體電路之間。在一些實施例中，方法還包括重複計算和減少列數或行數的步驟，直到比值在預定範圍內。在一些實施例中，減少列數或行數包括，如果比值大於預定範圍的上限則減少行數，如果比值小於預定範圍的下限則減少列數。在一些實施例中，上限約為1.5，下限約為0.5。在一些實施例中，減少行數或減少列數包括減少行數，使得減少的行數不大於一個預定的常數和一個或多個第一通孔陣列的間距的乘積，並且減少列數，使得減少的列數不大於一預定的常數和一個或多個第二通孔陣列的間距的乘積。在一些實施例中，預定的常數在約5到約15的範圍之間。
在另一個示例性實施例中，本揭露涉及一種半導體元件。所述半導體元件包括半導體基板，半導體基板上方的內連線結構，以及內連線結構上方的重分佈層。重分佈層包括以陣列型式分組的接合通孔，且接合通孔沿著水平或垂直方向上延伸。縱 向延伸的陣列的總行數與橫向延伸的陣列的總列數之比值在約0.5至約1.5的範圍之間。在一些實施例中，陣列包括兩個水平延伸的陣列和一個垂直延伸的陣列。在一些實施例中，陣列縱向延伸的總行數小於十倍的陣列間距。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文進行各種改變、代替及變更。
1000:方法
1002、1004、1008、1010、1012、1014、1016:操作

Claims (8)

  1. 一種接合層的形成方法，包括：接收所述接合層的佈局，其中所述佈局包括非對稱分佈的圖案；通過設計規則檢查器確定所述佈局的非對稱程度是否在一預定範圍內；如果所述非對稱程度超出所述預定範圍，則修改所述佈局以降低所述佈局的所述非對稱程度；以及以電腦可讀格式輸出所述佈局。
  2. 根據請求項1所述的方法，其中所述圖案包括一個或多個垂直方向的第一通孔陣列和一個或多個水平方向的第二通孔陣列，並且其中所述非對稱程度由一個或多個所述第一通孔陣列的總行數與一個或多個所述第二通孔陣列的總列數之間的比值來表示。
  3. 根據請求項2所述的方法，其中，對所述佈局的修改包括減少一個或多個所述第一通孔陣列的總行數或減少一個或多個所述第二通孔陣列的總列數。
  4. 如請求項1所述的方法，其中所述圖案包括沿著所述佈局的邊緣以線狀陣列所形成的背側接墊。
  5. 根據請求項4所述的方法，其中對所述佈局的修改包括將至少一個虛設的背側接墊添加到其中一個所述線狀陣列。
  6. 一種積體電路的重分佈層的形成方法，包括： 接收所述積體電路的所述重分佈層的佈局，所述佈局具有一個或多個垂直方向的第一通孔陣列和一個或多個水平方向的第二通孔陣列；計算一個或多個所述第一通孔陣列的總行數與一個或多個所述第二通孔陣列的總列數之間的比值；如果該比值超出一預定範圍，則減少所述行數或所述列數，從而更新所述佈局；以及如果該比值在所述預定範圍內，則根據所述佈局形成一重分佈層光罩。
  7. 如請求項6所述的方法，還包括：重複計算所述比值的步驟，並且減少所述行數或所述列數直到所述比值在所述預定範圍內。
  8. 如請求項6所述的方法，其中減少所述行數或所述列數包括：減少所述行數，使得減少的所述行數不大於一預定的常數與一個或多個所述第一通孔陣列的間距的乘積；以及減少所述列數，使得減少的所述列數不大於預定的所述常數與一個或多個所述第二通孔陣列的所述間距的所述乘積。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI831473B (zh) * 2022-11-15 2024-02-01 瑞昱半導體股份有限公司 半導體裝置及其布局方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201712836A (zh) * 2015-09-30 2017-04-01 台灣積體電路製造股份有限公司 三維積體電路結構
US20180026067A1 (en) * 2016-07-22 2018-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Complementary metal-oxide-semiconductor (cmos) image sensor (cis) package with an image buffer
US20190109086A1 (en) * 2017-07-07 2019-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method for Fabricating the Same
US20200135654A1 (en) * 2018-10-31 2020-04-30 Samsung Electronics Co., Ltd. Semiconductor package and antenna module comprising the same
CN111696979A (zh) * 2019-03-14 2020-09-22 联发科技股份有限公司 半导体封装结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6476506B1 (en) 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
US7816778B2 (en) 2007-02-20 2010-10-19 Micron Technology, Inc. Packaged IC device comprising an embedded flex circuit on leadframe, and methods of making same
JP2015177171A (ja) 2014-03-18 2015-10-05 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201712836A (zh) * 2015-09-30 2017-04-01 台灣積體電路製造股份有限公司 三維積體電路結構
US20180026067A1 (en) * 2016-07-22 2018-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Complementary metal-oxide-semiconductor (cmos) image sensor (cis) package with an image buffer
US20190109086A1 (en) * 2017-07-07 2019-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method for Fabricating the Same
US20200135654A1 (en) * 2018-10-31 2020-04-30 Samsung Electronics Co., Ltd. Semiconductor package and antenna module comprising the same
CN111696979A (zh) * 2019-03-14 2020-09-22 联发科技股份有限公司 半导体封装结构

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