TWI813113B - 閘極驅動電路及其顯示裝置 - Google Patents

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Abstract

本揭露為一種閘極驅動電路及其顯示裝置，以減少閘極驅動電路的多條輸出線之間的電壓差異。為此，第一閘極驅動器設置於顯示面板的一側，而第二閘極驅動器設置於顯示面板的另一側。第一閘極驅動器的奇數輸出線連接第二閘極驅動器的偶數輸出線，而第一閘極驅動器的偶數輸出線連接第二閘極驅動器的奇數輸出線。因此，縮小閘極驅動電路的多條輸出線之間的電壓差異。

Description

閘極驅動電路及其顯示裝置
本揭露關於一種減少閘極驅動電路的多條輸出線之間的電壓差異的閘極驅動電路及其顯示裝置。
顯示裝置可包括像素，像素具有發光元件以及驅動發光元件的像素電路。
舉例而言，像素電路包括驅動電晶體以及至少一個切換電晶體，驅動電晶體控制流經發光元件的驅動電流，至少一個切換電晶體根據掃描訊號控制(或編程)驅動電晶體的閘極-源極電壓。
像素電路的切換電晶體可根據從設置於顯示面板的基板上之閘極驅動電路(例如閘極驅動面板(gate-in-panel, GIP))所輸出的掃描訊號來切換。
顯示裝置包括顯示影像的顯示區以及非顯示影像的非顯示區。當非顯示區的尺寸減少，顯示裝置的框架或邊緣的尺寸減少，而顯示區的尺寸增加。
因為閘極驅動電路設置於顯示裝置中的非顯示區中，顯示區的尺寸隨著閘極驅動電路的尺寸減少而減少。
閘極驅動電路包括多個級電路。每一個級電路包括多個電晶體來產生掃描訊號。
在例如液晶顯示器或有機發光二極體顯示器的顯示裝置中，在使用輸出級Q節點合併結構之閘極驅動面板電路中，例如高訊號到低訊號的轉變時間變動出現在Q節點中多條輸出線之間。
因為閘極驅動面板電路的多條輸出線之間的時間差異影響電路結構和面板負載，需要一個不論負載如何而能減少輸出變動的方案。
進一步而言，當減少閘極驅動面板電路的多條輸出線之間的時間差異時，可縮小電晶體的尺寸且從而實踐顯示裝置的小面積設計。
因此，為了應付上述需求，本揭露的發明人已發明一種閘極驅動電路，其包括第一閘極驅動器和第二閘極驅動器。第一閘極驅動器和第二閘極驅動器分別設置於顯示面板的相對兩側上，且設置於顯示面板的相對兩側之一側上的第一閘極驅動器和第二閘極驅動器之其一的奇數輸出線連接設置於顯示面板的相對兩側之另一側上的第一閘極驅動器和第二閘極驅動器之另一個的偶數輸出線，又設置於顯示面板的相對兩側之一側上的第一閘極驅動器和第二閘極驅動器之其一的偶數輸出線連接設置於顯示面板的相對兩側之另一側上的第一閘極驅動器和第二閘極驅動器之另一個的奇數輸出線。
進一步而言，本揭露的發明人已發明一種顯示裝置，顯示裝置包括供應掃描信號至每條閘極線的閘極驅動電路、資料驅動電路以及時脈控制器。其中第一閘極驅動器的奇數輸出線和第二閘極驅動器的偶數輸出線互相連接，且第一閘極驅動器的偶數輸出線和第二閘極驅動器的奇數輸出線互相連接，又第一閘極驅動器設置於顯示面板的一側，而第二閘極驅動器設置於顯示面板的另一側；資料驅動電路供應資料電壓至每條資料線；時脈控制器控制閘極驅動電路和資料驅動電路之每一個的操作時間。
根據本揭露的目的不限制於上述目的。可根據下列描述理解根據本揭露之未被提及的其他目的和優點，且可根據本揭露的實施例更清楚地理解根據本揭露之未被提及的其他目的和優點。進一步而言，將容易理解的是可使用申請專利範圍和其組合所示的方法實現根據本揭露的目的和優點。
可提供根據本揭露的閘極驅動電路。閘極驅動電路可包括第一閘極驅動器和第二閘極驅動器，第一閘極驅動器設置於顯示面板的一側上，第二閘極驅動器設置於顯示面板的另一側上。其中，第一閘極驅動器的奇數輸出線連接第二閘極驅動器的偶數輸出線，且第一閘極驅動器的偶數輸出線連接第二閘極驅動器的奇數輸出線。
進一步而言，可提供根據本揭露的顯示裝置。顯示裝置可包括顯示面板、閘極驅動電路、資料驅動電路以及時脈控制器。閘極驅動電路包括第一閘極驅動器和第二閘極驅動器，第一閘極驅動器設置於顯示面板的一側，第二閘極驅動器設置於顯示面板的另一側。其中第一閘極驅動器的奇數輸出線和第二閘極驅動器的偶數輸出線互相連接，且第一閘極驅動器的偶數輸出線和第二閘極驅動器的奇數輸出線互相連接。
根據本揭露的實施例，兩個閘極驅動器分別設置於顯示裝置中顯示面板的相對兩側上。兩個閘極驅動器的多條輸出現互相連接，使得一側上閘極驅動器之奇數輸出線和另一側上閘極驅動器之偶數輸出線互相連接，且一側上閘極驅動器之偶數輸出線和另一側上閘極驅動器之奇數輸出線互相連接。
因此，一側上閘極驅動器之奇數輸出線和另一側上閘極驅動器之偶數輸出線互相連接且一側上閘極驅動器之偶數輸出線和另一側上閘極驅動器之奇數輸出線互相連接時，可減少閘極驅動電路的多條輸出線之間的輸出電壓差異。
本揭露的效果不限於前述效果，且所屬技術領域中具有通常知識者將從下文描述中清楚理解未被提及的其他效果。
為了說明清楚和簡化，圖式中多個元件不需依比例繪製。不同圖式中相同參考標號表示相同或相似元件，並執行如此相似功能。進一步而言，可為了敘述簡化而省略習知步驟和元件的細節描述。再者，在本揭露的下文詳細描述中，提出許多具體細節以提供本揭露的透徹理解。然而，將理解的是本揭露可無這些具體細節而實施。 在其他例子中，習知方法、程序、部件和電路已不被詳細描述以不混淆本揭露的多個態樣。將於下文描述和說明各種實施例的例子。將理解的是本揭露在此的描述不意圖限制申請專利範圍於本揭露所描述的實施例。相反地，本揭露意指涵蓋本揭露的申請專利範圍所界定之精神和範圍內的替代例、變化例和相等例。
用於描述本揭露的實施例的圖式中所揭露的形狀、尺寸、比例、角度、數目及其類似物為例示性，而本揭露不限於此。相同參考標號於此相同元件。進一步而言，為了描述簡化而省略習知步驟和元件的細節描述。再者，在本揭露的下文詳細描述中，提出許多具體細節以提供本揭露的透徹理解。然而，將理解的是本揭露可無這些具體細節而實施。在其他例子中，習知方法、程序、部件和電路已不被詳細描述以不混淆本揭露的多個態樣。
在此所使用的詞語僅為了描述特定實施例的目的而不意圖限制本揭露。如在此所使用的單數形式(「一(a)」和「單個(an)」)也意圖包括複數形式，除非內文清楚指明其有另外意思。將進一步理解的是當使用「包含(comprises)」、「含有(comprising)」、「包括(includes)」以及「含括(including)」這些詞語在本說明書中，指明所述特徵、整數、操作、元件及/或部件的存在，但不排除其他特徵、整數、操作、元件、部件及/或其部分之一個或多個存在或添加。如本文在此所使用的詞語「及/或」包括所列關聯項目的一個或多個之任何組合或所有組合。例如「至少一個(at least one of)」的表達詞在一系列元件之前可變動一系列的全部元件，而不可變動一系列元件中的個別元件。當指稱「C至D(C to D)」時，此意謂C包括D，除非其有另外指明。
將理解的是，雖然可在此使用「第一(first)」、「第二(second)」、「第三(third)」及其類似詞語描述各種元件、部件、區域、層及/或部分，這些元件、部件、區域、層及/或部分不應被這些詞語限制。這些詞語用於區分一個元件、一個部件、一個區域、一層或一個部分和另一個元件、另一個部件、另一個區域、另一層或另一個部分。因此，在下文描述的第一元件、第一部件、第一區域、第一層或第一部分能指稱第二元件、第二部件、第二區域、第二層或第二部分，而不悖離本揭露的精神和範圍。
將理解的是當一個元件或一層指稱「連接於(connected to)」或「耦接於(coupled to)」另一個元件或另一層時，一個元件或一層可直接位於另一個元件或另一層上、一個元件或一層可連接於或耦接於另一個元件或另一層，或可存在一個或多個中間元件或層。此外，也將理解的是當一個元件或層指稱為位於兩個元件或兩層「之間(between)」，可僅為單個元件或單層位於兩個元件或兩層之間，或也可存在一個或多個中間元件或層。
除非另有定義，本文在此所使用之包括技術詞語及科學詞語的所有詞語與屬於本發明概念之技術領域中具有通常知識者所共同理解的的詞語具有相同意思。將進一步理解的是例如通常使用在字典所界定的這些詞語可詮釋為具有與在相關技術領域的上下文中詞語的意思一致的意思，這些詞語除非在此另有界定，否則其將不被詮釋為過度理想或過度正式的意思。
本揭露的各種實施例的特徵可部分或全部互相結合，且其可彼此互相技術關聯或彼此互相操作。多個實施例可彼此獨立執行且可在關聯關係中一起執行。
在本揭露中，形成於顯示面板的基板上的子像素電路及閘極驅動電路之每一個可以n型金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor, MOSFET)結構的電晶體實施。然而，本揭露不限於此。形成於顯示面板的基板上的子像素電路及閘極驅動電路之每一個可以p型金屬氧化物半導體場效電晶體結構的電晶體實施。薄膜電晶體可包括閘極、源極和汲極。在電晶體中，載子可從源極流向汲極。在n型電晶體中，載子為電子而因此源極電壓可低於汲極電壓，使得電子可從源極流向汲極。在n型電晶體中，電子從源極流向汲極。電流方向為從汲極流向源極。在p型電晶體中，載子為電洞。因此，源極電壓可高於汲極電壓，使得電洞可從源極流向汲極。在p型電晶體中，電洞從源極流向汲極。因此，電流方向為從源極流向汲極。在金屬氧化物半導體場效電晶體結構的電晶體中，金屬氧化物半導體場效電晶體的源極和汲極並非固定，但可根據施加電壓而改變。因此，在本揭露中，源極及汲極之其中一個指稱為第一源極/第一汲極，而源極及汲極之另一個指稱為第二源極/第二汲極。
下文中，將參考附圖詳細描述根據本揭露的閘極驅動電路及具有其的顯示裝置的較佳實例。在不同圖式中，相同元件可具有相同參考標號。再者，附圖中所示每個部件的比例可為了方便描述而與實際比例相異。因此，每個部件的比例不限制於圖式中所示的比例。
下文中，將描述根據本揭露的實施例之閘極驅動電路及包括其的顯示裝置。
圖1為根據本揭露的一實施例示意性地繪示顯示裝置的整體配置圖。
參考圖1，根據本揭露的一實施例之顯示裝置 100可包括顯示面板 110、時脈控制器 120、資料驅動電路 130以及閘極驅動電路 140。
顯示面板110可包括有機發光二極體面板或液晶面板，有機發光二極體面板透過有機發光二極體元件發出光線以顯示影像，液晶面板透過液晶元件顯示影像。
在顯示面板110中，多條閘極線GL和多條資料線DL可以矩陣形式相交及可安置於由玻璃組成的基板上，且可在多條閘極線GL和多條資料線DL之間的每一個交會處界定每一個像素。每個像素可包括薄膜電晶體TFT及儲存電容Cst。所有像素可組成單一顯示區A/A。無界定像素的區域可為非顯示區N/A。
顯示面板110可包括多條閘極線GL1至GLn和多條資料線DL1至DLm的多個交會處所分別界定的多個像素P。根據一個例子之多個像素P的每一個可為紅色像素、綠色像素或藍色像素。在此情況中，彼此互相鄰近的紅色像素、綠色像素和藍色像素可組成一個單一像素單元。根據另一個例子，多個像素P的每一個可為紅色像素、綠色像素、藍色像素或白色像素。在此情況中，彼此互相鄰近的紅色像素、綠色像素和藍色像素和白色像素可組成一個單一像素單元來顯示一張單一彩色影像。
進一步而言，顯示面板 110可包括顯示區A/A、非顯示區N/A以及彎曲區。
顯示區A/A可包括多條閘極線GL1至GLn、多條資料線DL1至DLm、多條參考線RL以及多個像素P。
顯示面板 110的顯示模式可依序在多條水平線上顯示其之間具有預定時間差異的輸入影像和黑色影像。根據一個例子的顯示模式可包括用於顯示輸入影像的影像顯示期間(image display period, IDP)或發光顯示期間以及用於顯示黑色影像的黑色顯示期間(black display period, BDP )或脈衝非發光期間。
顯示面板110的即時感測模式或感測模式可在一幀內影像顯示期間IDP後感測安置在多條水平線之一條單一水平線中每個像素P的操作特性，並可更新以像素為基礎的補償值來補償以感測值為基礎的對應像素的操作特性中的變動。根據一個例子的感測模式可根據每幀的垂直空白期間(vertical blank period, VBP)的不規則順序感測安置在多條水平線中一條單一水平線中每個像素P的操作特性。根據顯示模式發光的多個像素P在感測模式中不發光。因此，當在感測模式中依序感測多條水平線，可能因像素不發光而在被感測的水平線中發生線模糊(line dim)。相反地，當在感測模式中以不規則順序或隨機順序感測多條水平線，可能因視覺擴張效果縮減或預防線模糊。
時脈控制器120可接收由外部系統傳輸的影像訊號RGB以及接收例如時脈訊號CLK、水平同步訊號Hsync、垂直同步訊號Vsync及資料致能訊號DE之多個時脈訊號，並可根據所接收的訊號產生控制訊號控制資料驅動電路 130和閘極驅動電路 140。
在此連接中，水平同步訊號Hsync指稱代表顯示螢幕的一條水平線所需花費時間的訊號，而垂直同步訊號Vsync指稱代表顯示螢幕的一幀所需花費時間的訊號。進一步而言，資料致能訊號DE指稱指示供應資料電壓至顯示面板110中界定的像素P的週期的訊號。
進一步而言，時脈控制器120可同步多個輸入時脈訊號來產生閘極控制訊號GCS控制閘極驅動電路 140及資料控制訊號DCS控制資料驅動電路 130。
此外，時脈控制器120可產生複數個時脈訊號CLK1至CLK4決定閘極驅動電路 140的每個級的操作時間，並可提供複數個時脈訊號CLK1至CLK4至閘極驅動驅動電路140。在此連接中，第一時脈訊號CLK1至第四時脈訊號CLK4的每一個具有持續兩個水平週期（2H）的高週期。暫時地，第一時脈訊號CLK1至第四時脈訊號CLK4之相鄰兩者可彼此重疊一個水平週期（1H）。
再者，時脈控制器120可校正及調變所接收的影像資料RGB為資料驅動電路 130可處理及輸出調變後資料的形式。在此連接中，校正後影像資料RGB可具有實施用於影像品質改善的彩色座標校正演算法的形式。
為了回應從時脈控制器120輸入的資料控制訊號DCS，資料驅動電路可根據參考電壓Vref選擇性轉換數位調變後輸入影像資料RGB為類比資料電壓VDATA並提供轉換後資料電壓。資料電壓VDATA可鎖存在單一水平線基礎上並可在一個水平週期中接著透過多條資料線DL1至DLm同時輸入資料電壓VDATA至顯示面板110。
閘極驅動電路 140可供應掃描訊號至多條閘極線GL1至GLn中每一條。
閘極驅動電路 140可包括第一閘極驅動器 140a和第二閘極驅動器 140b。
閘極驅動電路 140可包括兩個閘極驅動器，亦即，第一閘極驅動器 140a和第二閘極驅動器 140b分別設置於顯示面板的相對兩側上及在非顯示區N/A中。
在一個例子中，第一閘極驅動器 140a可設置於顯示面板110的一側(左側)上而第二閘極驅動器 140b可設置於顯示面板110的相反側(右側)上。
在此連接中，在閘極驅動電路 140中，第一閘極驅動器 140a的奇數輸出線可連接第二閘極驅動器 140b的偶數輸出線，而第一閘極驅動器 140a的偶數輸出線可連接第二閘極驅動器 140b的奇數輸出線。
第一閘極驅動器 140a和第二閘極驅動器 140b之每一個可包括至少一級，較佳為多級且其每一級包括一個移位暫存器。閘極驅動電路 140可在顯示面板110的基板的製造過程中依照閘極驅動面板方法並以薄膜形式嵌設於非顯示區中。
第一閘極驅動器 140a和第二閘極驅動器 140b可每兩個水平週期透過形成在顯示面板 110上多條閘極線GL1至GLn輪流輸出閘極高電壓VGH以回應從時脈控制器 120輸入的閘極控制訊號GCS。在此連接中，閘極高電壓VGH的輸出可維持兩個水平週期（2H）。暫時地，相鄰兩個閘極高電壓VGH可彼此重疊一個水平週期（1H）。此為意圖預充電多條閘極線GL1至GLn。因此，可在施加資料電壓時執行更多穩定像素充電。
至此，可施加具有兩個水平週期（2H）的第一時脈訊號CLK1和第三時脈訊號CLK3至第一閘極驅動器 140a，而可施加具有兩個水平週期（2H）的第二時脈訊號CLK2和第四時脈訊號CLK4至第二閘極驅動器 140b。在此連接中，第二時脈訊號CLK2和第四時脈訊號CLK4可分別與第一時脈訊號CLK1和第三時脈訊號CLK3 重疊一個水平週期(1H)。
在一個例子中，第一閘極驅動器 140a可輸出閘極高電壓VGH至第n條閘極線 GLn。然後，在一個水平週期(1H)後，第二閘極驅動器 140b可輸出閘極高電壓VGH至第（n+1）條閘極線 GLn+1。
接著，在一個水平週期(1H)後，第一閘極驅動器 140a可輸出閘極高電壓VGH至第（n+2）條閘極線 GLn+2。同時，第一閘極驅動器 140a可輸出閘極低電壓VGL至第n條閘極線 GLn以關閉薄膜電晶體TFT，使得充電在儲存電容 Cst中資料電壓維持一個幀。
在本揭露的實施例中，多個放電電路 TL1至 TLj、TR 1 至TRj可在閘極線 GLn的電壓從閘極高電壓VGH切換至閘極低電壓VGL的時間點啟動以縮減閘極線 GLn的放電延遲。
在此連接中，每個放電電路可連接多條閘極線GL1至GLn的每一條的末端。因此，分別連接奇數閘極線GL2n-1的多個R(右)放電電路TR1 至 TRj(j為自然數)可鄰近設置於第二閘極驅動器 140b。分別連接偶數閘極線GL2n的多個L(左)放電電路TL1 至 TLj(j為自然數)可鄰近設置於第一閘極驅動器 140a。
在此連接中，多個放電電路 TL1至 TLj、TR 1 至TRj之每一個可連接緊接閘極線GLn的閘極線GLn+2並可施加閘極低電壓VGL至對應的閘極線GLn。
這些放電電路 TL1至 TLj、TR 1 至TRj之每一個可嵌設於組成閘極驅動140的多級之相鄰兩級之間的薄膜電晶體。因此，可實踐第一閘極驅動器 140a和第二閘極驅動器 140b所占據的窄邊框（顯示面板110的非顯示區N/A的部分（2 X N2）尺寸）。
圖2為繪示圖1所示第一閘極驅動器和第二閘極驅動器之包括兩條輸出線的級之間的輸出線連接配置圖。
參考圖2，根據本揭露的實施例的第一閘極驅動器 140a可包括至少一級STa1、STa2、……STan。根據本揭露的實施例的第二閘極驅動器 140b可包括至少一級STb1、STb2、……STbn。
第一閘極驅動器 140a的每個級STa1、STa2、……STan可包括兩條輸出線：一條奇數輸出線及一條偶數輸出線。
在一個例子中，第一閘極驅動器 140a中第一級STa1可組成顯示面板 110的左Q 節點，並可包括第N條輸出線Vgout[N]及第（N+1）條輸出線Vgout[N+1]。在此連接中，第N條輸出線Vgout[N]可嵌設為奇數輸出線 Odd(N)，而第（N+1）條輸出線Vgout[N+1]可嵌設為偶數輸出線 Even(N+1)。
在一個例子中，第一閘極驅動器 140a中第二級STa2可組成顯示面板 110的左Q 節點，並可包括第（N+2）條輸出線Vgout[N+2]及第（N+3）條輸出線Vgout[N+3]。在此連接中，第（N+2）條輸出線Vgout[N+2]可嵌設為奇數輸出線 Odd(N+2)，而第（N+3）條輸出線Vgout[N+1]可嵌設為偶數輸出線 Even(N+3)。
第二閘極驅動器 140b中的每個級STb1、STb2、……STbn可包括兩條輸出線：一條奇數輸出線及一條偶數輸出線。
在一個例子中，第二閘極驅動器 140b中第一級STb1可組成顯示面板 110的右Q 節點，並可包括第（N-1）條輸出線Vgout[N-1]及第（N）條輸出線Vgout[N]。在此連接中，第（N-1）條輸出線Vgout[N-1]可嵌設為奇數輸出線 Odd(N-1)，而第（N）條輸出線Vgout[N]可嵌設為偶數輸出線 Even(N)。
在一個例子中，第二閘極驅動器 140b中第二級STb2可組成顯示面板 110的右Q 節點，並可包括第（N+1）條輸出線Vgout[N+1]及第（N+2）條輸出線Vgout[N+2]。在此連接中，第（N+1）條輸出線Vgout[N+1]可嵌設為奇數輸出線 Odd(N+1)，而第（N+2）條輸出線Vgout[N+2]可嵌設為偶數輸出線 Even(N+2)。
在一個例子中，第二閘極驅動器 140b中第三級STb3可組成顯示面板 110的右Q 節點，並可包括第（N+3）條輸出線Vgout[N+3]及第（N+4）條輸出線Vgout[N+4]。在此連接中，第（N+3）條輸出線Vgout[N+3]可嵌設為奇數輸出線 Odd(N+3)，而第（N+4）條輸出線Vgout[N+4]可嵌設為偶數輸出線 Even(N+4)。
在上述配置中，第一閘極驅動器 140a的多級STa1、STa2、……STan之每一級的奇數輸出線可連接第二閘極驅動器 140b的多級STb1、STb2、……STbn之每一級的偶數輸出線。
在一個範例中，第一閘極驅動器 140a中第一級STa1的第N條奇數輸出線Odd[N]可連接第二閘極驅動器 140b中第一級STb1的第N條偶數輸出線 Even [N]。
在一個範例中，第一閘極驅動器 140a中第二級STa2的第（N+2）條奇數輸出線Odd[N+2]可連接第二閘極驅動器 140b中第二級STb2的第（N+2）條偶數輸出線 Even [N+2]。
在一個範例中，第一閘極驅動器 140a的多級STa1、STa2、……STan之每一級的偶數輸出線可連接第二閘極驅動器 140b的多級STb1、STb2、……STbn之每一級的奇數輸出線。
在一個範例中，第一閘極驅動器 140a中第一級STa1的第（N+1）條偶數輸出線Even [N+1]可連接第二閘極驅動器 140b中第二級STb2的第（N+1）條奇數輸出線 Odd [N+1]。
在一個範例中，第一閘極驅動器 140a中第二級STa2的第（N+3）條偶數輸出線Even[N+3]可連接第二閘極驅動器 140b中第三級STb3的第（N+3）條奇數輸出線 Odd [N+3]。
圖3為根據本揭露的實施例繪示閘極驅動電路中第一閘極驅動器和第二閘極驅動器的圖，其中第一閘極驅動器和第二閘極驅動器之每一個具有一個含有4條輸出線的級。圖4為繪示圖3所示第一閘極驅動器和第二閘極驅動器之級之間的輸出線連接配置圖。
參考圖3和圖4，根據本揭露的實施例的第一閘極驅動器 140a可包括至少一級STa1、STa2、……STan。根據本揭露的實施例的第二閘極驅動器 140b可包括至少一級STb1、STb2、……STbn。
第一閘極驅動器 140a的單級STan可包括四條輸出線VgoutN、VgoutN+1、VgoutN+2及VgoutN+3，而第二閘極驅動器 140b的單級STbn可包括四條輸出線VgoutN-1、VgoutN、VgoutN+1及VgoutN+2。
在一個例子中，顯示面板110的左側上輸出電壓控制訊號的第一閘極驅動器 140a中第N級STan可具有4條輸出線，其包括第N條輸出線VgoutN、第（N+1）條輸出線VgoutN+1、第（N+2）條輸出線VgoutN+2及第（N+3）條輸出線VgoutN+3。進一步而言，顯示面板110的右側上輸出電壓控制訊號的第二閘極驅動器 140b中第N級STbn可具有4條輸出線，其包括第（N-1）條輸出線VgoutN-1、第N條輸出線VgoutN、第（N+1）條輸出線VgoutN+1及第（N+2）條輸出線VgoutN+2。
第一閘極驅動器 140a的多級STa1、STa2、……STan中的每一級可包括4條輸線，其包括多條奇數輸出線和多條偶數輸出線。
第一閘極驅動器 140b的多級STb1、STb2、……STbn中的每一級可包括4條輸線，其包括多條奇數輸出線和多條偶數輸出線。
第一閘極驅動器140a的每級STan的奇數輸出線可連接第二閘極驅動器 140b的每級STbn的偶數輸出線。
在一個例子中，在圖4中，第一閘極驅動器140a的第N級STan的第（N+1）條奇數輸出線Odd [N+1]可連接第二閘極驅動器 140b的第N級STbn的第（N+1）條偶數輸出線Even [N+1]。
進一步而言，第一閘極驅動器140a的每級STan的偶數輸出線可連接第二閘極驅動器 140b的每級STbn的奇數輸出線。
在一個例子中，在圖4中， 第一閘極驅動器140a的第N級STan的第N條偶數輸出線Even [N]可連接第二閘極驅動器 140b的第N級STbn的第N條奇數輸出線Odd[N]。進一步而言，在圖4中，第一閘極驅動器140a的第N級STan的第（N+2）條偶數輸出線Even [N+2]可連接第二閘極驅動器 140b的第N級STbn的第（N+2）條奇數輸出線Odd[N+2]。
圖5為根據本揭露的實施例繪示第一閘極驅動器和第二閘極驅動器的級之間的輸出線連接配置圖。
參考圖5，根據本揭露的實施例之第一閘極驅動器 140a 及第二閘極驅動器 140b之每一個可包括閘極控制訊號線GCSL、閘極驅動電壓線GDVL以及第1級電路ST[1]至第m級電路ST[m]。
進一步而言，第一閘極驅動器 140a 及第二閘極驅動器 140b之每一個可進一步包括前虛擬級電路DSTP1及後虛擬級電路DSTP2，前虛擬級電路DSTP1設置於第1級電路ST[1]的前端，後虛擬級電路DSTP2設置於第m級電路ST[m]的後端。在此連接中，第二閘極驅動器 140b可進一步包括零級ST[0]，使得第二閘極驅動器 140b比第一閘極驅動器 140a的開始運作早一個週期或半個週期開始運作。
第一閘極驅動器 140a的第1級電路ST[1]之第1奇數輸出線奇數1a可連接第二閘極驅動器 140b的第1級電路ST[1]之第1偶數輸出線偶數1b。
第一閘極驅動器 140a的第1級電路ST[1]之第1偶數輸出線偶數1a可連接第二閘極驅動器 140b的第1級電路ST[1]之第1奇數輸出線奇數1b。
第一閘極驅動器 140a的第2級電路ST[2]之第2奇數輸出線奇數2a可連接第二閘極驅動器 140b的第2級電路ST[2]之第2偶數輸出線偶數2b。
第一閘極驅動器 140a的第2級電路ST[2]之第2偶數輸出線偶數2a可連接第二閘極驅動器 140b的第2級電路ST[2]之第2奇數輸出線奇數2b。
第一閘極驅動器140a的第n級電路ST[n]之第n奇數輸出線奇數na可連接第二閘極驅動器140b的第n級電路ST[n]之第n偶數輸出線偶數nb。
第一閘極驅動器140a的第n級電路ST[n]之第n偶數輸出線偶數na可連接第二閘極驅動器140b的第n級電路ST[n]之第n奇數輸出線奇數nb。
第一閘極驅動器140a的第(n+1)級電路ST[n+1]之第(n+1)奇數輸出線奇數(n+1)a可連接第二閘極驅動器140b的第(n+1)級電路ST[n+1]之第(n+1)偶數輸出線偶數(n+1)b。
第一閘極驅動器140a的第(n+1)級電路ST[n+1]之第(n+1)偶數輸出線偶數(n+1)a可連接第二閘極驅動器140b的第(n+1)級電路ST[n+1]之第(n+1)奇數輸出線奇數(n+1)b。
第一閘極驅動器140a的第(m-1)級電路ST[m-1]之第(m-1)奇數輸出線奇數(m-1)a可連接第二閘極驅動器140b的第(m-1)級電路ST[m-1]之第(m-1)偶數輸出線偶數(m-1)b。
第一閘極驅動器140a的第(m-1)級電路ST[m-1]之第(m-1)偶數輸出線偶數(m-1)a可連接第二閘極驅動器140b的第(m-1)級電路ST[m-1]之第(m-1)奇數輸出線奇數(m-1)b。
第一閘極驅動器140a的第m級電路ST[m]之第m奇數輸出線奇數(m)a可連接第二閘極驅動器140b的第m級電路ST[m]之第m偶數輸出線偶數(m)b。
第一閘極驅動器140a的第m級電路ST[m]之第m偶數輸出線偶數(m)a可連接第二閘極驅動器140b的第m-1級電路ST[m-1]之第m奇數輸出線奇數(m)b。
閘極控制訊號線GCSL接收時脈控制器120所供應的閘極控制訊號GCS。根據一個例子的閘極控制訊號線GCSL可包括閘極起始訊號線、第一休息訊號線、第二休息訊號線、多條閘極驅動時脈線、面板訊號線以及感測準備訊號線。
閘極起始訊號線可接收時脈控制器 120所供應的閘極起始訊號。在一個例子中，閘極起始訊號線可連接前虛擬級電路DSTP1。
第一休息訊號線可接收時脈控制器 120所供應的第一休息訊號 RST1。第二休息訊號線可接收時脈控制器 120所供應的第二休息訊號 RST2。在一個例子中，第一休息訊號線和第二休息訊號線之每一條可共同連接前虛擬級電路DSTP1、第1級電路ST[1]至第m級電路ST[m]以及後虛擬級電路DSTP2。
多條閘極驅動時脈線可分別包括多條進位時脈線、多條掃描時脈線以及多條感測時脈線，多條感測時脈線可分別接收來自時脈控制器 120的多個進位移位時脈、多個掃描移位時脈以及多個感測移位時脈。多條閘極驅動時脈線所包括的多條時脈線可選擇性連接前虛擬級電路DSTP1、第1級電路ST[1]至第m級電路ST[m]以及後虛擬級電路DSTP2。
面板訊號線可接收從時脈控制器 120供應的面板訊號POS。在一個例子中，面板訊號線可共同連接前虛擬級電路DSTP1以及第1級電路ST[1]至第m級電路ST[m]。
感測準備訊號線可接收從時脈控制器 120供應的線感測準備訊號LSPS。在一個例子中，感測準備訊號線可共同連接第1級電路ST[1]至第m級電路ST[m]。可選地，感測準備訊號線可額外連接前虛擬級電路DSTP1。
閘極驅動電壓線GDVL可包括第一閘極高位電壓線至第四閘極高位電壓線以及第一閘極低位電壓線至第三閘極低位電壓線，第一閘極高位電壓線至第四閘極高位電壓線分別接收來自電源供應電路之具有不同電壓位準的第一閘極高位電壓至第四閘極高位電壓，第一閘極低位電壓線至第三閘極低位電壓線分別接收來自電源供應電路之具有不同電壓位準的第一閘極低位電壓至第三閘極低位電壓。
根據一個例子，第一閘極高位電壓可具有高於第二閘極高位電壓的電壓位準。第三閘極高位電壓及第四閘極高位電壓可在交流操作時在高電壓(或薄膜電晶體導通電壓或第一電壓)和低電壓(或薄膜電晶體關閉電壓或第二電壓)之間擺動或可以相反方式互相反轉。在一個例子中，第三閘極高位電壓(或閘極奇數高位電壓)可具有高電壓，而第四閘極高位電壓(或閘極偶數高位電壓)可具有低電壓。再者，第三閘極高位電壓可具有低電壓，而第四閘極高位電壓可具有高電壓。
第一閘極高位電壓和第二閘極高位電壓之每一個可共同連接前虛擬級電路DSTP1、第1級電路ST[1]至第m級電路ST[m]以及後虛擬級電路DSTP2。
第三閘極高位電壓線可共同連接第1級電路ST[1]至第m級電路ST[m]中奇數級電路，且可共同連接前虛擬級電路DSTP1和後虛擬級電路DSTP2的每一個之奇數級虛擬級電路。
第四閘極高位電壓線可共同連接第1級電路ST[1]至第m級電路ST[m]中偶數級電路，且可共同連接前虛擬級電路DSTP1和後虛擬級電路DSTP2的每一個之偶數級虛擬級電路。
根據一個例子，第一閘極低位電壓和第二閘極低位電壓可具有實質相同的電壓位準。第三閘極低位電壓可具有電晶體關閉電壓位準。第一閘極低位電壓可具有高於第三閘極低位電壓的電壓位準。在本揭露的一個例子中，第一閘極低位電壓可設定為高於第三閘極低位電壓的電壓位準，從而確實阻擋具有連接後文描述的級電路的控制節點之閘電極的薄膜電晶體的關閉電流，因而可確保薄膜電晶體操作的穩定性和可靠性。
第一閘極低位電壓線和第三閘極低位電壓線之每一條可共同連接第1級電路ST[1]至第m級電路ST[m]。
前虛擬級電路DSTP1可依序產生多個前端進位訊號以回應時脈控制器 120所供應的閘極起始訊號Vst並可供應多個前端進位訊號作為多個後級之一的前端進位訊號或閘極起始訊號。
後虛擬級電路DSTP2可依序產生多個後端進位訊號以回應時脈控制器 120所供應的閘極起始訊號Vst並可供應多個後端進位訊號作為多個後級之一的後端進位訊號或級休息訊號。
第1級電路ST[1]至第m級電路ST[m]可彼此依靠連接。第1級電路ST[1]至第m級電路ST[m]可分別產生第1掃描訊號SC[1]至第m掃描訊號SC[m]及第1感測訊號SE[1]至第m感測訊號SE[m]並輸出相同於設置在發光顯示面板110上對應閘極線群GLG的掃描訊號。再者，第1級電路ST[1]至第m級電路ST[m]可分別產生第1進位訊號CS[1]至第m進位訊號 CS[m]，並可接著供應前端進位訊號或閘極起始訊號至多個後級之一，且可同時供應後端進位訊號或級休息訊號至多個前級之一。
第1級電路ST[1]至第m級電路ST[m]中兩個鄰近級ST[n] 和ST[n+1]可共享感測控制電路的一部份及控制節點Qbo、Qbe及Qm。因此，可簡化閘極驅動電路 140的電路配置，且可減少閘極驅動電路 140佔據顯示面板 110的部分之面積。
圖6為根據本揭露的實施例繪示第一閘極驅動器和第二閘極驅動器之每一個的輸出線輸出的訊號之訊號波形圖。
參考圖6，根據本揭露的實施例施加於第一閘極驅動器 140a 及第二閘極驅動器 140b之每一個的閘極控制訊號線的閘極控制訊號GCS可包括閘極起始訊號Vst、線感測準備訊號LSPS、第一休息訊號RST1、第二休息訊號RST2、面板訊號POS以及多個閘極驅動時脈GDC。
閘極起始訊號Vst指稱控制每幀的影像顯示期間IDP和黑色顯示期間BDP之每一個的起始時間點的訊號。可在影像顯示期間IDP和黑色顯示期間BDP之每一個的起始時間點發出閘極起始訊號Vst。舉例而言，可在每一幀發出兩次閘極起始訊號Vst。
根據一個例子的閘極起始訊號Vst可包括第一閘極起始脈衝Vst1 (或用於影像顯示的閘極起始脈衝)及第二閘極起始脈衝Vst2 (或用於黑色顯示的閘極起始脈衝)，第一閘極起始脈衝Vst1在一幀內影像顯示期間IDP之起始時間點發出，第二閘極起始脈衝Vst2在黑色顯示期間BDP的起始時間點發出。
可在每一幀的影像顯示期間IDP內隨機或不規則發出線感測準備訊號LSPS。在當前幀的起始時間點的線感測準備訊號LSPS可相異於在先前幀的起始時間點的線感測準備訊號LSPS。
根據一個例子的線感測準備訊號LSPS可包括線感測選擇脈衝LSP1及線感測取消脈衝LSP2。線感測選擇脈衝LSP1可指稱從多條水平線中選擇一條被感測的水平線的訊號。線感測選擇脈衝LSP1可與第一閘極起始脈衝同步或作為第1級電路ST[1]至第m級電路ST[m]之一的閘極起始訊號的前端進位訊號。線感測選擇脈衝LSP1可指稱為感測線預充電控制訊號。線感測取消脈衝LSP2可指稱取消已完成線感測的水平線的線感測的訊號。可在感測期間RSP的結束時間點和線感測選擇脈衝LSP1的發出時間點之間發出線感測取消脈衝LSP2。
可在感測模式的起始時間點發出第一休息訊號 RST1。可在感測模式的結束時間點發出第二休息訊號 RST2。可選地，第二休息訊號 RST2可省略或可與第一休息訊號RST1相同。
從第一閘極驅動器 140a的第1級電路ST[1]的第一奇數輸出線奇數 1a輸出的輸出脈衝訊號Odd 1a可與連接第一奇數輸出線奇數 1a之第二閘極驅動器 140b的第1級電路ST[1]的第一偶數輸出線偶數 1b輸出的輸出脈衝訊號Even 1b相同。因此，輸出脈衝訊號Odd 1a和輸出脈衝訊號Even 1b可具有相同週期和相同大小。
從第一閘極驅動器 140a的第1級電路ST[1]的第一偶數輸出線偶數 1a輸出的輸出脈衝訊號Even 1a可與連接第一偶數輸出線偶數 1a之第二閘極驅動器 140b的第1級電路ST[1]的第一奇數輸出線偶數 1b輸出的輸出脈衝訊號Odd 1b相同。因此，輸出脈衝訊號Even 1a和輸出脈衝訊號Odd 1b可具有相同週期和相同大小。
從第一閘極驅動器 140a的第m級電路ST[m]的第m奇數輸出線奇數 (m)a輸出的輸出脈衝訊號Odd (m)a可與連接第m奇數輸出線奇數 (m)a之第二閘極驅動器 140b的第m級電路ST[m]的第m偶數輸出線偶數(m)b輸出的輸出脈衝訊號Even (m)b相同。因此，輸出脈衝訊號Odd (m)a和輸出脈衝訊號Even (m)b可具有相同週期和相同大小。
可在發光顯示裝置啟動時發出面板訊號POS。面板訊號POS一般可供應至在閘極驅動電路 140中實施的所有級電路。因此，在閘極驅動電路 140中實施的所有級電路可同時透過具有高電壓位準的面板訊號POS初始化或休息。
多個閘極驅動時脈可包括具有不同相位或具有依序移位的多個脈衝之多個進位移位時脈CRCLK[1] 至CRCLK[x]、具有不同相位或具有依序移位的多個脈衝之多個掃描移位時脈SCCLK[1] 至SCCLK[x]以及具有不同相位或具有依序移位的多個脈衝之多個感測移位時脈SECLK[1] 至SECLK[x]。
多個進位移位時脈CRCLK[1] 至CRCLK[x]之每一個可指稱產生進位訊號的時脈訊號。多個掃描移位時脈SCCLK[1] 至SCCLK[x] 之每一個可指稱產生具有掃描脈衝的掃描訊號的時脈訊號。多個感測移位時脈SECLK[1] 至SECLK[x] 之每一個可指稱產生具有感測脈衝的感測訊號的時脈訊號。
多個掃描移位時脈SCCLK[1] 至SCCLK[x]和多個感測移位時脈SECLK[1] 至SECLK[x]之每一個可在高電壓和低電壓之間擺動。根據一個例子的多個進位移位時脈的每一個的擺動電壓寬度可大於多個掃描移位時脈SCCLK[1] 至SCCLK[x]和多個感測移位時脈SECLK[1] 至SECLK[x]之每一個的擺動電壓寬度。
在顯示模式期間，多個掃描移位時脈SCCLK[1] 至SCCLK[x]和多個感測移位時脈SECLK[1] 至SECLK[x]之每一個可在高電壓和低電壓之間擺動。在感測模式期間，多個掃描移位時脈SCCLK[1] 至SCCLK[x]之其中一個特定掃描移位時脈SCCLK[1]可擺動來對應第3掃描脈衝SCP3和第4掃描脈衝SCP4，而其餘的可維持在低電壓位準。在感測模式期間，多個感測移位時脈SECLK[1] 至SECLK[x]之其中一個特定感測移位時脈SECLK[1]可擺動來對應圖5所示的第2感測脈衝SEP2，而其餘的可維持在低電壓位準。多個時脈可部分互相重疊以在高速操作期間穩固充足的充電時間。相鄰時脈的高電壓期間可互相以一個預設期間重疊。
如上描述，根據本揭露的顯示裝置100中，第一閘極驅動器 140a的每級STan的奇數輸出線可連接第二閘極驅動器 140b的每級STbn的偶數輸出線，而第一閘極驅動器 140a的每級STan的偶數輸出線可連接第二閘極驅動器 140b的每級STbn的奇數輸出線。因此，如圖7所示，面板中心周圍的Q節點中奇數輸出線和偶數輸出線的多個輸出延遲可彼此相同。圖7為根據本揭露繪示當顯示裝置中閘極驅動器的一側上的奇數輸出線和閘極驅動器的另一側上的偶數輸出線互相連接及閘極驅動器的一側上的偶數輸出線和閘極驅動器的另一側上的奇數輸出線互相連接時多條輸出線之間的電壓差異圖。
第一閘極驅動器及第二閘極驅動器的每一個可進一步包括設置於第一級的前端之前端虛擬級電路以及設置於第m級的後端之後端虛擬級電路。前端虛擬級電路可用於依序產生多個前端進位訊號以回應閘極起始訊號並供應作為前端進位訊號或閘極起始訊號的多個前端進位訊號至多個後級之其一。後端虛擬級電路可用於依序產生多個後端進位訊號以回應閘極起始訊號並供應作為後端進位訊號或級休息訊號的多個後端進位訊號至多個前級之其一。
第二閘極驅動器140b可進一步包括零級，使得第二閘極驅動器比第一閘極驅動器的開始運作早一個週期或半個週期開始運作。
雖然並未繪示在圖式中，每一級可供應掃描訊號至閘極線，且可包括M節點、Q1節點、Q2節點以及QB節點。
每級可包括線選擇器、Q1節點控制器、變壓器、QB節點穩壓器、掃描訊號輸出模組以及進位訊號輸出模組。
線選擇器可用於：根據前端進位訊號對M節點充電以回應線感測準備訊號的輸入；對Q1節點充電至第一高位電壓位準以回應休息訊號的輸入；或者，對Q1節點放電至第三低位電壓位準GVSS3以回應面板訊號的輸入。
Q1節點控制器可用於：對Q1節點充電至第一高位電壓位準以回應前端進位訊號的輸入，並將Q1節點放電至第三低位電壓位準以回應後端進位訊號的輸入。
當QB節點已充電至第二高位電壓位準，Q1節點穩壓器可用於放電Q1節點至第三低位電壓位準GVSS3。
變壓器可用於根據Q1節點的電壓位準改變QB節點的電壓位準。
QB節點穩壓器可用於將QB節點放電至第四低位電壓位準GVSS4以回應後端進位訊號的輸入、休息訊號的輸入以及M節點的充電電壓。
掃描訊號輸出模組可用於以掃描時脈訊號的電壓位準或根據Q1節點的電壓位準或QB節點的電壓位準的第一低位電壓位準為基礎輸出掃描訊號。
進位訊號輸出模組可以進位時脈訊號或根據Q2節點的電壓位準或QB節點的電壓位準之第四低位電壓位準為基礎輸出進位訊號。
第一低位電壓位準、 第三低位電壓位準以及第四低位電壓位準可彼此相異。
線選擇器可包括連接Q1節點和第三低位電壓端之間的連接點的第六電晶體並可用於將Q1 節點放電至第三低位電壓位準以回應面板訊號的輸入。
Q1節點控制器可包括第一電晶體及第二電晶體。第一電晶體可連接第一高位電壓端和Q1節點之間的連接點並用於對Q1節點充電至第一高位電壓位準以回應前端進位訊號的輸入。第二電晶體可連接第三低位電壓端和Q1節點之間的連接點並用於將Q1節點放電至第三低位電壓位準以回應後端進位訊號的輸入
Q1節點穩壓器可包括第一電晶體，第一電晶體連接第三低位電壓端和Q1節點之間的連接點，並用於在QB節點已充電至第二高位電壓位準時將Q1節點放電至第三低位電壓位準。
變壓器可包括第五電晶體，第五電晶體連接第四低位電壓端和QB節點之間的連接點，並用於在Q2節點已充電至第一高位電壓位準時將QB節點放電至第四低位電壓位準。
變壓器可包括第四電晶體，第四電晶體連接並設置於第二低位電壓端和第二連接節點之間的連接點。第二低位電壓位準的電壓位準相異於第一低位電壓端、第三低位電壓端及第四低位電壓端之每個電壓位準。
每級可進一步包括Q2節點控制器，Q2節點控制器用於當Q1節點已充電至第一高位電壓位準時將Q2 節點充電至第一高位電壓位準且當QB節點已充電至第二高位電壓位準時將Q2節點放電至第四低位電壓位準。
Q2節點控制器可包括第一電晶體以及第二電晶體，第一電晶體連接第一高位電壓端和Q2節點之間的連接點並用於當Q1節點已充電至第一高位電壓位準時對Q2節點充電至第一高位電壓位準，第二電晶體連接第四低位電壓端和Q2節點之間的連接點並用於當QB節點已充電至第二高位電壓位準時將Q2節點放電至第四低位電壓位準。
一般而言，閘極驅動電路的第N輸出線Vgout [N]之輸出時間期為1.53 μs，而第(N+1)輸出線Vgout [N+1]之輸出時間期為1.9 μs。因此，第N輸出線Vgout [N]和第(N+1)輸出線Vgout [N+1]之輸出時間差為0.37 μs。然而，根據本揭露的實施例之顯示裝置100中，閘極驅動電路140的第N輸出線Vgout [N]之輸出時間期為1.7 μs，而第(N+1)輸出線Vgout [N+1]之輸出時間期為1.71μs。因此，第N輸出線Vgout [N]和第(N+1)輸出線Vgout [N+1]之輸出時間差為0.01μs。因此，根據本揭露的實施例，可證實的是閘極驅動電路 140之奇數輸出線和偶數輸出線之間的輸出相關差異與習知方案中的輸出差異相較之下為減少。
如上所述，根據本揭露，可實現可減少具有液晶顯示面板或有機發光顯示面板的顯示裝置中閘極驅動電路的多條輸出線之間的電壓差異的閘極驅動電路及具有其的顯示裝置。
因此，根據本揭露，當使用Q節點合併結構的輸出級時，可減少Q 節點中多條輸出線之間的輸出相關差異。
進一步而言，根據本揭露的實施例的顯示裝置中，在兩個線性Q節點合併結構中右邊閘極驅動面板的偶數級和左邊閘極驅動面板的奇數級可互相連接，使得面板中心周圍的偶數線和奇數線的閘極驅動面板輸出特性可彼此相同。
多條輸出線之間輸出相關差異可隨著薄膜電晶體的尺寸減少而根據面板負載而增加。然而，根據本揭露，可縮小多條輸出線之間輸出相關差異。再者，根據本揭露的裝置可在小區域閘極驅動面板設計中相當有利。
雖然本揭露的實施例已參考附圖詳細描述，本揭露不需限定於這些實施例。本揭露可以各種修改方式實施而不悖離本揭露的技術思想範圍。因此，本揭露所揭示的實施例不欲圖限制本揭露的技術思想而為描述本揭露。本揭露的技術思想的範圍不受限於實施例。因此，應理解的是前述實施例為說明性質而非在所有方面限制。本揭露的保護範圍應由申請專利範圍詮釋，且本揭露的範圍內所有技術思想應詮釋為本揭露所包括的範圍內。
100:顯示裝置 110:顯示面板 120:時脈控制器 130:資料驅動電路 140:閘極驅動電路 140a:第一閘極驅動電路 140b:第二閘極驅動電路 A/A:顯示區 BDP:黑色顯示期間 CLK1:第一時脈訊號 CLK2:第二時脈訊號 CLK3:第三時脈訊號 CLK4:第四時脈訊號 Cst:儲存電容 CRCLK[1] ~CRCLK[x]:進位移位時脈 CS,CS[1]~CS[m]:進位訊號 DCLK:點時脈訊號 DCS:資料控制訊號 DE:資料致能訊號 DL1~DLm:資料線 DSTP1:前虛擬級電路 DSTP2:後虛擬級電路 Even1~Even(N+4):偶數輸出線 GCS:閘極控制訊號 GCSL:閘極控制訊號線 GDC:閘極驅動時脈 GDV:閘極驅動電壓 GDVL:閘極驅動電壓線 GL1~GLn:閘極線 Hsync:水平同步訊號 IDP:影像顯示期間 LSPS:線感測準備訊號 LSP1:線感測選擇脈衝 LSP2:線感測取消脈衝 N/A:非顯示區 Odd1~Odd(N+3):奇數輸出線 POS:面板訊號 RGB:影像訊號 RST1:第一休息訊號 RST2:第二休息訊號 RSP:感測期間 STa1~STaN, STb1~STbN:級 ST[1]~ ST[m]:級電路 TFT:薄膜電晶體 TL1~TLj, TR1~TRj:放電電路 Vst:閘極起始訊號 Vst1:第一閘極起始脈衝 Vst2:第二閘極起始脈衝 Vsync:垂直同步訊號 Vgout[N-1]~Vgout[N+4]:輸出線 VGH:閘極高電壓 VGL:閘極低電壓
圖1為根據本揭露的一實施例示意性地繪示顯示裝置的整體配置圖。 圖2為繪示圖1所示第一閘極驅動器和第二閘極驅動器之包括兩條輸出線的級之間的輸出線連接配置圖。 圖3為根據本揭露的實施例繪示閘極驅動電路中第一閘極驅動器和第二閘極驅動器的圖，其中第一閘極驅動器和第二閘極驅動器之每一個具有一個含有4條輸出線的級。 圖4為繪示圖3所示第一閘極驅動器和第二閘極驅動器之級之間的輸出線連接配置圖。 圖5為根據本揭露的實施例繪示第一閘極驅動器和第二閘極驅動器的級之間的輸出線連接配置圖。 圖6為根據本揭露的實施例繪示第一閘極驅動器和第二閘極驅動器之每一個的輸出線輸出的訊號之訊號波形圖。 圖7為根據本揭露繪示當顯示裝置中閘極驅動器的一側上的奇數輸出線和閘極驅動器的另一側上的偶數輸出線互相連接及閘極驅動器的一側上的偶數輸出線和閘極驅動器的另一側上的奇數輸出線互相連接時多條輸出線之間的電壓差異圖。
100:顯示裝置
110:顯示面板
120:時脈控制器
130:資料驅動電路
140:閘極驅動電路
140a:第一閘極驅動電路
140b:第二閘極驅動電路
A/A:顯示區
CLK1:第一時脈訊號
CLK2:第二時脈訊號
CLK3:第三時脈訊號
CLK4:第四時脈訊號
Cst:儲存電容
DCLK:點時脈訊號
DCS:資料控制訊號
DE:資料致能訊號
DL1~DLm:資料線
GCS:閘極控制訊號
GL1~GLn:閘極線
Hsync:水平同步訊號
N/A:非顯示區
Odd1~Odd(N+3):奇數輸出線
Even1~Even(N+4):偶數輸出線
RGB:影像訊號
TFT:薄膜電晶體
TL1~TLj,TR1~TRj:放電電路
Vsync:垂直同步訊號
VGH:閘極高電壓
VGL:閘極低電壓

Claims (20)

  1. 一種閘極驅動電路，用於一顯示裝置，該閘極驅動電路包括：一第一閘極驅動器，設置於一顯示面板的一第一側上，其中該第一閘極驅動器具有多條輸出線，該些輸出線被編號為多條奇數輸出線及多條偶數輸出線，該些奇數輸出線及該些偶數輸出線從該顯示面板的該第一側的頂部至底部彼此交錯，由為一奇數輸出線的一第一輸出線開始；以及一第二閘極驅動器，設置於一顯示面板的相對於該第一側的一第二側上，其中該第二閘極驅動器具有多條輸出線，該些輸出線被編號為多條奇數輸出線及多條偶數輸出線，該些奇數輸出線及該些偶數輸出線從該顯示面板的該第二側的頂部至底部彼此交錯，由為一奇數輸出線的一第一輸出線開始；其中該第一閘極驅動器的每條奇數輸出線透過該顯示面板的一相應閘極線連接該第二閘極驅動器的一相應偶數輸出線， 其中該第一閘極驅動器的每條偶數輸出線透過該顯示面板的一相應閘極線連接該第二閘極驅動器的一相應奇數輸出線。
  2. 如請求項1所述之閘極驅動電路，其中該第一閘極驅動器和該第二閘極驅動器之每一個包括至少一級，其中每一級包括兩條輸出線，該兩條輸出線包括一奇數輸出線和一偶數輸出線，其中該第一閘極驅動器的每一級的該奇數輸出線連接該第二閘極驅動器的每一級的該偶數輸出線，其中該第一閘極驅動器的每一級的該偶數輸出線連接該第二閘極驅動器的每一級的該奇數輸出線。
  3. 如請求項1所述之閘極驅動電路，其中該第一閘極驅動器和該第二閘極驅動器之每一個包括至少一級，其中每一級包括四條輸出線，該四條輸出線包括多條奇數輸出線和多條偶數輸出線，其中該第一閘極驅動器的每一級的該奇數輸出線連接該第二閘極驅動器的每一級的該偶數輸出線，其中該第一閘極驅動器的每一級的該偶數輸出線連接該第二閘極驅動器的每一級的該奇數輸出線。
  4. 如請求項2或3所述之閘極驅動電路，其中該第一閘極驅動器和該第二閘極驅動器之每一個更包括一前虛擬級電路和一後虛擬級電路，該前虛擬級電路設置於一第一級之前，該後虛擬級電路設置於一第m級之後，其中該前虛擬級電路用於依序產生多個前進位訊號以回應一閘極起始訊號並供應該些前進位訊號至多個後級之一以作為一前進位訊號或一閘極起始訊號，且其中該後虛擬級電路用於依序產生多個後進位訊號以回應一閘極起始訊號並供應該些後進位訊號至多個前級之一以作為一後進位訊號或一級休息訊號。
  5. 如請求項4所述之閘極驅動電路，其中該第二閘極驅動器進一步包括一零級，使得該第二閘極驅動器比該第一閘極驅動器提早一個週期或半個週期開始運作。
  6. 如請求項1所述之閘極驅動電路，其中該第一閘極驅動器和該第二閘極驅動器之每一個包括至少一級，其中每一級供應一掃描訊號至每一閘極線，且每一級包括一M節點、一Q1節點、一Q2節點以及一QB節點。
  7. 如請求項6所述之閘極驅動電路，其中每一級包括： 一線選擇器用於：基於一前端進位訊號充電該M節點來回應一線感測準備訊號的輸入；以及對該Q1節點充電至一第一高位電壓位準來回應一休息訊號的輸入；或對該Q1節點放電至一第三低位電壓位準來回應一面板訊號的輸入；一Q1節點控制器用於：對該Q1節點充電至一第一高位電壓位準來回應該前端進位訊號的輸入；以及對該Q1節點放電至一第三低位電壓位準以回應一後端進位訊號的輸入：一Q1節點穩壓器，用於在該QB節點已充電至一第二高位電壓位準時，對該Q1節點放電至該第三低位電壓位準；一變壓器，用於根據該Q1節點的電壓位準改變該QB節點的電壓位準；一QB節點穩壓器，用於對該QB節點放電至一第四低位電壓位準來回應該後端進位訊號的輸入、該休息訊號的輸入以及該M節點的一充電電壓； 一掃描訊號輸出模組，用於基於一掃描時脈訊號的電壓位準或一第一低位電壓位準輸出一掃描訊號，該第一低位電壓位準係根據該Q1節點的電壓位準或該QB節點的電壓位準；以及一進位訊號輸出模組，用於基於一進位時脈訊號的電壓位準或該第四低位電壓位準輸出一進位訊號，該第四低位電壓位準係根據該Q2節點的電壓位準或該QB節點的電壓位準；其中該第一低位電壓位準、該第三低位電壓位準和該第四低位電壓位準彼此相異。
  8. 如請求項7所述之閘極驅動電路，其中該線選擇器包括一第六電晶體，該第六電晶體連接在該Q1節點和一第三低位電壓端之間的連接點，並用於對該Q1節點放電至該第三低位電壓位準來回應該面板訊號的輸入。
  9. 如請求項7所述之閘極驅動電路，其中該Q1節點控制器包括：一第一電晶體，連接在一第一高位電壓端和該Q1節點之間的連接點，並用於對該Q1節點充電至該第一高位電壓位準來回應該前端進位訊號的輸入；以及 一第二電晶體，連接在該Q1節點和該第三低位電壓端之間的連接點，並用於對該Q1節點放電至該第三低位電壓位準來回應該後端進位訊號的輸入。
  10. 如請求項7所述之閘極驅動電路，其中該Q1節點穩壓器包括一第一電晶體，該第一電晶體連接在該Q1節點和該第三低位電壓端之間的連接點，並用於在該QB節點已充電至該第二高位電壓位準時對該Q1節點放電至該第三低位電壓位準。
  11. 如請求項7所述之閘極驅動電路，其中該變壓器包括一第五電晶體，該第五電晶體連接在該QB節點和一第四低位電壓端之間的連接點，該第五電晶體用於在該Q2節點已充電至該第一高位電壓位準時對該QB節點放電至該第四低位電壓位準。
  12. 如請求項7所述之閘極驅動電路，其中該變壓器包括一第四電晶體，該第四電晶體連接在一第二連接節點和一第二低位電壓端，其中，該第二低位電壓端的電壓位準相異於一第一低位電壓端、一第三低位電壓端及一第四低位電壓端之每一個的電壓位準。
  13. 如請求項7所述之閘極驅動電路，其中每一級進一步包括一Q2節點控制器，該Q2節點控制器用於：當該Q1節點已充電至該第一高位電壓位準，對該Q2節點充電至該第一高位電壓位準；以及當該QB節點已充電至該第二高位電壓位準，對該Q2節點放電至該第四低位電壓位準。
  14. 如請求項13所述之閘極驅動電路，其中該Q2節點控制器包括：一第一電晶體，連接在該Q2節點和一第一高位電壓端之間的連接點，該第一電晶體用於在該Q1節點已充電至該第一高位電壓位準時對該Q2節點充電至該第一高位電壓位準；以及一第二電晶體，連接在該Q2節點和一第四低位電壓端之間的連接點，該第二電晶體用於在該QB節點已充電至該第二高位電壓位準時對該Q2節點放電至該第四低位電壓位準。
  15. 一種顯示裝置，其包括：一顯示面板，包括多個子像素，該些子像素分別安排在多條閘極線和多條資料線之間的多個交會處； 一閘極驅動電路，用於供應一掃描訊號至該些閘極線的每一條，其中該閘極驅動電路包括一第一閘極驅動器及一第二閘極驅動器，該第一閘極驅動器設置於該顯示面板的一第一側，其中該第一閘極驅動器具有多條輸出線，該些輸出線被編號為多條奇數輸出線及多條偶數輸出線，該些奇數輸出線及該些偶數輸出線從該顯示面板的該第一側的頂部至底部彼此交錯，由為一奇數輸出線的一第一輸出線開始，該第二閘極驅動器設置於該顯示面板的相對於該第一側的一第二側，其中該第二閘極驅動器具有多條輸出線，該些輸出線被編號為多條奇數輸出線及多條偶數輸出線，該些奇數輸出線及該些偶數輸出線從該顯示面板的該第二側的頂部至底部彼此交錯，由為一奇數輸出線的一第一輸出線開始；一資料驅動電路，用於供應一資料電壓至該些資料線的每一條；以及一時脈控制器，用於控制該閘極驅動電路和該資料驅動電路之每一者；其中該第一閘極驅動器的每條奇數輸出線透過該顯示面板的一相應閘極線連接該第二閘極驅動器的一相應偶數輸出線，其中該第一閘極驅動器的每條偶數輸出線透過該顯示面 板的一相應閘極線連接該第二閘極驅動器的一相應奇數輸出線。
  16. 如請求項15所述之顯示裝置，其中該第一閘極驅動器和該第二閘極驅動器之每一者用於供應一掃描訊號至每一閘極線條且包括多個級，其中每一級包括一M節點、一Q1節點、一Q2節點以及一QB節點，其中每一級包括兩條輸出線，該些輸出線包括一奇數輸出線及一偶數輸出線，其中該第一閘極驅動器之每一級的一奇數輸出線連接該第二閘極驅動器之每一級的一偶數輸出線，其中該第一閘極驅動器之每一級的一偶數輸出線連接該第二閘極驅動器之每一級的一奇數輸出線。
  17. 如請求項15所述之顯示裝置，其中該第一閘極驅動器和該第二閘極驅動器之每一者用於供應一掃描訊號至每一條該閘極線且包括多級，其中每一級包括一M節點、一Q1節點、一Q2節點以及一QB節點，其中每一級包括四條輸出線，該些輸出線包括多條奇數輸出線和多條偶數輸出線， 其中該第一閘極驅動器的每一級的該奇數輸出線連接該第二閘極驅動器的每一級的該偶數輸出線，其中該第一閘極驅動器的每一級的該偶數輸出線連接該第二閘極驅動器的每一級的該奇數輸出線。
  18. 如請求項15所述之顯示裝置，其中該閘極驅動器以薄膜圖案形式安排在該顯示面板的一非顯示區並在一閘極驅動面板中。
  19. 如請求項15所述之顯示裝置，進一步包括：一放電電路，連接該些閘極線的每一條的一末端，並用於在該閘極線的電壓從一閘極高電壓切換至一低電壓的時間點啟動，以最小化該閘極線的一放電延遲。
  20. 如請求項16或17所述之顯示裝置，進一步包括：一放電電路，連接該些閘極線的每一條的一末端，並用於在該閘極線的電壓從一閘極高電壓切換至一低電壓的時間點啟動，以最小化該閘極線的一放電延遲；其中該放電電路實施作為該第一閘極驅動器和該第二閘極驅動器之每一者所包括之該些級的相鄰者之間的一薄膜電晶體。
TW110148936A 2020-12-28 2021-12-27 閘極驅動電路及其顯示裝置 TWI813113B (zh)

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