TWI802316B - 半導體結構之形成方法 - Google Patents

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Abstract

一種半導體結構的形成方法，包括提供半導體基板，於其上形成多個浮置閘極，以及位於各浮置閘極之間的隔離結構；執行第一蝕刻製程以凹蝕隔離結構，在各浮置閘極之間形成開口，並露出各浮置閘極的部分側壁；順應地形成襯層於開口中；執行離子佈植製程，將摻質佈植入襯層下方的隔離結構之中；以及執行第二蝕刻製程，移除襯層以及襯層下方部分的隔離結構，使開口的底部形成漸縮的輪廓。

Description

半導體結構之形成方法
本發明是關於一種半導體結構的形成方法，特別是關於一種快閃記憶體結構的形成方法。
近年來可攜式電子產品之流行（例如行動電話、數位相機、筆記型電腦等）促使記憶體的使用量大增。一般而言，記憶體元件通常可分為兩大類，即揮發性記憶體與非揮發性記憶體（non-volatile memory）兩種。揮發性記憶體是指記憶體內之資料需仰賴持續性地電源供應才能維持和保存，而非揮發性記憶體即使系統電源中斷，仍可保存記憶體內部之資料。而在非揮發性記憶體中，快閃記憶體（flash memory）可快速執行寫入與抹除操作。
為了增加快閃記憶體裝置內的元件密度以及改善其整體表現，目前快閃記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。然而，當元件尺寸持續縮小時，許多挑戰隨之而生。例如，為了改善浮置閘極之間的耦合（coupling）效應，需要將浮置閘極之間的隔離結構蝕刻至更深的深度，但這可能露出浮置閘極的底切（undercut）結構，且過深的深度將導致後續在填充控制閘極的材料時出現接縫，進而造成裝置的可靠度問題。因此，業界仍需要改進快閃記憶體裝置的製造方法，以克服元件尺寸縮小所產生的問題。
本發明實施例提供一種半導體結構的形成方法，包括提供半導體基板，其上形成有多浮置閘極，以及位於多個浮置閘極之間的隔離結構；執行第一蝕刻製程以凹蝕隔離結構，在多個浮置閘極之間形成開口，並露出多個浮置閘極的部分側壁；順應地形成襯層於開口中；執行離子佈植製程，將摻質佈植入襯層下方的隔離結構之中；以及執行第二蝕刻製程，移除襯層以及襯層下方部分的隔離結構，使開口的底部形成漸縮的輪廓。
透過本發明實施例的方法，可利用較便利的製程進行浮置閘極之間的隔離結構的蝕刻，避免露出浮置閘極的底切結構，同時有助於後續的控制閘極的材料的填充。
第1-3、4A、5A、6A及第7圖是根據本發明實施例，繪示出形成半導體結構中間階段的剖面示意圖。第4B、5B及6B圖是根據本發明實施例，繪示出形成半導體結構中間階段的放大剖面示意圖。一般來說，在快閃記憶體的製程中，為了避免浮置閘極之間產生耦合效應，在形成浮置閘極之間的開口時，通常會選擇將開口形成至低於浮置閘極的底表面的深度，從而阻絕浮置閘極之間的耦合效應。然而，過度地蝕刻隔離結構可能會露出浮置閘極的底切結構並影響後續形成的裝置的可靠度。因此，本發明實施例提供了一種可形成較深的開口，同時避免露出浮置閘極的底切結構的方法。
參見第1圖，第1圖繪示出半導體結構100的剖面示意圖。根據一些實施例，提供了半導體結構100，半導體結構100包含半導體基板102。
繼續參見第1圖，在半導體基板102上依序形成穿隧層104、隔離結構106、以及浮置閘極層107。在一些實施例中，穿隧層104是由氧化矽所形成。在一些實施例中，穿隧層104的厚度範圍為約80埃至約120埃。接著，可先藉由對基板102執行適當的蝕刻以蝕刻出隔離溝槽，隨後再執行諸如旋塗製程、化學氣相沉積製程、原子層沉積製程、其他合適的製程、或上述之組合的製程來形成隔離結構106。在一些實施例中，隔離結構106是由氧化矽所形成。在形成隔離結構106後，對半導體結構100執行適當的蝕刻製程，以於隔離結構106之間形成閘極凹槽，並藉由諸如化學氣相沉積製程、其他合適的製程、或上述之組合的沉積製程填充導電材料至隔離結構106之間的閘極凹槽，從而形成浮置閘極層107。導電材料可包含摻雜的多晶矽、金屬、多晶金屬矽化物(polycide)、或上述之組合。
參見第2圖，在填充完隔離結構106之間的閘極凹槽後，執行諸如化學機械拋光(Chemical Mechanical Polish；CMP)的平坦化處理，以去除閘極凹槽以外的導電材料，從而形成浮置閘極108，並露出隔離結構106的頂表面。值得注意的是，在一些實施例中，由於形成隔離結構106之間的閘極凹槽的蝕刻製程可能會有蝕刻精準度的問題，因此浮置閘極108的底部可能會具有底切結構109，亦即，浮置閘極108的底部的兩側具有弧狀輪廓，如第2圖所繪示。
接著參見第3圖，對半導體結構100執行第一蝕刻製程110，以凹蝕隔離結構106並於浮置閘極108之間形成開口112且露出浮置閘極108的部分側壁。值得注意的是，為避免露出浮置閘極108的底切結構109，第一蝕刻製程110並未將隔離結構106蝕刻至低於浮置閘極108的底表面的深度，而是將隔離結構106蝕刻至適當的深度並露出浮置閘極108的部分側壁。在一些實施例中，第一蝕刻製程110將隔離結構106蝕刻至浮置閘極108的高度的70％至80％的深度。在一些實施例中，第一蝕刻製程110為濕式蝕刻製程，且可使用包括稀釋氫氟酸（Dilute HF；DHF）或蒸氣氫氟酸（Vapor HF；VHF）的蝕刻劑。
參見第4A圖，順應地形成襯層114於半導體結構100上，亦即，襯層114覆蓋浮置閘極108的頂表面與側壁以及隔離結構106的頂表面。在後續執行離子佈植製程時，襯層114可作為控制隔離結構106的離子佈植輪廓的緩衝層。在一些實施例中，襯層114可藉由原子層沉積、化學氣相沉積、或上述之組合來形成。在一些實施例中，襯層114為氧化物，例如是以四乙氧基矽烷（TEOS）為先驅物所形成的氧化矽。在其他實施例中，襯層亦可為ALD氧化矽或低介電係數材料。在一些實施例中，襯層114的厚度範圍為約5nm至約30nm。接著參見第4B圖，第4B圖為形成襯層114後浮置閘極108的局部放大示意圖。在第4B圖中，襯層114包含了覆蓋浮置閘極108的側壁的垂直部分114a以及覆蓋隔離結構106的水平部分114b。另外，在浮置閘極108是由多晶矽形成且襯層114為氧化物的實施例中，由於形成襯層114的製程包含氧化的步驟，因此襯層114的形成可包含將浮置閘極108的頂表面與部分側壁氧化為氧化矽的步驟，亦即，襯層114更包括由浮置閘極108的頂表面與部分側壁氧化而形成的氧化部份114c。
參見第5A圖，對半導體結構100執行離子佈植製程116，將摻質佈植入襯層114以及襯層114下方的隔離結構106之中。離子佈植製程116的摻質會選擇能使佈植後的隔離結構106在後續的蝕刻製程中能具有較大的蝕刻速率的材料，例如，在一些實施例中，摻質的材料可包括砷、磷、鍺、或上述之組合。在一些實施例中，離子佈植製程116的能量為1 KeV至30 KeV。在執行離子佈植製程116後，形成佈植區118於隔離結構106中。在一些實施例中，佈植區118的摻質濃度為10 12atom∕cm 3至10 16atom∕cm 3。接著參見第5B圖，第5B圖為執行離子佈植製程116後開口112的周邊區域的局部放大示意圖。由於襯層114是順應地形成於半導體結構100上，相較於離子佈植製程116對襯層114的垂直部分114a下方的隔離結構106的佈植，離子佈植製程116對襯層114的水平部分114b下方的隔離結構106的佈植因摻質僅需穿過較少厚度的襯層114而使此區具有較深的摻雜深度。因此，佈植區118的中央區域具有較深的摻雜深度，而佈植區118的周圍區域具有較淺的摻雜深度，亦即，佈植區118的摻雜深度由中央向周圍遞減。
參見第6A圖，對半導體結構100執行第二蝕刻製程120以移除襯層114以及部分的隔離結構106。在一些實施例中，第二蝕刻製程120可使用與第一蝕刻製程110相同的濕式蝕刻製程，但第二蝕刻製程120的蝕刻時間小於第一蝕刻製程110的蝕刻時間。在本發明實施例中，由於隔離結構106被佈植後的區域（例如，佈植區118）的蝕刻速率會大於未被佈植的區域的蝕刻速率，例如在一些實施例中，隔離結構106被佈植後的區域與未被佈植的區域的蝕刻速率比例為約1.2：1至3：1，因此第二蝕刻製程120會優先移除隔離結構106中被佈植的區域（例如，佈植區118）。接著參見第6B圖，第6B圖為執行第二蝕刻製程120後開口112的周邊區域的局部放大示意圖。在移除了佈植區118後，開口112的底部便形成如同佈植區118的摻雜深度分佈般的漸縮的輪廓（tapered profile）。在一些實施例中，開口112的底部為U形的輪廓。在一些實施例中，開口112的底部的最低點的水平位於穿隧層104的底表面與頂表面的水平之間，亦即，佈植區118的最深摻雜深度至少低於浮置閘極108的底表面且位於穿隧層104的底表面與頂表面的水平之間。可以確保穿隧層104的品質，不會受到熱退火後佈植區118的影響。在上方描述的浮置閘極108的頂表面與部分側壁被氧化並形成為氧化部分114c的實施例中（參見第4B圖的描述），第二蝕刻製程120在移除襯層114時也一併移除了氧化部分114c，從而增加了開口112的寬度並有助於後續控制閘極的形成。值得注意的是，第二蝕刻製程120仍保持浮置閘極108的底切結構109未露出，此有助於維持裝置性能的表現。另外，在本發明的一些實施例中，由於第一蝕刻製程110與第二蝕刻製程120皆為相同的濕式蝕刻製程，兩者的差異僅為執行的蝕刻時間不同，因此在製造的製程中也具有便利性。
在形成具有漸縮的輪廓的開口112後，可執行進一步的製程以製造快閃記憶體。例如，如第7圖所繪示，順應地形成閘極間介電層122於半導體結構100上，以覆蓋浮置閘極108的頂表面與側壁以及開口112的底部，隨後形成導電層124於閘極間介電層122上，以作為快閃記憶體的控制閘極。在一些實施例中，閘極間介電層122可為單層結構或多層結構，且閘極間介電層122的材料可包含氧化矽、氮化矽、或上述之組合。舉例來說，閘極間介電層122可為氧化矽∕氮化矽∕氧化矽的結構（ONO結構）。在一些實施例中，導電層124也可為單層或多層結構，且導電層124的材料可包含多晶矽、金屬、金屬矽化物、類似的導電材料、或上述之組合。在形成導電層124後，可繼續執行諸如導電層124的蝕刻製程或其他進一步的製程以繼續形成其他的部件，在此不予贅述。
因此，此處描述的各種實施例提供數個優點於現有技術領域。應理解的是，並非全部的優點皆已必然在此討論，也非所有實施例都需要具備特定的優點，且其他實施例可提供不同的優點。綜上所述，本發明實施例藉由形成襯層以及執行離子佈植製程來調整隔離結構的摻雜深度，再經由蝕刻製程移除隔離結構的摻雜區域，可得到較深的開口深度，進而避免浮置閘極間可能產生的耦合效應，且在蝕刻製程後也不會露出浮置閘極的底切結構。在一些實施例中，兩次的蝕刻製程皆是使用濕式蝕刻製程，可避免乾式蝕刻製程的電漿（plasma）轟擊（bombard）對半導體結構（浮置閘極）造成損害。此外，在一些實施例中，藉由將浮置閘極的部分側壁氧化為襯層的一部份，使後續移除襯層時能一併移除被氧化的部分側壁，進而增加開口的寬度，並有助於後續控制閘極的材料的填充。
本發明的範圍，並不限於上述技術特徵的特定組合而成的技術方案，同時也應涵蓋由上述技術特徵或其等同特徵進行任意組合而形成的其它技術方案，所有組合形成的新實施例均在本發明的保護範圍內。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100:半導體結構
102:基板
104:穿隧層
106:隔離結構
107:浮置閘極層
108:浮置閘極
109:底切結構
110:第一蝕刻製程
112:開口
114:襯層
114a:襯層的垂直部分
114b:襯層的水平部分
114c:氧化部分
116:離子佈植製程
118:佈植區
120:第二蝕刻製程
122:閘極間介電層
124:導電層
第1-3、4A、5A、6A及第7圖是根據本發明實施例，繪示出形成半導體結構中間階段的剖面示意圖。 第4B、5B及6B圖是根據本發明實施例，繪示出形成半導體結構中間階段的放大剖面示意圖。
100:半導體結構
102:基板
104:穿隧層
106:隔離結構
108:浮置閘極
109:底切結構
122:閘極間介電層
124:導電層

Claims (15)

  1. 一種半導體結構的形成方法，包括： 提供一半導體基板，其上形成多個浮置閘極，以及位於各該浮置閘極之間的一隔離結構； 執行一第一蝕刻製程以凹蝕該隔離結構，在各該浮置閘極之間形成一開口，並露出各該浮置閘極的部分側壁； 順應地形成一襯層於該開口中； 執行一離子佈植製程，將一摻質佈植入該襯層下方的該隔離結構之中；以及 執行一第二蝕刻製程，移除該襯層以及該襯層下方部分的該隔離結構，使該開口的底部形成漸縮的輪廓。
  2. 如請求項1之半導體結構的形成方法，其中該襯層包括一垂直部分以及一水平部分，且於該離子佈植製程後，該水平部分下方的該隔離結構的摻雜深度大於該垂直部份下方的該隔離結構的摻雜深度。
  3. 如請求項2之半導體結構的形成方法，其中該第二蝕刻製程對該隔離結構被摻雜部分的蝕刻速率大於對該隔離結構未被摻雜部分的蝕刻速率。
  4. 如請求項2之半導體結構的形成方法，其中該隔離結構的摻雜深度由中央向周圍遞減。
  5. 如請求項1之半導體結構的形成方法，其中該開口的底部為U形的輪廓。
  6. 如請求項1之半導體結構的形成方法，其中該第一蝕刻製程凹蝕該隔離結構的深度為該多個浮置閘極的高度的70％至80％。
  7. 如請求項1之半導體結構的形成方法，其中該摻質的材料包括砷、磷、鍺、或上述之組合。
  8. 如請求項1之半導體結構的形成方法，其中該第二蝕刻製程使該開口的底部的最低點的水平低於該多個浮置閘極的底表面的水平。
  9. 如請求項8之半導體結構的形成方法，其中該半導體基板與該多個浮置閘極之間具有一穿隧層，該第二蝕刻製程使該開口的底部的最低點的水平位於該穿隧層的底表面與頂表面的水平之間。
  10. 如請求項1之半導體結構的形成方法，其中該襯層及該多個隔離結構的材料包括氧化物。
  11. 如請求項1之半導體結構的形成方法，其中形成該襯層的步驟包括將該多個浮置閘極的部分側壁氧化為該襯層的一部份，且該第二蝕刻製程包括移除該氧化部分，以於移除該襯層後增加該開口的寬度。
  12. 如請求項1之半導體結構的形成方法，其中該多個浮置閘極具有一底切結構，且該第一蝕刻製程並未暴露該底切結構。
  13. 如請求項12之半導體結構的形成方法，其中該第二蝕刻製程並未暴露該底切結構。
  14. 如請求項1之半導體結構的形成方法，其中該離子佈植製程於該隔離結構中形成一佈植區，該佈植區的最低點的水平至少低於該多個浮置閘極的底表面的水平。
  15. 如請求項1之半導體結構的形成方法，其中該多個浮置閘極的材料包括摻雜的多晶矽或無摻雜的多晶矽。
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