TWI798088B

TWI798088B - 積體電路結構及其形成方法

Info

Publication number: TWI798088B
Application number: TW111118431A
Authority: TW
Inventors: 王立為; 李鴻志; 周福興; 李士勤
Original assignee: 旺宏電子股份有限公司
Priority date: 2022-05-17
Filing date: 2022-05-17
Publication date: 2023-04-01
Also published as: TW202347735A

Abstract

積體電路結構包括基材、導電層、多個記憶體元件、接合墊以及源極線。導電層位於基材上方。多個記憶體元件於一垂直方向上堆疊於導電層上方。接合墊位於導電層上方。源極線自接合墊向上延伸且具有一下部位以及一上部位。下部位嵌入於接合墊，上部位具有一側壁，相連於接合墊的一側壁。源極線的頂端具有一第一橫向尺寸，該第一橫向尺寸大於接合墊的一第二橫向尺寸。

Description

積體電路結構及其形成方法

本揭露係關於一種積體電路結構，特別係關於一種形成積體電路結構的方法。

本揭露一般係關於半導體元件，且特別地係關於三維(3-dimesional，3D)記憶體元件及形成此類半導體元件的方法。

由於各種電子元件(如電晶體、二極體、電阻器、電容器等)的積體密度不斷提高，半導體產業經歷了快速增長。在大多數情況下，積體密度的提高來自於最小特徵尺寸的反復減小，這允許更多的組件整合至給定面積中。

本揭露提供一種積體電路結構。積體電路結構包括基材、導電層、多個記憶體元件、接合墊以及源極線。導電層位於基材上方。多個記憶體元件於一垂直方向上堆疊於導電層上方。接合墊位於導電層上方。源極線自接合墊向上延伸且具有一下部位以及一上部位。下部位嵌入於接合墊，上部位具有一側壁，相連於接合墊的一側壁。源極線的頂端具有一第一橫向尺寸。第一橫向尺寸大於接合墊的一的一第二橫向尺寸。

於一些實施方式中，源極線的頂端的第一橫向尺寸至少大於源極線在與接合墊的一頂端等高的一位置的一第三橫向尺寸的1.5倍。

於一些實施方式中，積體電路結構更包括：橫向環繞源極線以及接合墊的一介電材料。源極線的頂端的第一橫向尺寸大於位於接合墊上的介電材料的一第三橫向尺寸。

於一些實施方式中，記憶體元件各包括閘極層。記憶體元件的閘極層橫向地延伸於導電層上方，且源極線的上部位重疊於記憶體元件的閘極層。

於一些實施方式中，積體電路結構更包括：於垂直方向上與記憶體元件交替堆疊的多個絕緣層。源極線的上部位重疊於絕緣層。

本揭露提供一種形成積體電路結構的方法。形成積體電路結構的方法包括：在一基材上形成包含有於一垂直方向上交替堆疊的多個絕緣層以及多個犧牲層的一多層堆疊結構；在多層堆疊結構中形成第一通孔；在第一通孔中形成記憶層、通道層以及第一介電材料；在多層堆疊結構中形成第二通孔；在多層堆疊結構中形成記憶體陣列；沉積第二介電材料於記憶體陣列上方以及第二通孔中；形成源極線於第二通孔中。

於一些實施方式中，形成積體電路結構的方法更包含：形成一接合墊於該第二通孔中，其中該第二介電材料橫向環繞該源極線以及該接合墊，該源極線的一頂端的一第一橫向尺寸大於位於該接合墊上的該第二介電材料的一第二橫向尺寸。

於一些實施方式中，其中形成第二介電材料更包含：對第二介電材料進行乾蝕刻製程以移除第二介電材料中位於第二通孔上方的一懸凸部。前述乾蝕刻製程包含引入一氟化碳(C_xF_y)氣體至第二介電材料上方，其中x與y分別為整數，且y/x小於3。

於一些實施方式中，氟化碳氣體包含C₄F₆、C₄F₈、C₅F₈、C₃F₈或前述氣體的任意組合。

於一些實施方式中，第二通孔的頂端具有一第一橫向尺寸。第一橫向尺寸至少大於第二通孔的中間部位的一第二橫向尺寸的1.5倍。

100:積體電路結構

101:半導體基材

102:隔離層

103:導電層

103t:頂表面

104:隔離層

104t:頂表面

105:接觸栓塞

105t:頂表面

107:記憶層

108:通道層

109:介電材料

110:多層堆疊結構

110t:頂表面

111-115:犧牲層

120:閘極層

121-126:絕緣層

127:記憶單元

131:接合墊

133:介電材料

133a:上部曲面

133b:下部傾斜面

135:接合墊

135s:側壁

135t:頂端

137:金屬插塞

137m:下部位

137t:頂端

137u:上部位

137w:底端

137a:上部凹側壁

137b:下部凹側壁

139:層間介電層

141:互連導電柱

143:位線

200:積體電路結構

233:介電材料

233a:斜面

237:金屬插塞

237t:頂端

237w:底端

237a:上部傾斜側壁

237b:下部凹側壁

300:積體電路結構

333:介電材料

333a:上部斜面

333b:下部斜面

333c:中間表面

337:金屬插塞

337t:頂端

337w:底端

337a:上部側壁

337b:下部側壁

337c:中間表面

C1:尖角

D1:橫向尺寸

D2:橫向尺寸

O1:接觸開口

O2:通孔

O21:上部位O3:通孔

O31:上部位

O32:下部位

P1:蝕刻製程

P2:平坦化製程

P3:回蝕製程

P4:蝕刻製程

P5:回蝕製程

P6:乾蝕刻製程

P7:平坦化製程

P8:乾蝕刻製程

P9:乾蝕刻製程

R:凹槽

R1:圓角

R2:尖角

R3:尖角

R4:尖角

S1:空間

W1:寬度

W2:寬度

W3:寬度

Wb:寬度

Wm:寬度

Wt:寬度

X:方向

Y:方向

Z:方向

本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容可最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。

第1圖至第13圖、第14A圖、第15A圖、第16圖繪示了根據本揭露的一些實施方式的積體電路結構於各個階段的形成方法的剖視圖。

第14B圖以及第15B圖繪示了根據本揭露的一些實施方式的積體電路結構於各個階段的形成方法的剖視圖。

第14C圖以及第15C圖繪示了根據本揭露的一些實施方式的積體電路結構於各個階段的形成方法的剖視圖。

以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施方式、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施方式，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施方式。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施方式及/或組態之間的關係。

此外，為了便於描述，在本文中可使用空間相對術語，諸如「在......下面」、「在......之下」、「下部」、「在......之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。

如本文中所使用，「大約」、「約」、「大致」、或「大體上」應通常指給定值或範圍之20%內、或10%內、或5%內。然而，熟習此項技術者將認識到，在整個描述中所引用的值或範圍僅係實例，且可隨著積體電路的規模縮小而減小。本文中給定之數量為近似值，從而意謂術語「大約」、「約」「大致」、或「大體上」在並未明確陳述情況下可予以推斷。

對於半導體元件的發展，高儲存密度的記憶體元件是一個發展的方向。因此，三維(3-dimesional，3D)積體電路(integrated circuit；IC)記憶體元件，例如：三維NAND，可以通過其多層結構以提供高儲存密度。然而，三維NAND中堆疊的層數越多，在三維NAND中形成源極線的難度就越大，這可能導致在源極線中形成縫隙。在源極線上進行平坦化製程之後，蝕刻氣體(例如，氟)將被捕獲/卡在縫隙中並影響後續的製程(例如：氟洩漏)。

因此，在各種實施方式中，本揭露提供了一種頂部加寬蝕刻製程(top widen etching process)，此製程可以避免在源極線中形成接縫。具體而言，頂部加寬蝕刻製程係透過在低壓下在介電材料上引入高分子蝕刻氣體來執行頂部加寬蝕刻製程以修飾源極線溝槽，並接著在修飾後之源極線溝槽中將形成源極線。頂部加寬蝕刻製程可增加電漿垂直向下衝擊介電材料的能力以擴大源極線溝槽的上部位，並同時僅以最小限度地移除源極線溝槽中的介電材料的下部位。因此，源極線溝槽的上部位和下部位之間的差異可以被增加，以改善後續為了形成源極線所執行之沉積製程的間隙填充製程容忍度(gap fill window)並避免於源極線中形成縫隙。

第1圖至第13圖、第14A圖、第15A圖、第16圖繪示了根據本揭露的一些實施方式的積體電路結構100於各個階段的形成方法的剖視圖。請參照第1圖，於一些實施方式中，隔離層102、導電層103以及隔離層104係依序地形成於半導體基材101上。於一些實施方式中，導電層103可做為記憶體元件的一共用源極線。接著，多個接觸開口O1係被形成以穿過隔離層102、導電層103以及隔離層104，以暴露出半導體基材101的多個部位。接著，多個接觸栓塞105分別形成於多個接觸開口O1中以透過導電層103而電性連接觸半導體基材101。

於一些實施方式中，接觸栓塞105的形成方法包含進行一蝕刻製程以移除部分的隔離層102、導電層103以及隔離層104，進而形成多個接觸開口O1。接著，一導電材料，例如：多晶矽，透過一沉積製程，例如：低壓化學氣體沉積(low pressure chemical vapor deposition(LPCVD))製程，而形成於隔離層104上以填充多個接觸開口O1。接著，一平坦化製程，例如：化學機械研磨(chemical mechanical polish(CMP))製程利用隔離層104作為停止層被執行以移除位於隔離層104上方的導電材料，進而形成接觸栓塞105。因此，各個接觸栓塞105 具有頂表面105t，頂表面105t實質上高於導電層103的頂表面103t，且實質上齊平於隔離層104的頂表面104t。

於一些實施方式中，半導體基材101的材質可包含p型摻雜或n型摻雜的半導體材料或非摻雜的半導體材料，例如：多晶矽、鍺或任何其他適合的半導體材料。於一些實施方式中，隔離層102、104的材質可包含介電材料，例如：氧化矽、氮化矽、氮氧化矽、矽酸鹽、前述材料的任意組合或任何適當的介電材料。於一些實施方式中，接觸栓塞105的材質可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意組合或其他適合的導電材料。

請參考第2圖，包含有交替堆疊的絕緣層121-126和犧牲層111-115的多層堆疊結構110形成在半導體基材101上。絕緣層121-126以及犧牲層111-115係彼此平行地延伸配置且沿著方向Z交互的堆疊。絕緣層121以及絕緣層126分別作為多層堆疊結構110的最底層以及最頂層。於一些實施方式中，多層堆疊結構110也可被稱為膜狀堆疊結構。

於一些實施方式中，犧牲層111-115的材質可包含氮化矽化合物，例如：氮化矽、氮氧化矽、氮碳化矽或前述材料的任意組合。於一些實施方式中，位於最頂的犧牲層115也可被稱為虛擬源極線氮化矽層，而犧牲層111-114也可被稱為虛擬字線氮化矽層。於一些實施方式中，絕緣層121-126的材質可包含介電材料，例如：氧化矽、氮化矽、氮氧化矽、矽酸鹽或前述材料的任意組合。於一些實施方式中，位於最頂的絕緣層126也可被稱為硬遮罩氧化物層。然而，應注意的是，在本揭露的實施方式中，犧牲層111-115的材質係不同於與絕緣層121-126的材質。舉例而言，犧牲層111-115的材質可為氮化矽，而絕緣層121-126的材質可為氧化矽。於一些實施方式中，犧牲層111-115以及絕緣層121-126可透過低壓化學氣相沉積(low pressure chemical vapor deposition(LPCVD))而形成。

請參考第3圖，蝕刻製程P1，例如：通孔製程(hole etch process)，係被執行而形成穿過多層堆疊結構110的多個通孔O2以暴露接觸栓塞105。於一些實施方式中，蝕刻製程P1可為非等向性蝕刻製程，例如：反應性離子蝕刻(reactive ion etching；RIE)製程。蝕刻製程P1係利用一圖案化的硬遮罩層(圖未示)作為蝕刻遮罩而被執行於多層堆疊結構110上。通孔O2可為沿著方向Z延伸而穿過多層堆疊結構110的圓孔狀通孔，並延伸至接觸栓塞105的頂表面105t。犧牲層111-115以及絕緣層121-126所暴露的多個部位可做為通孔O2的側壁。

請參考第4圖，記憶層107以及通道層108依序形成在通孔O2的側壁。因此，記憶層107係設置於通道層108與犧牲層111-115之間。於一些實施方式中，記憶層107可包含複合層。前述複合層具有但不限制於氧化物層-氮化物層-氧化物層(oxide-nitride-oxide；ONO)結構、氧化物層-氮化物層-氧化物層-氮化物層-氧化物層(oxide-nitride-oxide；ONONO)結構或氧化物層-氮化物層-氧化物層-氮化物層-氧化物層-氮化物層-氧化物層(oxide-nitride-oxide；ONONONO)結構，且共形地形成而覆蓋在多層堆疊結構110上方、通孔O2的側壁以及底部。接著，一蝕刻製程係被執行以移除前述複合層的位於多層堆疊結構110的頂表面110t以及通孔O2的底部上的部分，使得接觸栓塞105的頂表面105t被暴露出。

接著，通道層108共形地沉積於記憶層107上方，因而積體電路結構100可包含垂直通道快閃記憶體元件。通道層108係電性接觸於接觸栓塞105的頂表面105t。於一些實施方式中，通道層108可包含半導體材料，例如：多晶矽、鍺或其他摻雜或非摻雜的半導體材料。舉例而言，通道層108的材質可包含非摻雜的多晶矽。

請參考第5圖，介電材料109沉積於通道層108上方並且填充於通孔O2中。於一些實施方式中，介電材料109的材質可包含氧化矽。於一些實施方式中，介電材料109可使用相同於絕緣層121-126的材料所製成。於一些實施方式中，介電材料109可使用不同於絕緣層121-126的材料所製成。

請參考第6圖，平坦化製程P2(例如：化學機械研磨(chemical mechanical polishing；CMP)製程)係被執行以移除在多層堆疊結構110的頂表面110t上方多餘的介電材料109以及通道層108。在此步驟進行之後，通道層108會環繞位於通孔O2中的介電材料109。記憶層107會環繞位於於通孔O2中的通道層108。

請參考第7圖，對介電材料109、通道層108以及記憶層107執行回蝕(etching back)製程P3以再現通孔O2的上部位O21。於一些實施方式中，回蝕製程P3可為濕蝕刻製程，例如：將半導體基材101浸入氫氟酸(hydrofluoric acid；HF)中。於一些實施方式中，回蝕製程P3可為乾蝕刻製程。舉例而言，乾蝕刻製程的執行可利用氫氟酸/氨(HF/NH₃)或三氟化氮/氨(NF₃/NH₃)作為蝕刻氣體。

請參考第8圖，接合墊131係形成於通孔O2的上部位O21中並位於介電材料109上以與通道層108形成電性接觸。於一些實施方式中，接合墊131係藉由於多層堆疊結構110上方沉積多晶矽、鍺或摻雜的半導體材料所形成。一般而言，前述摻雜的半導體材料可使用n型摻雜劑(N⁺)，例如：磷或砷。接著，一平坦化製程可被執行以移除在多層堆疊結構110的頂表面110t上方多餘的半導體材料。在此步驟進行之後，接合墊131可形成如第8圖所示。於一些實施方式中，接合墊131可為p型摻雜(P⁺)多晶矽接合墊。

請參考第9圖，蝕刻製程P4係被執行以形成沿著方向Z穿過多層堆疊結構110並終止在導電層103的頂表面103t的通孔O3，藉此通孔O3可部分暴露出犧牲層111-115以及絕緣層121-126。於一些實施方式中，蝕刻製程P4可為非等向性蝕刻製程，例如：反應性離子蝕刻(reactive ion etching；RIE)製程。蝕刻製程P4係利用一圖案化的硬遮罩層(圖未示)作為蝕刻遮罩而被執行於多層堆疊結構110上。如第9圖所示，當蝕刻製程P4完成時，通孔O3可以形成為具有碗形截面輪廓。具體而言，當於一剖面視角下，通孔O3的寬度可自通孔O3的下部位向通孔O3的中部位漸增，並且從通孔O3的中間部位向通孔O3的上部位漸減。於一些實施方式中，通孔O3可以與多層堆疊110中犧牲層111-115以及絕緣層122-125中之一者相同的一水平高度上具有最大寬度。於一些實施方式中，通孔O3可以在通孔O3的中間位置具有最大寬度Wm，最大寬度Wm大於通孔O3的底端和頂端的寬度Wb和寬度Wt。於一些實施方式中，通孔O3的最大寬度Wm係位於與犧牲層111-115中的最高一者的頂表面相同的一水平高度。於一些實施方式中，通孔O3也可被稱為源極線溝槽(source line trench；SLT)。於一些實施方式中，寬度也可被稱為橫向尺寸。

請參考第10圖，犧牲層111-115係使用，例如：磷酸(phosphoric acid；H₃PO₄)，並透過通孔O3而被移除，以暴露出部分的記憶層107。因此，空間S1係被形成而繼承了犧牲層111-115的形狀。

請參考第11圖，多個閘極層120透過通孔O3而形成於空間S1中。因此，多個記憶單元127可被定義在閘極層120、記憶層107以及通道層108交會的位置，以在多層堆疊結構110中形成記憶體單元陣列。於一些實施方式中，記憶單元127也可被稱為記憶體元件。於一些實施方式中，閘極層120的材質可包含多晶矽、金屬或其他適合的導電材料。於一些實施方式中，閘極層120可包含多個金屬層，例如：TiN/W,TaN/W,TaN/Cu或其他適合的金屬層。於一些實施方式中，閘極層120可包含介電層，例如：AlO_x。舉例而言，每一閘極層120可為多層結構而包含高介電常數材料層(例如：HfO_x層或AlO_x層)、TiN層以及鎢層。於一些實施方式中，多個閘極層120中的至少一者的橫向端部可朝向記憶層107凹陷。

請參考第12圖，介電材料133沉積於多層堆疊結構110上方並且填充於通孔O3中以襯於通孔O3的側壁。於一些實施方式中，介電材料133的材質可包含介電材料，例如：氧化矽、氮化矽、氮氧化矽、矽酸鹽、前述材料的任意組合或任何適當的介電材料。於一些實施方式中，介電材料133的材質可相同於絕緣層121-126的材質。於一些實施方式中，介電材料133的材質可不同於絕緣層121-126的材質。接著，一蝕刻製程係被執行以移除介電材料133位於導電層103的頂表面103t的部位以使得導電層103被暴露出。

請參考第13圖，接合墊135係形成於通孔O3中以與導電層103形成電性接觸。於一些實施方式中，接合墊135係藉由於多層堆疊結構110上方沉積多晶矽、鍺或摻雜的半導體材料所形成。一般而言，前述摻雜的半導體材料可使用n型摻雜劑(N⁺)，例如：磷或砷。接著，一平坦化製程可被執行以移除在多層堆疊結構110的頂表面110t上方多餘的半導體材料。接著，對接合墊135執行退火(annealing)製程。接著，對接合墊135執行回蝕(etching back)製程P5以再現通孔O3的上部位O31。於一些實施方式中，回蝕製程P5可為濕蝕刻製程，例如：將半導體基材101浸入氫氟酸(hydrofluoric acid；HF)中。於一些實施方式中，回蝕製程P5可為乾蝕刻製程。舉例而言，乾蝕刻製程的執行可利用氫氟酸/氨(HF/NH₃)或三氟化氮/氨(NF₃/NH₃)作為蝕刻氣體。在此步驟進行之後，接合墊135可形成如第13圖所示。於一些實施方式中，接合墊135可為p型摻雜(P⁺)多晶矽接合墊。於一些實施方式中，由於沉積的性質，接合墊135在其頂面具有凹槽R。

請參考第14A圖，對介電材料133執行一乾蝕刻製程P6以移除介電材料133上靠近通孔O3的尖角C1(見第13圖)，使得通孔O3的上部位O31的橫向尺寸D1可以被擴大，進而改善了隨後的一個或多個沉積製程(例如，用於形成如第15A圖中所示的位於通孔O3中的金屬插塞137的製程)的間隙填充製程容忍度，且避免了在金屬插塞137中形成縫隙(seam)。於一些實施方式中，乾蝕刻製程P6也可被稱為頂部加寬蝕刻製程。於一些實施方式中，尖角C1也可被稱為懸凸部。

如果通孔O3的上部位O31的橫向尺寸D1小於通孔O3在與接合墊135的最頂端齊平的位置處的橫向尺寸D2(例如：具有碗形輪廓的通孔)，通孔O3的間隙填充製程容忍度可能太小而無法使得隨後的沉積製程可適當地在具有碗形輪廓的通孔中進行，因而縫隙會形成在通孔O3中的金屬插塞中。在金屬插塞上進行平坦化製程之後，蝕刻氣體(例如：氟)將被捕獲/卡在縫隙中並影響後續的製程(例如：氟洩漏)。

因此，本揭露提供一種可避免在通孔O3中的金屬插塞中形成縫隙的方法。具體而言，乾蝕刻製程P6是透過將高分子蝕刻氣體引入其中具有半導體基材101的處理腔室來執行的。在將高分子化學物質引入處理腔室之後，電漿(plasma)會被觸發而形成。乾蝕刻製程P6會電漿中的離子相對於半導體基材101的表面上下移動。

於一些實施方式中，半導體基材101下方的晶圓支撐結構可做為電容耦合結構的一塊板，而半導體基材101上方的導電電漿則提供互補電極。乾蝕刻製程P6的射頻(radio frequency；RF)偏置功率電性連接至晶圓支撐件，以產生與半導體基材101的表面正交的電場，前述電場可以加速電漿離子進入和離開半導體基材101的表面。離子濺射通過物理轟擊表面以蝕刻半導體基材101的表面，進而去除介電材料133的尖角C1(見第13圖)。

於一些實施方式中，乾蝕刻製程P6可為電漿蝕刻製程，並使用高分子氣體(例如：氟化碳(C_xF_y))、氧氣(O₂)以及氬氣(Ar)且在低壓下進行，這樣增加了電漿垂直向下衝擊介電材料133的能力以擴大通孔O3的上部位O31，並同時僅以最小限度地移除通孔O3中的介電材料133的下部位。因此，通孔O3的上部位O31和下部位O32之間的差異可以被增加，以改善後續沉積製程的間隙填充製程容忍度。作為舉例而非限製本揭露，通孔O3的橫向尺寸D1可以至少大於通孔O3的橫向尺寸D2的1.5倍，其中橫向尺寸D2係位於在與接合墊135的最頂端齊平的位置。

於一些實施方式中，高聚合氣體(例如：氟化碳(C_xF_y)氣體，其中x與y分別為整數，且y/x小於3)可提供更多的電漿物質以用於濺射蝕刻介電材料133的上層。於一些實施方式中，氟化碳氣體可包含C₄F₆、C₄F₈、C₅F₈、C₃F₈或前述氣體的任意組合。於一些實施方式中，在乾蝕刻製程P6中所使用的蝕刻氣體可不同於在回蝕製程P5(參見第13圖)和/或蝕刻製程P4(參見第9圖)中所使用的蝕刻氣體。在蝕刻過程中，乾蝕刻製程P6中高分子氣體流入處理腔室的流量可以在約20至50sccm的範圍(例如：20、30、40或50sccm)，且氬氣流入處理腔室的流量可以在從大約200到500sccm的範圍(例如：200、250、300、350、400、450或500sccm)。

於一些實施方式中，乾蝕刻製程P6中的壓力可以在約10至100mT的範圍(例如：約10、20、30、40、 50、60、70、80、90或100mT)。於一些實施方式中，乾蝕刻製程P6可在低於回蝕製程P5(參見第13圖)和/或蝕刻製程P4(參見第9圖)的壓力下進行。於一些實施方式中，乾蝕刻製程P6的持續時間可大於約15秒。在乾蝕刻製程P6的執行期間，電漿可以透過開啟頂部射頻源產生器以及射頻偏壓產生器來形成，其中頂部射頻源產生器的頻率在大約1到3MHz的範圍(例如：1、1.5、2、2.5或3MHz)，而功率在大約800到1200的範圍(例如，800、900、1000、1100或1200W)，射頻偏壓產生器的頻率在大約25到35MHz的範圍(例如：25、27、30或35MHz)，而功率在大約3000到4000的範圍(例如，3000、3500或4000W)。於一些實施方式中，射頻偏壓產生器的射頻偏壓功率的增加可以增加通孔O3的上部位O31與下部位O32之間寬度的差異，使得可後續沉積製程的間隙填充製程容忍度可以被改善。

因此，與不進行乾蝕刻製程P6的情況相比，乾蝕刻製程P6可抑制在介電材料133上形成懸凸(overhang)，因而改善了一個或多個後續沉積製程的間隙填充製程容忍度(例如：形成如第15A圖所示之金屬插塞137的製程)。乾蝕刻製程P6中的濺射蝕刻可導致在介電材料133上形成圓角R1，圓角R1包括上部曲面133a和具有比曲面133a更陡的斜率的下部傾斜面133b。上部曲面133a和下部傾斜面133b的形成使得介電材料133中通孔O3的上部位O31的剩餘部分隨著其延伸遠離接合墊135而變寬，因而改善了一個或多個後續沉積製程的間隙填充製程容忍度。於一些實施方式中，如圖14A所示的介電材料133中的通孔O3的上部位O31的剩餘部分也可被稱為紅酒杯形輪廓。於一些實施方式中，本揭露也可應用於動態隨機存取記憶體(dynamic random access memory；DARM)、NOR快閃記憶體(NOR flash memory)或NAND快閃記憶體(NAND flash memory)中的其他介電材料或電導蝕刻(conductance etch)。

請參考第15A圖，金屬插塞137形成在通孔O3的上部位O31。具體而言，導電材料沉積在多層堆疊結構110上方，並填充於通孔O3中。接著，平坦化製程P7(例如：化學機械研磨(chemical mechanical polishing；CMP)製程)係被執行以移除在多層堆疊結構110的頂表面110t上方多餘的導電材料。在此步驟進行之後，金屬插塞137形成在通孔O3中。金屬插塞137可透過介電材料133與閘極層120電性絕緣，並通過接合墊135與導電層103電性接觸。於一些實施方式中，金屬插塞137也可被稱為源極線。於一些實施方式中，金屬插塞137的材質可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意組合或其他適合的導電材料。

金屬插塞137自接合墊135向上延伸且具有下部位137m以及上部位137u。金屬插塞137的下部位137m嵌入於接合墊135。於一些實施方式中，金屬插塞137的上部位137u可具有上部凹側壁137a，而金屬插塞137 的下部位137m可具有下部凹側壁137b。金屬插塞137的上部位137u的上部凹側壁137a可相連於接合墊135的側壁135s。金屬插塞137可具有從其底端137w到其頂端137t增加的寬度。金屬插塞137的頂端137t的寬度W1大於接合墊135的寬度。於一些實施方式中，金屬插塞137的頂端137t的寬度W1可至少大於金屬插塞137與接合墊135的頂端135t齊平處的寬度W2的1.5倍。於一些實施方式中，金屬插塞137的頂端137t或上部位137u可重疊閘極層120。於一些實施方式中，金屬插塞137的頂端137t的橫向尺寸可大於通孔O3的最大橫向尺寸。於一些實施方式中，金屬插塞137中不存在縫隙。介電材料133橫向環繞金屬插塞137以及接合墊135。於一些實施方式中，金屬插塞137的頂端137t的寬度W1可大於位於接合墊135上的介電材料133的寬度W3。於一些實施方式中，金屬插塞137的上部位137u可重疊於絕緣層122-125。

請參考第16圖，層間介電(inter-layer dielectric；ILD)層139形成在介電材料133與金屬插塞137上方。接著，多個位線(bit line)143透過形成在層間介電層139中的互連導電柱141而電性連接到接合墊131。接著，在執行一系列後端(back end of line；BEOL)製程(圖未示)之後，包括多個存儲單元127的基體電路結構100形成如圖16所示。於一些實施方式中，由閘極層120、記憶層107以及通道層108所定義的記憶單元127可透過位線143電性耦合到解碼器(圖未示)，例如：行解碼器或列解碼器。來自位線143的電流可通過通道層108、接觸插塞105、導電層103(作為底部共用源極線)、接合墊131以及金屬插塞134流至地線。換言之，用於執行讀取/編程操作的電流路徑不流經半導體基材101。因此，執行讀/寫操作的電流路徑可被縮短，因而記憶體元件的操作電阻和功耗可被降低。

於一些實施方式中，層間介電層139的材質可包含介電材料，例如：氧化矽、氮化矽、氮氧化矽、矽酸鹽、前述材料的任意組合或任何適當的介電材料。於一些實施方式中，位線143的材質可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意組合或其他適合的導電材料。於一些實施方式中，互連導電柱141的材質可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意組合或其他適合的導電材料。

第14B圖以及第15B圖繪示了根據本揭露的一些實施方式的積體電路結構200於各個階段的形成方法的剖視圖。形成積體電路結構200的過程與前述形成積體電路結構100的過程基本相同，為了清楚起見，在此不再贅述。第14B圖以及第15B中金屬插塞237的輪廓不同於第1-13、14A、15A、16圖中金屬插塞137的輪廓。

第14B圖繪示了根據本揭露的一些實施方式的對應於第14A圖的步驟的積體電路結構200。如第14B圖所示，乾蝕刻製程P8可為電漿蝕刻製程，並使用高分子氣體且在低壓下進行，這樣增加了電漿垂直向下衝擊介電材料233的能力。蝕刻氣體可包含高聚合氣體，例如：C₄F₆、C₄F₈、C₅F₈、C₃F₈或它們的組合。與不進行乾蝕刻製程P8的情況相比，乾蝕刻製程P8可抑制在介電材料233上形成懸凸(overhang)，因而改善了一個或多個後續沉積製程的間隙填充製程容忍度(例如：形成如第15B圖所示之金屬插塞237的製程)。乾蝕刻製程P8中的濺射蝕刻可導致在介電材料233上形成尖角R2，尖角R2包括斜面233a。斜面233a的形成使得介電材料233中通孔O3的上部位O31的剩餘部分隨著其延伸遠離接合墊135而變寬，因而改善了一個或多個後續沉積製程的間隙填充製程容忍度。於一些實施方式中，如圖14B所示的介電材料233中的通孔O3的上部位O31的剩餘部分也可被稱為角形輪廓。

第15B圖繪示了根據本揭露的一些實施方式的對應於第14B圖的步驟的積體電路結構200。如第15B圖所示，金屬插塞237可具有上部傾斜側壁237a和下部凹側壁237b。金屬插塞237可具有從其底端237w到其頂端237t增加的寬度。具體而言，金屬插塞237的頂端237t的寬度可至少大於金屬插塞237與接合墊135的頂端135t齊平處的寬度的1.5倍。於一些實施方式中，金屬插塞237的頂端237t的橫向尺寸可至少大於通孔O3的最大橫向尺寸。於一些實施方式中，金屬插塞237中不存在縫隙。

第14C圖以及第15C圖繪示了根據本揭露的一些實施方式的積體電路結構300於各個階段的形成方法的剖視圖。形成積體電路結構300的過程與前述形成積體電路結構100的過程基本相同，為了清楚起見，在此不再贅述。第14C圖以及第15C中金屬插塞337的輪廓不同於第1-13、14A、15A、16圖中金屬插塞137的輪廓。

第14C圖繪示了根據本揭露的一些實施方式的對應於第14A圖的步驟的積體電路結構300。如第14C圖所示，乾蝕刻製程P9可為電漿蝕刻製程，並使用高分子氣體且在低壓下進行，這樣增加了電漿垂直向下衝擊介電材料333的能力。蝕刻氣體可包含高聚合氣體，例如：C₄F₆、C₄F₈、C₅F₈、C₃F₈或它們的組合。與不進行乾蝕刻製程P9的情況相比，乾蝕刻製程P9可抑制在介電材料333上形成懸凸(overhang)，因而改善了一個或多個後續沉積製程的間隙填充製程容忍度(例如：形成如第15C圖所示之金屬插塞337的製程)。

乾蝕刻製程P9中的濺射蝕刻可導致在介電材料333上形成尖角R3、R4，尖角R3、R4包括上部斜面333a、下部斜面333b以及中間表面333c。上部斜面333a自下部斜面333b的頂部橫向縮回，中間表面337c將下部斜面333b的頂部連接到上部斜面333a的底部。上部斜面333a、下部斜面333b的形成使得介電材料333中通孔O3的上部位O31的剩餘部分隨著其延伸遠離接合墊135而變寬，因而改善了一個或多個後續沉積製程的間隙填充製程容忍度。於一些實施方式中，如圖14C所示的介電材料333中的通孔O3的上部位O31的剩餘部分也可被稱為階梯形輪廓。

第15C圖繪示了根據本揭露的一些實施方式的對應於第14C圖的步驟的積體電路結構300。如第15C圖所示，金屬插塞337包含上部側壁337a、自上部側壁337a的底部橫向後退的下部側壁337b以及將上部側壁337a的底部連接到下部側壁337b的頂部的中間表面337c。金屬插塞337可具有從其底端337w到其頂端337t增加的寬度。具體而言，金屬插塞337的頂端337t的寬度可至少大於金屬插塞337與接合墊135的頂端135t齊平處的寬度的1.5倍。於一些實施方式中，金屬插塞337的頂端337t的橫向尺寸可至少大於通孔O3的最大橫向尺寸。於一些實施方式中，金屬插塞337中不存在縫隙。

因此，基於上述討論，可看出本揭露具有優點。然而應理解，其他實施方式也可提供額外的優點，且並非所有的優點都必須在本文中揭示。此外，沒有特定的優點需要用於所有的實施方式中。在本揭露的各種實施方式中提供了一種頂部加寬蝕刻製程，此製程可以避免在源極線中形成接縫。具體而言，頂部加寬蝕刻製程係透過在低壓下在介電材料上引入高分子蝕刻氣體來執行頂部加寬蝕刻製程以修飾源極線溝槽，並接著在修飾後之源極線溝槽中將形成源極線。頂部加寬蝕刻製程可增加電漿垂直向下衝擊介電材料的能力以擴大源極線溝槽的上部位，並同時僅以最小限度地移除源極線溝槽中的介電材料的下部位。因此，源極線溝槽的上部位和下部位之間的差異可以被增加，以改善後續為了形成源極線所執行之沉積製程的間隙填充製程容忍度(gap fill window)並避免於源極線中形成縫隙。

前述內容概述若干實施方式的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。