CN113394185A - 半导体器件及其制作方法、芯片 - Google Patents
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Abstract
本发明提供一种半导体器件及其制作方法、芯片，半导体器件包括：第一晶圆，第一晶圆包括第一衬底、位于第一衬底上的第一介质层和嵌设在第一介质层中的导电层，第一衬底靠近第一介质层的一侧形成有沟槽隔离层，导电层形成在沟槽隔离层上；硅通孔，硅通孔贯穿第一衬底和沟槽隔离层并暴露出导电层；互连层，互连层填充在硅通孔中并与导电层电连接。本发明的第一晶圆的导电层形成在沟槽隔离层上，如此一来，硅通孔刻蚀过程中产生的大量等离子体被沟槽隔离层阻挡，无法通过导电层进入到第一晶圆，从而减少或避免了硅通孔刻蚀过程引起半导体器件的等离子体诱导损伤(PID)。
Description
技术领域
本发明属于集成电路制造技术领域，具体涉及一种半导体器件及其制 作方法、芯片。
背景技术
TSV(Through Silicon Via，硅通孔)技术是通过在芯片与芯片之间， 晶圆和晶圆之间制造垂直导通，实现芯片之间互连的技术，其能在三维方 向使得堆叠密度更大。三维芯片允许多层堆叠，实现多个平面器件垂直堆 叠。晶圆级三维堆叠技术中，背面引线工艺是重要技术环节，目前常采用 TSV(硅通孔)技术实现。
上下两片晶圆键合之后，背面引线工艺常采用TSV工艺，通过刻蚀上 晶圆的硅衬底形成硅通孔，该硅通孔暴露出插塞，在硅通孔中形成互连层， 互连层通过插塞与上晶圆中的金属层电连接，之后在上晶圆顶部(背面) 制作焊盘与硅通孔中的互连层电连接，实现背面引线工艺，即将金属层通 过焊盘从背面引出。
但是硅通孔刻蚀过程时，包含带能离子、电子和激发分子的等离子体 (Plasma)可对晶圆上的敏感器件引起等离子体诱导损伤(PID，Plasma Induce Damage)，导致电性失效或功能失效。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法、芯片，减少或 避免硅通孔刻蚀过程引起半导体器件的等离子体诱导损伤(PID)。
本发明提供一种半导体器件，包括：
第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一 介质层和嵌设在所述第一介质层中的导电层，所述第一衬底靠近所述第一 介质层的一侧形成有沟槽隔离层，在沿所述第一晶圆的厚度方向上，所述 导电层与所述沟槽隔离层至少部分重叠；
硅通孔，所述硅通孔贯穿所述第一衬底和所述沟槽隔离层并暴露出所 述导电层；
互连层，所述互连层填充在所述硅通孔中并与所述导电层电连接。
进一步的，所述沟槽隔离层形成在隔离有源区的位置和/或对应所述导 电层的位置。
进一步的，所述沟槽隔离层的厚度范围为：1000埃～6000埃。
进一步的，所述导电层包括插塞，沿所述第一晶圆的厚度方向，所述 插塞从所述第一介质层中延伸至所述沟槽隔离层。
进一步的，在所述第一介质层中，所述插塞远离所述第一衬底的一侧 分布有金属层，所述互连层通过所述插塞与所述金属层电连接。
进一步的，所述半导体器件还包括第二晶圆，所述第二晶圆包括第二 衬底和位于第二衬底上的第二介质层、嵌设在所述第二介质层中的第二金 属层、贯穿部分厚度的所述第二介质层的第二开孔和填充在所述第二开孔 中的第二键合金属层；所述第一晶圆还包括贯穿部分厚度的所述第一介质 层的第一开孔和填充在所述第一开孔中的第一键合金属层；所述第一介质 层面向所述第二介质层键合，所述第一键合金属层面向所述第二键合金属 层键合。
本发明还提供一种半导体器件的制作方法，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的 第一介质层和嵌设在所述第一介质层中的导电层，所述第一衬底靠近所述 第一介质层的一侧形成有沟槽隔离层，在沿所述第一晶圆的厚度方向上， 所述导电层与所述沟槽隔离层至少部分重叠；
形成硅通孔，所述硅通孔贯穿所述第一衬底和所述沟槽隔离层并暴露 出所述导电层；
形成互连层，所述互连层填充在所述硅通孔中并与所述导电层电连接。
进一步的，形成所述硅通孔，具体包括：
执行第一次刻蚀形成第一沟槽，所述第一沟槽贯穿所述第一衬底和部 分厚度的所述沟槽隔离层；
形成隔离层，所述隔离层至少覆盖所述第一沟槽的侧壁和底面；
执行第二次刻蚀工艺，刻蚀位于所述第一沟槽的底部的所述隔离层和 所述沟槽隔离层暴露出所述导电层，形成所述硅通孔。
进一步的，所述第二次刻蚀的刻蚀功率小于所述第一次刻蚀的刻蚀功 率。
进一步的，所述沟槽隔离层采用浅沟槽隔离氧化层工艺制作。
本发明还提供一种芯片，包括：
第一芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一 介质层和嵌设在所述第一介质层中的导电层，所述第一衬底靠近所述第一 介质层的一侧形成有沟槽隔离层，在沿所述第一晶圆的厚度方向上，所述 导电层与所述沟槽隔离层至少部分重叠；
硅通孔，所述硅通孔贯穿所述第一衬底和所述沟槽隔离层并暴露出所 述导电层；
互连层，所述互连层填充在所述硅通孔中并与所述导电层电连接。
进一步的，所述芯片还包括：
第二芯片，所述第二芯片包括第二衬底、位于所述第二衬底上的第二 介质层、嵌设在所述第二介质层中的第二金属层、贯穿部分厚度的所述第 二介质层的第二开孔和填充在所述第二开孔中的第二键合金属层；
所述第一芯片还包括贯穿部分厚度的所述第一介质层的第一开孔和填 充在所述第一开孔中的第一键合金属层；
所述第一介质层面向所述第二介质层键合，所述第一键合金属层面向 所述第二键合金属层键合。
与现有技术相比，本发明具有如下有益效果：
本发明提供一种半导体器件及其制作方法，半导体器件包括：第一晶 圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌 设在所述第一介质层中的导电层，所述第一衬底靠近所述第一介质层的一 侧形成有沟槽隔离层，在沿所述第一晶圆的厚度方向上，所述导电层与所 述沟槽隔离层至少部分重叠；硅通孔，所述硅通孔贯穿所述第一衬底和所 述沟槽隔离层并暴露出所述导电层；互连层，所述互连层填充在所述硅通孔中并与所述导电层电连接。本发明的第一晶圆的所述导电层与所述沟槽 隔离层至少部分重叠，所述沟槽隔离层形成于所述导电层与所述硅通孔之 间，如此一来，硅通孔刻蚀过程中产生的大量等离子体被沟槽隔离层阻挡 (拦截)，无法通过导电层进入到第一晶圆，从而避免了硅通孔刻蚀过程引 起半导体器件的等离子体诱导损伤(PID)。
本发明的沟槽隔离层的形成可兼容STI工艺，保持基本工艺制程及机 台设备；省去现有的等离子体诱导损伤后用于修复的氢离子(H+)退火或 多次UV(紫外光)扫描工艺，减少工艺成本；本实施例明显减少由于硅通 孔刻蚀硅过程中产生的大量等离子体导致的良率损失。
附图说明
图1为本实施例的一种半导体器件的制作方法的流程示意图。
图2为本实施例的制作方法中第一晶圆的示意图。
图3为本实施例的制作方法中第一晶圆和第二晶圆键合后的示意图。
图4为本实施例的制作方法中形成第一沟槽后的示意图。
图5为本实施例的制作方法中形成隔离层后的示意图。
图6为本实施例的制作方法中形成硅通孔后的示意图。
图7为本实施例的制作方法中形成互连层和焊盘后的示意图。
其中，附图标记如下：
10-第一晶圆；11-第一衬底；12-第一介质层；13-沟槽隔离层；14-插塞； 15-金属层；16-钝化层；V1-第一沟槽；V2-硅通孔；V14-导电孔；17-隔离层； 18-互连层；19-焊盘；20-第二晶圆；21-第二衬底；22-第二介质层。
具体实施方式
如背景技术所述，硅通孔刻蚀过程的等离子体(Plasma)可对晶圆上 的敏感器件引起等离子体诱导损伤(PID)。具体的，刻蚀过程中会产生大 量的等离子体，等离子体会通过插塞以及与插塞互连的金属层直接导通到 上晶圆和/或下晶圆，例如传递到栅极，对栅极造成破坏，导致电性失效或 功能失效。通常的解决方案是氢离子(H+)退火或多次UV(紫外光)扫 描修复；而有些产品需要较厚的硅衬底(例如图像传感器或CMOS器件)， 硅衬底越厚刻蚀深度越大，从而刻蚀过程引入更多的等离子体；或有的产 品无法使用氢离子(H+)退火，当前的方案无法完全解决等离子体问题。
基于上述研究，本发明实施例提供了一种半导体器件及其制作方法。 以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本 发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式 且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供了一种半导体器件的制作方法，包括：
步骤S1、提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一 衬底上的第一介质层和嵌设在所述第一介质层中的导电层，所述第一衬底 靠近所述第一介质层的一侧形成有沟槽隔离层，在沿所述第一晶圆的厚度 方向上，所述导电层与所述沟槽隔离层至少部分重叠；
步骤S2、形成硅通孔，所述硅通孔贯穿所述第一衬底和所述沟槽隔离 层并暴露出所述导电层；
步骤S3、形成互连层，所述互连层填充在所述硅通孔中并与所述导电 层电连接。
下面结合图2至图7介绍本发明实施例的晶圆键合方法的各步骤。
如图2所示，提供第一晶圆，所述第一晶圆包括第一衬底11、位于所 述第一衬底11上的第一介质层12和嵌设在所述第一介质层12中的导电层， 所述第一衬底11靠近所述第一介质层12的一侧形成有沟槽隔离层13，在 沿所述第一晶圆的厚度方向上，所述导电层与所述沟槽隔离层13至少部分 重叠。
本实施例中的沟槽隔离层13可采用STI(浅沟槽隔离氧化层，Shallow TrenchIsolation)的常规制作工艺，STI是在衬底上制作的晶体管有源区 之间的隔离氧化层，本实施例中的沟槽隔离层13不限于仅行成在隔离有源 区的位置，可根据实际需要形成在衬底中的任意位置，可配合导电层的分 布位置设置在衬底中的相应位置。示例性的，所述沟槽隔离层13形成在隔 离有源区的位置和/或对应所述导电层的位置。
形成沟槽隔离层13具体包括：第一晶圆在完成清洗烘干之后，首先在 第一衬底11表面形成一层氧化层(未示出)，这层氧化层作为隔离层保护 第一衬底11在后续工艺中免受化学玷污。然后在氧化层表面形成氮化硅层， 氮化硅层在整个沟槽隔离层13形成过程中两个作用：1、氮化硅层是一层 坚固的掩膜材料，有助于在浅槽隔离氧化层淀积过程中保护例如有源区；2、 氮化硅层可以在后续化学机械抛光第一晶圆表面时充当抛光的阻挡材料，即研磨终止层。然后进行光刻及刻蚀，形成STI沟槽，使用干法离子刻蚀 机刻蚀出沟槽，刻蚀机利用大功率的射频能量在真空反应腔室中将氟基或 者氯基的气体离化。射频能量能分解分子，离化原子，使反应腔室中充满 多种等离子体，这些等离子体通过物理刻蚀、化学刻蚀将第一衬底11上定 义的隔离区的衬底(硅)移走，被刻蚀出的沟槽侧壁的角度要求在75度到 80度之间，沟槽倾斜的侧壁及圆滑的底面有助于提高填充的质量和隔离结 构的电学特性。沟槽刻蚀完成之后需要先热氧化生长一层薄的氧化硅层， 以减少侧壁上的刻蚀损伤，并使沟槽的拐角平滑一些。然后再淀积一层较 厚的氧化硅层，这层氧化硅可采用高密度PECVD法，沟槽中的薄的氧化 硅层和厚的氧化硅层构成所述沟槽隔离层13。
形成第一介质层12，所述第一介质层12覆盖第一衬底11和沟槽隔离 层13。第一介质层12根据实际工艺形成，可为多次形成的介质层的堆叠。 在第一介质层12中形成导电层，导电层位于沟槽隔离层13上。导电层可 为插塞或金属层。在一实施例中，导电层为插塞14，插塞14远离第一衬 底11的一侧分布有金属层15，金属层15在平行于第一晶圆的平面内分布。 所述第一介质层12中，沿所述第一晶圆的厚度方向，所述插塞14从所述 第一金属层15延伸至所述沟槽隔离层13。在另一实施例中，导电层为金 属层15，即没有图中的插塞14，后续形成的硅通孔中的互连层与金属层 15直接接触且电连接。本实施例的半导体器件中，第一晶圆的导电层(例 如插塞14)形成在所述沟槽隔离层13上，例如将与硅通孔相连的导电层 设计在STI区域，导电层(例如插塞14)填充在导电孔V14中，调整刻蚀 第一介质层12形成导电孔V14的时间，使导电孔V14刻蚀停止在沟槽隔离 层13上。第一衬底11远离第一介质层12的表面可形成有钝化层16，以保 护第一衬底11的表面。
如图3所示，将第一晶圆10与第二晶圆20键合，所述第二晶圆20包 括第二衬底21和位于第二衬底21上的第二介质层22，嵌设在所述第二介 质层22中的第二金属层(未示出)、贯穿部分厚度的所述第二介质层22的 第二开孔和填充在所述第二开孔中的第二键合金属层；所述第一晶圆还包 括贯穿部分厚度的所述第一介质层的第一开孔和填充在所述第一开孔中的 第一键合金属层；所述第一介质层12面向所述第二介质层22键合，所述 第一键合金属层面向所述第二键合金属层键合。第一晶圆10与第二晶圆 20键合采用金属对金属、介质层对介质层的混合键合工艺。
形成所述硅通孔，具体包括：
如图4所示，执行第一次刻蚀形成第一沟槽V1，所述第一沟槽V1贯 穿钝化层16、所述第一衬底11和部分厚度的所述沟槽隔离层13。第一晶 圆的导电层(例如插塞14)形成在所述沟槽隔离层13上，调整第一次刻 蚀的时间，使第一沟槽V1停止在沟槽隔离层13上，从而硅通孔刻蚀过程 中产生的大量等离子体被沟槽隔离层13阻挡(拦截)，无法通过导电层(例 如插塞14)进入到第一晶圆，从而避免了硅通孔刻蚀过程引起等离子体诱 导损伤(PID)。第一次刻蚀为主刻蚀过程，形成硅通孔V2的主体形貌，即 第一沟槽V1。第一次刻蚀可采用干法等离子体刻蚀，采用的等离子体气体 包括为：CF4、CHF3、O2和Ar；所述CF4气体流量参数范围例如为 200sccm-1000sccm。第一次刻蚀等离子体反应腔的射频功率范围为1500W～4000W。第一次刻蚀等离子体反应腔内的压力范围为40mT -150mT。
如图5所示，形成隔离层17，所述隔离层17至少覆盖所述第一沟槽 V1的侧壁和底面。示例性的，所述隔离层17还可覆盖钝化层16的表面。 隔离层17作为阻挡层，防止后续形成的硅通孔中的互连层扩散到第一衬底 11中。隔离层17包括氧化硅层和/或氮化硅层。隔离层17可采用化学气相 沉积工艺形成。
如图6所示，执行第二次刻蚀工艺，刻蚀位于所述第一沟槽的底部的 所述隔离层17和所述沟槽隔离层13暴露出所述导电层(例如插塞14)， 形成所述硅通孔V2。
第二次刻蚀工艺可采用比第一次刻蚀较柔和的工艺，以使硅通孔V2暴 露出所述导电层的过程中，尽可能减少等离子体的引入，以尽可能降低或 避免等离子体诱导损伤(PID)。第二次刻蚀等离子体反应腔内的压力范围 为100mT～200mT。第二次刻蚀等离子体反应腔的射频功率(刻蚀功率)范 围为1000W～2000W。降低第二次刻蚀的刻蚀功率，使第二次刻蚀的刻蚀功 率小于第一次刻蚀的刻蚀功率，降低刻蚀功率以减少刻蚀过程对栅极(例如栅氧化层的损伤)，从而降低PID。第二次刻蚀工艺中可停止使用等离子 体气体氩气(Ar)，由于Ar分子较大且物理轰击性较强，因此停止使用Ar 以降低PID。在完成对硅片的刻蚀后，即形成硅通孔V2后，可对半导体器 件进行PID测试。PID测试过程为：在半导体器件上加预设电压，然后测 试每个采样点的漏电流，对漏电流值进行对数运算，将得到的值作为该点 的PID测试累积概率。
如图7所示，形成互连层18，所述互连层18填充在所述硅通孔中并 与所述导电层(例如插塞14)电连接。所述互连层18为导电材料，可以 为铜或铜合金，可采用电镀铜方式填充硅通孔，并进行平坦化处理。形成 焊盘19，所述焊盘19位于互连层18的上方且与互连层18电连接。所述 焊盘19可形成在隔离层17的表面。
本实施例还提供一种半导体器件，如图3和图7所示，包括：
第一晶圆，所述第一晶圆包括第一衬底11、位于所述第一衬底11上的 第一介质层12和嵌设在所述第一介质层12中的导电层(例如插塞14)， 所述第一衬底11靠近所述第一介质层12的一侧形成有沟槽隔离层13，在 沿所述第一晶圆的厚度方向上，所述导电层与所述沟槽隔离层13至少部分 重叠；
硅通孔，所述硅通孔贯穿所述第一衬底11和所述沟槽隔离层13并暴 露出所述导电层(例如插塞14)；
互连层18，所述互连层18填充在所述硅通孔中并与所述导电层电连 接。
具体的，所述沟槽隔离层13形成在隔离有源区的位置和/或对应所述 导电层的位置。所述沟槽隔离层的厚度范围为：1000埃～6000埃。导电层 可为插塞或金属层。在一实施例中，导电层为插塞14，沿所述第一晶圆10 的厚度方向，所述插塞14从所述第一介质层12中延伸至所述沟槽隔离层 13。在所述第一介质层12中，所述插塞14远离所述第一衬底11的一侧分 布有金属层15，所述互连层18通过所述插塞14与所述金属层15电连接。 在另一实施例中，导电层为金属层15，即没有图中的插塞14，后续形成的 硅通孔中的互连层与金属层15直接接触且电连接。
所述半导体器件还包括第二晶圆20，所述第二晶圆20包括第二衬底 21和位于第二衬底21上的第二介质层22，嵌设在所述第二介质层22中的 第二金属层(未示出)、贯穿部分厚度的所述第二介质层22的第二开孔和 填充在所述第二开孔中的第二键合金属层；所述第一晶圆还包括贯穿部分 厚度的所述第一介质层的第一开孔和填充在所述第一开孔中的第一键合金 属层；所述第一介质层12面向所述第二介质层22键合，所述第一键合金 属层面向所述第二键合金属层键合。第一晶圆10与第二晶圆20键合采用 金属对金属、介质层对介质层的混合键合工艺。
本实施例还提供一种芯片，包括：
第一芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一 介质层和嵌设在所述第一介质层中的导电层，所述第一衬底靠近所述第一 介质层的一侧形成有沟槽隔离层，在沿所述第一晶圆的厚度方向上，所述 导电层与所述沟槽隔离层至少部分重叠；
硅通孔，所述硅通孔贯穿所述第一衬底和所述沟槽隔离层并暴露出所 述导电层；
互连层，所述互连层填充在所述硅通孔中并与所述导电层电连接。
本实施例的所述的芯片，还包括：
第二芯片，所述第二芯片包括第二衬底、位于所述第二衬底上的第二 介质层、嵌设在所述第二介质层中的第二金属层、贯穿部分厚度的所述第 二介质层的第二开孔和填充在所述第二开孔中的第二键合金属层；
所述第一芯片还包括贯穿部分厚度的所述第一介质层的第一开孔和填 充在所述第一开孔中的第一键合金属层；
所述第一芯片和所述第二芯片键合，具体的，所述第一介质层面向所 述第二介质层键合，所述第一键合金属层面向所述第二键合金属层键合。
本实施例中的芯片与上述半导体器件对应，如图3和图7所示，本实 施例中的芯片可理解为上述半导体器件划片后的单个元件。第一芯片对应 上述第一晶圆10划片后的单个芯片。第二芯片对应上述第二晶圆20划片 后的单个芯片。
综上所述，本发明提供一种半导体器件及其制作方法、芯片，半导体 器件包括：第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上 的第一介质层和嵌设在所述第一介质层中的导电层，所述第一衬底靠近所 述第一介质层的一侧形成有沟槽隔离层，在沿所述第一晶圆的厚度方向上， 所述导电层与所述沟槽隔离层至少部分重叠；硅通孔，所述硅通孔贯穿所 述第一衬底和所述沟槽隔离层并暴露出所述导电层；互连层，所述互连层填充在所述硅通孔中并与所述导电层电连接。本发明的第一晶圆的导电层 (例如插塞)形成在所述沟槽隔离层上，即所述沟槽隔离层形成在所述导 电层与所述硅通孔之间，如此一来，硅通孔刻蚀过程中产生的大量等离子 体被沟槽隔离层阻挡(拦截)，无法通过导电层进入到第一晶圆，从而避免 了硅通孔刻蚀过程引起半导体器件的等离子体诱导损伤(PID)。沟槽隔离 层的形成可兼容STI工艺，保持基本工艺制程及机台设备；省去现有的等 离子体诱导损伤后用于修复的氢离子(H+)退火或多次UV(紫外光)扫 描工艺，减少工艺成本；本实施例明显减少由于硅通孔刻蚀硅过程中产生 的大量等离子体导致的良率损失。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的 都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即 可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以 描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的 任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以 利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修 改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对 以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方 案的保护范围。
Claims (12)
1.一种半导体器件，其特征在于，包括：
第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的导电层，所述第一衬底靠近所述第一介质层的一侧形成有沟槽隔离层，在沿所述第一晶圆的厚度方向上，所述导电层与所述沟槽隔离层至少部分重叠；
硅通孔，所述硅通孔贯穿所述第一衬底和所述沟槽隔离层并暴露出所述导电层；
互连层，所述互连层填充在所述硅通孔中并与所述导电层电连接。
2.如权利要求1所述的半导体器件，其特征在于，所述沟槽隔离层形成在隔离有源区的位置和/或对应所述导电层的位置。
3.如权利要求1所述的半导体器件，其特征在于，所述沟槽隔离层的厚度范围为：1000埃～6000埃。
4.如权利要求1所述的半导体器件，其特征在于，所述导电层包括插塞，沿所述第一晶圆的厚度方向，所述插塞从所述第一介质层中延伸至所述沟槽隔离层。
5.如权利要求4所述的半导体器件，其特征在于，在所述第一介质层中，所述插塞远离所述第一衬底的一侧分布有金属层，所述互连层通过所述插塞与所述金属层电连接。
6.如权利要求1至5任意一项所述的半导体器件，其特征在于，所述半导体器件还包括第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层、嵌设在所述第二介质层中的第二金属层、贯穿部分厚度的所述第二介质层的第二开孔和填充在所述第二开孔中的第二键合金属层；所述第一晶圆还包括贯穿部分厚度的所述第一介质层的第一开孔和填充在所述第一开孔中的第一键合金属层；所述第一介质层面向所述第二介质层键合，所述第一键合金属层面向所述第二键合金属层键合。
7.一种半导体器件的制作方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的导电层，所述第一衬底靠近所述第一介质层的一侧形成有沟槽隔离层，在沿所述第一晶圆的厚度方向上，所述导电层与所述沟槽隔离层至少部分重叠；
形成硅通孔，所述硅通孔贯穿所述第一衬底和所述沟槽隔离层并暴露出所述导电层；
形成互连层，所述互连层填充在所述硅通孔中并与所述导电层电连接。
8.如权利要求7所述的半导体器件的制作方法，其特征在于，形成所述硅通孔，具体包括：
执行第一次刻蚀形成第一沟槽，所述第一沟槽贯穿所述第一衬底和部分厚度的所述沟槽隔离层；
形成隔离层，所述隔离层至少覆盖所述第一沟槽的侧壁和底面；
执行第二次刻蚀工艺，刻蚀位于所述第一沟槽的底部的所述隔离层和所述沟槽隔离层暴露出所述导电层，形成所述硅通孔。
9.如权利要求8所述的半导体器件的制作方法，其特征在于，所述第二次刻蚀的刻蚀功率小于所述第一次刻蚀的刻蚀功率。
10.如权利要求7所述的半导体器件的制作方法，其特征在于，所述沟槽隔离层采用浅沟槽隔离氧化层工艺制作。
11.一种芯片，其特征在于，包括：
第一芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层和嵌设在所述第一介质层中的导电层，所述第一衬底靠近所述第一介质层的一侧形成有沟槽隔离层，在沿所述第一晶圆的厚度方向上，所述导电层与所述沟槽隔离层至少部分重叠；
硅通孔，所述硅通孔贯穿所述第一衬底和所述沟槽隔离层并暴露出所述导电层；
互连层，所述互连层填充在所述硅通孔中并与所述导电层电连接。
12.如权利要求11所述的芯片，其特征在于，还包括：
第二芯片，所述第二芯片包括第二衬底、位于所述第二衬底上的第二介质层、嵌设在所述第二介质层中的第二金属层、贯穿部分厚度的所述第二介质层的第二开孔和填充在所述第二开孔中的第二键合金属层；
所述第一芯片还包括贯穿部分厚度的所述第一介质层的第一开孔和填充在所述第一开孔中的第一键合金属层；
所述第一介质层面向所述第二介质层键合，所述第一键合金属层面向所述第二键合金属层键合。
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