TWI787089B - 半導體元件 - Google Patents

Abstract

一種半導體元件包括基板、驅動電路層、記憶體元件以及階梯結構。記憶體元件包括交替堆疊的導電層及絕緣層、位於其上的位元線以及穿過其中的通道層。階梯結構位於基板上且電性連接記憶體元件與驅動電路層。驅動電路層包括電容結構。電容結構包括基板內的摻雜部分、第一電極、第一介電層、第二電極以及第二介電層。第一電極位於摻雜部分上，第一電極的底部分位於摻雜部分內。第一介電層位於第一電極與摻雜部分之間。第二電極位於第一電極上且第二電極的底部分的底面在基板的頂面下方。第二介電層位於第一電極與第二電極之間。

Description

半導體元件

本揭露內容是有關於一種半導體元件。

近年來，半導體元件的結構不斷改變，且半導體元件的儲存容量不斷增加。半導體元件被應用於許多產品(例如MP3播放器、數位相機及電腦檔案等)的儲存元件中。隨著這些應用的增加，半導體元件需要較大的電容以穩定電壓。為了滿足此條件，需要具有高電容值的半導體元件及其製造方法。

本揭露之一技術態樣為一種半導體元件。

根據本揭露一些實施方式，一種半導體元件包括基板、驅動電路層、記憶體元件以及階梯結構。記憶體元件位於基板上。記憶體元件包括交替堆疊的複數個導電層及複數個絕緣層、位於導電層及絕緣層上的複數個位元線以及穿過導電層及絕緣層的複數個通道層，且通道層的每一者分別電性連接至位元線。階梯結構位於基板上，且階梯結構電性連接記憶體元件與驅動電路層。驅動電路層包括電容結構，電容結構包括基板內的摻雜部分、第一電極、第一介電層、第二電極以及第二介電層。第一電極位於基板的摻雜部分上，第一電極具有底部分與頂部分，其中第一電極的底部分位於基板的摻雜部分內。第一介電層位於第一電極與基板的摻雜部分之間。第二電極位於第一電極上，其中第二電極具有底部分與頂部分，第二電極的底部分嵌設於第一電極，且第二電極的底部分的底面在基板的頂面下方。第二介電層位於第一電極與第二電極之間。

在本揭露一些實施方式中，第一電極比第二電極寬。

在本揭露一些實施方式中，第一電極的最高頂面的一部分被第二電極覆蓋，且第一電極的最高頂面的其餘部分未被第二電極覆蓋。

在本揭露一些實施方式中，第二電極的厚度大於第一電極的厚度。

在本揭露一些實施方式中，電容結構更包括第一摻雜區域與第二摻雜區域，位於基板內，且基板的摻雜部分更具有位於第一摻雜區域與第一電極之間的一部分。

在本揭露一些實施方式中，第一介電層接觸基板的摻雜部分、第一摻雜區域、第二摻雜區域及第一電極，以及第二介電層接觸第一電極及第二電極。

在本揭露一些實施方式中，電容結構更包括間隔件。間隔件位於第二電極的頂部分的側壁上且與第二電極的底部分分隔。

本揭露之另一技術態樣為一種半導體元件。

根據本揭露一些實施方式，一種半導體元件包括基板、驅動電路層、記憶體元件以及階梯結構。記憶體元件位於基板上。記憶體元件包括複數個導電層以及穿過導電層的複數個通道層。階梯結構位於基板上，階梯結構包括第一導電接觸、第二導電接觸與互連結構，第一導電接觸連接互連結構與驅動電路層，第二導電接觸連接互連結構與記憶體元件的導電層的其中一者。驅動電路層包括電容結構，電容結構包括基板內的摻雜部分、第一電極以及第二電極。第一電極位於基板的摻雜部分上，其中第一電極的最低底面在基板的摻雜部分的最高頂面下方。第二電極位於第一電極上，第一電極圍繞第二電極，第二電極的最低底面在第一電極的最高頂面的下方，且第一電極的最高頂面與第二電極的最高頂面不重疊。

在本揭露一些實施方式中，電容結構更包括第一介電層與第二介電層。第一介電層位於基板的摻雜部分與第一電極之間。第二介電層位於第一電極與第二電極之間。

在本揭露一些實施方式中，電容結構更包括第三介電層。第三介電層位於第二電極上，且與第一介電層分隔。

根據本揭露上述實施方式，由於基板的摻雜部分為可視為下電極且第一電極可視為上電極，而第一電極可視為另一個下電極且第二電極可視為另一個上電極。經由上述的配置，可增加電容結構的電容值。此外，也可以減少電容結構在半導體元件所占用的空間。

以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的，因此不應用以限制本揭露。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。另外，為了便於讀者觀看，圖式中各元件的尺寸並非依實際比例繪示。

本文所用「約」、「近似」或「實質上」應通常是指給定值或範圍的百分之二十以內，優選地為百分之十以內，且更優選地為百分之五以內。在此給出的數值是近似的，意味著若沒有明確說明，則術語「約」、「近似」或「實質上」的涵意可被推斷出來。

第1A圖繪示根據本揭露一些實施方式之半導體元件100的立體圖，以及第1B圖繪示第1A圖的上視圖。半導體元件100包含基板102、驅動電路層104、記憶體元件110與階梯結構120。驅動電路層104位於基板102上方。記憶體元件110位於基板102上。階梯結構120位於基板102上，且階梯結構120電性連接記憶體元件110與驅動電路層104。

基板102可以是半導體基板，例如體半導體、絕緣體上半導體(SOI)基板，或其類似物，半導體基板可以被摻雜（例如，具有p型或n型摻雜）或未摻雜。基板102的半導體材料可以包含矽、鍺、化合物半導體、合金半導體，或其組合。前述的化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦。前述的合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。

驅動電路層104至少用以對記憶體元件110的導電層111(即字元線)提供電訊號。驅動電路層104可以是陣列下電路(circuit under array；CuA)層。在一些實施方式中，驅動電路層104包含複數個主動元件(例如電晶體)、被動元件(例如電容結構)，或其他電子元件。

記憶體元件110包含導電層111、通道層112、絕緣層113及位元線116。導電層111及絕緣層113在方向X與方向Y的平面交錯堆疊於記憶體元件110中。導電層111可被視為閘極層或字元線層。在一些實施方式中，導電層111包含金屬(例如鎢)或其他適當的導電材料，且絕緣層113可包含氧化物，如氧化矽或其他適當的介電材料。記憶體元件110可包含位於驅動電路層104與最底層絕緣層113之間的共用源極(如第3圖的共用源極260)。通道層112的每一者包含一串記憶體單元並通過對應的導電通孔115分別電性連接至位元線116。通道層112穿過導電層111與絕緣層113的堆疊電性連接至共用源極與位元線116。在一些實施方式中，通道層112包含複數個層，例如穿隧層、電子補獲層與阻擋層。穿隧層可包含氧化矽，或氧化物、氮化物與氧化物的組合物(例如ONO)。電子補獲層可包含氮化矽(SiN)或其他能夠補獲電子的材料。阻擋層可包含氧化矽、氧化鋁和/或其組合。接觸通道層112的外表面的導電層111的部分可視為記憶體元件110的閘極。相交於導電層111的每個通道層112中的填充材料(例如，穿隧層、電子補獲層、阻擋層及多晶矽)可以形成沿垂直方向(例如方向Z)的記憶體單元的串。

在一些實施方式中，串選擇線(String Select Line, SSL)114可形成於導電層111與位元線116之間，串選擇線114控制通道層112與對應的位元線116之間的電性連接。在一些其他的實施方式中，導電層111中的最頂層作為串選擇線，且導電層111的其餘部分作為字元線。在一些實施方式中，如第1B圖所示，導電層111更包含導電狹縫(conductive silt)130。導電狹縫130是先在導電層111中形成溝槽，並在溝槽的側壁與底部形成介電層(例如氧化物層)。接著，移除位於溝槽底部的介電層，且填入導電材料於溝槽中，以與下方的共用源極電性連接，因此，共用源極可藉由導電狹縫130向外接至一源極訊號源。導電狹縫130可包含與導電層111相同的材料(例如鎢)。

階梯結構120包含導電接觸122、互連結構123及導電接觸124。半導體元件100的階梯結構120配置以將導電層111電性連接至驅動電路層104。半導體元件100的階梯結構120可作為記憶體元件110的延伸，使得導電層111的每一者可以在著陸區126分別連接到對應的導電接觸124。具體而言，導電接觸122連接互連結構123與驅動電路層104，且導電接觸124連接互連結構123與導電層111的著陸區126。導電接觸122可視為穿透陣列接觸，且導電接觸124可視為字元線接觸。導電接觸122與導電接觸124通過互連結構123彼此電性連接。在一些實施方式中，導電層111從記憶體元件110延伸至階梯結構120，且具有與導電接觸124電性連接的著陸墊。在一些實施方式中，半導體元件100包含絕緣結構128，其形成於記憶體元件110與階梯結構120上方，絕緣結構128覆蓋著陸區126且圍繞導電接觸122與導電接觸124的一部份。

第2圖繪示根據本揭露一些實施方式之包含電容結構250的半導體元件200的示意圖。半導體元件200包含基板202、驅動電路層204、記憶體元件210與階梯結構220。驅動電路層204位於基板202上方，且驅動電路層204包含電容結構250。記憶體元件210位於基板202上方。階梯結構220位於基板202上方，且階梯結構220電性連接驅動電路層204與記憶體元件210。階梯結構220包含導電層221、導電接觸222、互連結構223及導電接觸224。導電層221從記憶體元件210延伸至階梯結構220中，且導電層221的每一者可以在著陸區226分別連接到對應的導電接觸224。導電接觸222連接互連結構223與驅動電路層204的電容結構250，且導電接觸224連接互連結構223與導電層221的著陸區226。在一些實施方式中，記憶體元件210對應於第1A圖與第1B圖的記憶體元件110。例如，記憶體元件210可包含第1A圖及第1B圖之記憶體元件110的導電層111、通道層112、絕緣層113、串選擇線114、導電通孔115及位元線116。階梯結構220電性連接記憶體元件210與電容結構250。詳細來說，電容結構250通過階梯結構220的導電接觸222、互連結構223、導電接觸224及導電層221電性連接至記憶體元件210。

應理解到，第2圖的基板202、記憶體元件210及階梯結構220(包含導電接觸222、互連結構223、導電接觸224)的配置及材料類似於第1A圖與第1B圖的基板102、記憶體元件110及階梯結構120(包含導電接觸122、互連結構123、導電接觸124)的配置及材料，故在以下的說明將不再重複描述。

第3圖繪示根據本揭露另一實施方式之包含電容結構250a的半導體元件200a的示意圖。如第3圖所示，半導體元件200a包含基板202、驅動電路層204、記憶體元件210與階梯結構220。驅動電路層204位於基板202上方，且驅動電路層204包含電容結構250a，其中電容結構250a的一部分位於基板202內，而電容結構250a的另一部分位於驅動電路層204內。記憶體元件210位於基板202上方。階梯結構220位於基板202上方，且階梯結構220電性連接驅動電路層204與記憶體元件210。階梯結構220包含導電層221、互連結構223、導電接觸224、導電接觸228、互連結構230及共用源極260從記憶體元件210中延伸。在一些實施方式中，基板202、導電層221、導電接觸224、互連結構223、記憶體元件210的配置與第2圖所示的實施方式相似，故在以下的說明將不再重複描述。

如第3圖所示，包含電容結構250a的驅動電路層204設置於記憶體元件210下方，且包含電容結構250a的驅動電路層204通過階梯結構220的導電接觸228及互連結構230電性連接至記憶體元件210(例如第1A圖記憶體元件110內的導電層111)。

第4圖繪示根據本揭露一些實施方式之半導體結構300的剖面圖，以及第5A圖繪示第4圖的半導體結構300的電容結構C1於第一區域322的上視圖，其中第4圖的電容結構C1繪示第5A圖沿線段4-4的剖面圖。第5B圖繪示沿第4圖的線段5B-5B的上視圖，以及第6圖繪示第4圖的半導體結構300的周邊元件C2於第二區域324的上視圖，其中第4圖的周邊元件C2繪示第6圖沿線段4’-4’的剖面圖。第4圖至第6圖的半導體結構300的電容結構C1可對應於第2圖的電容結構250或第3圖的電容結構250a。也就是說，第4圖至第6圖的半導體結構300的電容結構C1設置於半導體元件的基板302上，且電性連接第2圖及第3圖的記憶體元件210，其中基板302對應於第2圖及第3圖的基板202。半導體結構300的周邊元件C2可以與電容結構C1連接階梯結構220中不同的導電接觸。半導體結構300可設置於第2、3圖的驅動電路層204或第1A圖的驅動電路層104，且半導體結構300具有第一區域322與第二區域324，其中電容結構C1位於第一區域322且周邊元件C2位於第二區域324。電容結構C1包含基板302中的摻雜部分306、第一電極330、第一介電層360、第二電極340以及第二介電層370。第一電極330位於基板302的摻雜部分306上，且第一電極330具有底部分332與頂部分334，其中第一電極330的底部分332位於基板302內。第二電極340位於第一電極330上，其中第二電極340具有底部分342與頂部分344。第二電極340的底部分342嵌設於第一電極330，且第二電極340的底部分342的底面341在基板302的最高頂面303下方。第一介電層360位於第一電極330下方，且位於基板302的摻雜部分306與第一電極330之間。第二介電層370位於第一電極330與第二電極340之間。在本揭露之一些實施方式中，基板302的摻雜部分306、第一介電層360及第一電極330視為第一電容，且第一電極330、第二介電層370及第二電極340視為第二電容。亦即，基板302的摻雜部分306為第一電容的下電極且第一電極330為第一電容的上電極，而第一電極330為第二電容的下電極且第二電極340為第二電容的上電極。經由上述的配置，可增加電容結構C1的電容值。此外，也可以減少電容結構C1在半導體元件(例如第2圖的半導體元件200或第3圖的半導體元件200a)所占用的空間。

電容結構C1的第一電極330的頂部分334從底部分332向外延伸。第一電極330的頂部分334凸出於第二電極340的頂部分344。具體而言，第二電極340的頂部分344在基板302上的垂直投影位於第一電極330的頂部分334在基板302上的垂直投影之內。此外，第二電極340的底部分342在基板302上的垂直投影也位於第一電極330的底部分332在基板302上的垂直投影之內。在一些實施方式中，第二電極340的最低底面341在第一電極330的最高頂面335下方。第二電極340的頂部分344具有位於第一電極330的最高頂面335正上方的底面343。第二電極340的頂部分344的最高頂面345部分地覆蓋第一電極330的頂部分334。也就是說，第一電極330的最高頂面335的一部分被第二電極340的頂部分344的底面343覆蓋，而第一電極330的最高頂面335的其餘部分未被第二電極340的頂部分344的底面343覆蓋。在一些實施方式中，第一電極330的底部分332與頂部分334具有不同的形狀。例如，第一電極330的底部分332具有U形輪廓，而第一電極330的頂部分334具有矩形的輪廓。

在一些實施方式中，第一電極330與第二電極340具有不同的剖面形狀。第二電極340的底部分342與頂部分344可以是矩形輪廓，但具有不同的厚度與寬度。在一些實施方式中，第一電極330的底部分332具有第一厚度T1，且第二電極340具有第二厚度T2，其中第二厚度T2大於第一厚度T1。舉例來說，第一電極330的底部分332的第一厚度T1在約700埃(Å)至約900埃的範圍間(例如800埃)，且第二電極340的第二厚度T2在約1100埃至約1300埃的範圍間(例如1200埃)。當第一電極330的底部分332的第一厚度T1與第二電極340的第二厚度T2在上述的範圍間時，第二電極340可具有填充在第一電極330內底部分342與在第一電極330上方的頂部分344，以確保第二電極340可位於第一電極330上方並在第二電極340的底部分342與頂部分344交界的位置形成階梯狀的側壁，從而增加電容結構C1的第二電容的電容值。此外，由於第一電極330與基板302的摻雜部分306交界的位置具有階梯狀的側壁，可增加電容結構C1的第一電容的電容值。

在一些實施方式中，如第4圖與第5B圖所示，電容結構C1的第一電極330比第二電極340寬。電容結構C1的第一電極330在上視圖中具有合併部分336，以使導電接觸(例如導電接觸400)可設置於第一電極330上。電容結構C1的合併部分336具有小於1600埃的寬度W1。

在一些實施方式中，基板302具有摻雜區域304a及304b。且摻雜區域304a及304b具有相同的電性。在一些實施方式中，基板302的摻雜部分306與摻雜區域304a及304b具有不同導電類型的摻雜劑。舉例來說，摻雜部分306包含諸如P或As等的N型摻雜劑，而摻雜區域304a及304b是包含諸如硼或二氟化硼(BF ₂)等的P型摻雜劑的P型重摻雜區域(P+)。或者，基板302的摻雜部分306包含P型摻雜劑，而摻雜區域304a及304b是N型重摻雜區域(N+)。在一些實施方式中，摻雜區域304a及304b的頂面305在第一電極330的最高頂面335的下方。在一些實施方式中，基板302的摻雜部分306更具有區塊A1及A2，區塊A1位於摻雜區域304a與第一電極330之間，以及區塊A2位於摻雜區域304b與第一電極330之間。基板302的摻雜部分306的最高頂面307在第一電極330的最低底面331的上方。

半導體結構300包含位於基板302內的隔離結構350。隔離結構350鄰接且接觸基板302的摻雜區域304a及304b。隔離結構350可以是淺溝槽隔離(STI)結構以定義並電性隔離各個主動區域，從而防止漏電流在相鄰主動區域之間流動。

在一些實施方式中，第一介電層360接觸摻雜部分306、摻雜區域304a及304b、隔離結構350及第一電極330，以及第二介電層370接觸第一電極330及第二電極340。在一些實施方式中，隔離結構350具有位於摻雜區域304a及304b上方的側壁351，且第一介電層360覆蓋隔離結構350的側壁351的全體。

電容結構C1包含第一間隔件380及第二間隔件390。第一間隔件380位於第一電極330的頂部分334的側壁337上且與第一電極330的底部分332分隔，且第一間隔件380位於基板302的摻雜區域304a及304b的正上方。第一間隔件380接觸第一電極330、第一介電層360及第二介電層370。第二間隔件390位於第二電極340的頂部分344的側壁347上且與第二電極340的底部分342分隔。第二間隔件390接觸第二電極340與第二介電層370，且第二間隔件390與第一電極330被第二介電層370分隔。

半導體結構300的電容結構C1包含電性連接第一電極330的導電接觸400與電性連接第二電極340的導電接觸410。在一些實施方式中，導電接觸400與導電接觸410施加不同的電壓。例如，電性連接第一電極330的導電接觸400連接電源訊號(VDD)，而電性連接第二電極340的導電接觸410接地(ground)。此外，電容結構C1包含電性連接基板302的摻雜區域304a及304b的導電接觸420。導電接觸420與電性連接第二電極340的導電接觸410具有相同的電位。換句話說，電性連接摻雜區域304a及304b的導電接觸420與電性連接電容結構C1的第一電極330的導電接觸400具有不同的電位，使得鄰接摻雜區域304a及304b的摻雜部分306與第一電極330之間產生電位差，以形成第一電容。同樣地，由於導電接觸400及410具有不同的電位，使得第一電極330與第二電極340之間產生電位差，以形成第二電容。

在一些實施方式中，半導體結構300包含層間介電(ILD)層375。層間介電層375圍繞導電接觸400、410及420且覆蓋隔離結構350、第一介電層360、第二介電層370及第二電極340。

半導體結構300的周邊元件C2包含基板302的摻雜部分306a、位於基板302上的介電層360a、第一導電結構330a及位於第一導電結構330a上方的第二導電結構340a。此外，周邊元件C2更包含位於基板302內的摻雜區域304c及304d，且摻雜部分306a位於摻雜區域304c及304d之間。在一些實施方式中，周邊元件C2視為另一個電容結構，周邊元件C2的導電結構(第一導電結構330a及第二導電結構340a)視為上電極，而基板302的摻雜部分306a視為下電極。在一些其他的實施方式中，周邊元件C2視為電晶體，周邊元件C2的導電結構(第一導電結構330a及第二導電結構340a)視為閘極、摻雜區域304c及304d視為源極/汲極，且基板302的摻雜部分306a視為通道。

第二導電結構340a覆蓋第一導電結構330a。具體而言，第二導電結構340a在基板302上的垂直投影與第一導電結構330a在基板302上的垂直投影重疊。第二導電結構340a在垂直方向上與第一導電結構330a對齊。具體而言，第二導電結構340a的側壁349與第一導電結構330a的側壁339大致齊平。在一些實施方式中，第一導電結構330a與第二導電結構340a具有相同的形狀。例如，第一導電結構330a及第二導電結構340a皆具有矩形輪廓。在一些實施方式中，周邊元件C2的第二導電結構340a的最高頂面348與電容結構C1的第二電極340的最高頂面345大致齊平。

在一些實施方式中，周邊元件C2的介電層360a位於第一導電結構330a下方，且介電層360a接觸基板302、摻雜區域304c及304d、隔離結構350及第一導電結構330a。而周邊元件C2的介電層360a僅部分地覆蓋隔離結構350的側壁351。亦即，至少有部分的隔離結構350的側壁351未被介電層360a覆蓋。在一些實施方式中，周邊元件C2包含間隔件390a，且間隔件390a形成於第一導電結構330a的側壁339及第二導電結構340a的側壁349上。間隔件390a接觸介電層360a、第一導電結構330a及第二導電結構340a。

在一些實施方式中，周邊元件C2包含導電接觸400a及420b。導電接觸400a電性連接第二導電結構340a、導電接觸420a電性連接基板302的摻雜區域304c，以及導電接觸420b電性連接基板302的摻雜區域304d。在周邊元件C2為電容結構的實施方式中，電性連接摻雜區域304c的導電接觸420a與電性連接摻雜區域304d的導電接觸420b具有相同的電位。在周邊元件C2為電晶體的實施方式中，電性連接摻雜區域304c的導電接觸420a與電性連接摻雜區域304d的導電接觸420b具有不同的電位。在第二區域324中，層間介電層375圍繞導電接觸400a、420a及420b且覆蓋隔離結構350、介電層360a及第二導電結構340a。

第7A圖至第7O圖繪示根據本揭露一些實施方式之半導體結構300的製造方法在各步驟的剖面圖。

參閱第7A圖，在基板302上方依序形成介電層360a、導電層330a’及遮罩層430。接著，蝕刻遮罩層430、導電層330a’、介電層360a及基板302，以形成第一凹陷R1。在一些實施方式中，如第7A圖所示，第一凹陷R1暴露第一區域322的基板302的中央部分及邊緣部分，而第一凹陷R1暴露第二區域324的基板302的邊緣部分。基板302具有位於第一區域322的摻雜部分306及位於第二區域324的摻雜部分306a。在一些實施方式中，介電層360a包含氧化物，如氧化矽或其他適當的介電材料。導電層330a’可包含半導體材料(例如多晶矽)、金屬或其他適當的導電材料。遮罩層430可包含氮化物，如氮化矽或其他適當的介電材料。在一些實施方式中，形成介電層360a、導電層330a’及/或遮罩層430透過化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、可流動式化學氣相沉積(FCVD)、低壓化學氣相沉積(LPCVD)或其他適當的沉積方法形成。在一些實施方式中，蝕刻遮罩層430、導電層330a’、介電層360a及基板302可以使用乾式或濕式蝕刻。

參閱第7A圖與第7B圖，在第一凹陷R1中填入介電材料，以形成隔離結構350。在一些實施方式中，在形成隔離結構350之後，進行平坦化製程，如化學機械研磨製程(CMP)，以移除隔離結構350的一部分，使得隔離結構350的頂面與遮罩層430的頂面大致齊平。在一些實施方式中，隔離結構350包含氧化矽、氮化矽、氮氧化矽或其他適當的材料。形成隔離結構350可透過高密度電漿沉積(HDP)、化學氣相沉積(CVD)、原子層沉積(ALD)或其他適當的沉積方法形成。

參閱第7B圖與第7C圖，在形成隔離結構350之後，移除遮罩層430，使得導電層330a’的頂面t1與隔離結構350的側壁被暴露。在一些實施方式中，蝕刻遮罩層430可以使用磷酸(H ₃PO ₄)或其他適當的蝕刻劑。

參閱第7D圖，回蝕隔離結構350，使得隔離結構350的頂面353接近導電層330a’的頂面t1。在一些實施方式中，隔離結構350的頂面353在導電層330a’的頂面t1上方。在一些其他的實施方式中，隔離結構350的頂面353與導電層330a’的頂面t1大致齊平。蝕刻隔離結構350可以使用濕式蝕刻或其他適當的蝕刻方法。

參閱第7E圖，在第一區域322與第二區域324中形成圖案化的光阻層440。在第一區域322中，圖案化的光阻層440覆蓋隔離結構350的一部分並暴露導電層330a’；在第二區域324中，圖案化的光阻層440覆蓋隔離結構350與導電層330a’的全體。圖案化的光阻層440可以透過適當的沉積、顯影及/或蝕刻技術形成。接著，使用圖案化的光阻層440作為蝕刻遮罩，對未被圖案化的光阻層440覆蓋的隔離結構350與導電層330a’進行蝕刻，以在第一區域322形成第二凹陷R2暴露第一區域322的基板302與隔離結構350。詳細來說，第二凹陷R2暴露隔離結構350的表面355與垂直表面355且往上延伸的側壁351，其中隔離結構350的表面355與基板302的最高頂面303大致齊平。

參閱第7E圖與第7F圖，在形成第二凹陷R2後，移除光阻層440。移除光阻層440可以透過使用光阻剝離製程，例如灰化(ashing)製程、蝕刻製程或其他適當的製程。接著，在第一區域322與第二區域324中共形地形成第一介電層360。在第一區域322中，第一介電層360覆蓋隔離結構350與基板302；在第二區域324中，第一介電層360覆蓋隔離結構350與導電層330a’。在一些實施方式中，第一介電層360具有厚度T3在約350埃至450埃的範圍間(例如400埃)。在一些實施方式中，第一介電層360包含氧化物，如氧化矽或其他適當的介電材料。第一介電層360可包含與介電層360a相同的材料。第一介電層360可透過化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、可流動式化學氣相沉積(FCVD)、低壓化學氣相沉積(LPCVD)或其他適當的沉積方法形成。

參閱第7G圖，在第一介電層360上方形成第一導電層330’。在第一區域322中，第一導電層330’的最低底面331在隔離結構350的最高頂面357下方；在第二區域324中，第一導電層330’的全體位於隔離結構350上方。第一導電層330’的底部分332’的第一厚度T1(對應於第4圖的第一電極330的底部分332的第一厚度T1)在約700埃至約900埃的範圍間(例如800埃)。若第一導電層330’的底部分332’的第一厚度T1大於900埃時，製造電容結構的製程成本會過高；若第一導電層330’的底部分332’的第一厚度T1小於700埃時，後續形成電容(第4圖的電容結構C1)的阻值會過高，使電容無法達到預期的效果。第一導電層330’可包含半導體材料(例如多晶矽)、金屬或其他適當的導電材料。在一些實施方式中，第一導電層330’與導電層330a’包含相同的材料(例如多晶矽)。在一些實施方式中，形成第一導電層330’透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適當的沉積方法形成。

參閱第7H圖，在形成第一導電層330’之後，進行平坦化製程，以移除第一導電層330’與第一介電層360的部分，其中平坦化製程停止於第一介電層360。詳細來說，在第一區域322中，平坦化製程暴露隔離結構350、第一介電層360與第一導電層330’，使得隔離結構350的最高頂面、第一介電層360的最高頂面與第一導電層330’的最高頂面大致齊平；在第二區域324中，平坦化製程暴露隔離結構350及第一介電層360，使得隔離結構350的頂面與第一介電層360的頂面大致齊平且在第二區域324中無第一導電層330’。

參閱第7I圖，在第一區域322與第二區域324中共形地形成第二介電層370。在第一區域322中，第二介電層370覆蓋隔離結構350、第一介電層360與第一導電層330’；在第二區域324中，第二介電層370覆蓋隔離結構350與第一介電層360。在一些實施方式中，第二介電層370具有厚度T4在約350埃至450埃的範圍間(例如400埃)。第二介電層370的厚度T4實質上等於第一介電層360的厚度T3。在一些實施方式中，第二介電層370包含氧化物，如氧化矽或其他適當的介電材料。第二介電層370可包含與第一介電層360及/或介電層360a相同的材料。第二介電層370可透過化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、可流動式化學氣相沉積(FCVD)、低壓化學氣相沉積(LPCVD)或其他適當的沉積方法形成。

參閱第7I圖與第7J圖，在第一區域322中形成圖案化的光阻層450，其中圖案化的光阻層450覆蓋第二介電層370的一部分，且在第二區域324中無光阻層450。圖案化的光阻層450可以透過適當的沉積、顯影及/或蝕刻技術形成。接著，使用圖案化的光阻層450作為蝕刻遮罩，對未被圖案化的光阻層450覆蓋的第二介電層370進行蝕刻，以在第一區域322暴露隔離結構350、第一介電層360及第一導電層330’。此外，在第二區域324中，第一介電層360及第二介電層370被移除，以暴露隔離結構350及導電層330a’。

參閱第7J圖與第7K圖，移除第一區域322中的光阻層450，以暴露下面的第二介電層370。移除光阻層450可以透過使用光阻剝離製程，例如灰化製程、蝕刻製程或其他適當的製程。接著，在第一區域322與第二區域324中形成第二導電層340’。第二導電層340’的第二厚度T2(對應於第4圖的第二電極340的第二厚度T2)大於第一導電層330’的底部分332’的第一厚度T1，其中第二導電層340’的第二厚度T2在約1100埃至約1300埃的範圍間(例如1200埃)。若第二導電層340’的第二厚度T2大於1300埃時，製造電容結構的製程成本會過高；若第二導電層340’的第二厚度T2小於1100埃時，後續形成電容(第4圖的電容結構C1)的阻值會過高，且第二導電層340’可能無法填充第一導電層330’內的開口O1而使第二導電層340’的頂面無法容納導電接觸(例如第4圖的導電接觸410)，從而導致電容無法達到預期的效果。第二導電層340’可包含半導體材料(例如多晶矽)、金屬或其他適當的導電材料。第二導電層340’可包含與第一導電層330’相同的材料(例如多晶矽)。在一些實施方式中，形成第二導電層340’透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適當的沉積方法形成。

參閱第7K圖與第7L圖，在第一區域322與第二區域324中形成圖案化的光阻層460。在第一區域322中，圖案化的光阻層460覆蓋第二介電層370的一部分；在第二區域324中，圖案化的光阻層460覆蓋第二導電層340’的一部分。圖案化的光阻層460可以透過適當的沉積、顯影及/或蝕刻技術形成。接著，使用圖案化的光阻層460作為蝕刻遮罩，對未被圖案化的光阻層460覆蓋的第二導電層340’進行蝕刻。在第一區域322中，第一導電層330’與第二導電層340’被蝕刻，以定義第一電極330與第二電極340，並暴露隔離結構350、第一介電層360及第一電極330。第一電極330的側壁337與第二電極340的側壁347也被暴露。此外，在第二區域324中，導電層330a’與第二導電層340’被蝕刻，以定義第一導電結構330a與第二導電結構340a，並暴露隔離結構350及介電層360a。隨後，摻雜基板302，以在基板302中形成位於第一區域322的摻雜區域304a及304b以及位於第二區域324的摻雜區域304c及304d。

在本揭露之一些實施方式中，第7L圖的蝕刻製程定義電容結構C1。具體而言，電容結構C1包含第一電容與第二電容，基板302的摻雜部分306為第一電容的下電極、第一電極330為第一電容的上電極及第二電容的下電極，以及第二電極340為第二電容的上電極。此外，第7L圖的蝕刻製程定義周邊元件C2。在周邊元件C2視為電晶體之一些實施方式中，周邊元件C2的導電結構(第一導電結構330a及第二導電結構340a)視為閘極、摻雜區域304c及304d視為源極/汲極，且基板302的摻雜部分306a視為通道。在周邊元件C2視為另一個電容結構之一些實施方式中，周邊元件C2的導電結構(第一導電結構330a及第二導電結構340a)視為上電極，而基板302的摻雜部分306a視為下電極。

參閱第7L圖與第7M圖，移除光阻層460，以暴露第一區域322中的第二電極340及第二區域324中的第二導電結構340a。移除光阻層460可以透過使用光阻剝離製程，例如灰化製程、蝕刻製程或其他適當的製程。接著，形成在第一區域中322形成第一間隔件380及第二間隔件390以及在第二區域324中形成間隔件。詳細來說，在第一區域322中，在第一電極330的相對側壁337上形成第一間隔件380以及在第二電極340的相對側壁339上形成第二間隔件390；在第二區域324中，在第一導電結構330a的相對側壁339與第二導電結構340a的相對側壁349形成間隔件390a。第一間隔件380、第二間隔件390及間隔件390a可包含一或多種介電材料，例如氧化矽、氮化矽、矽氮氧化物、SiCN、SiC _xO _yN _z或其組合。第一間隔件380、第二間隔件390及間隔件390a可透過電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、亞大氣壓化學氣相沉積(SACVD)或其他適當的沉積方法形成。

在一些實施方式中，第7L圖的摻雜區域304a至304d是輕摻雜區域(LDD)。在形成第一間隔件380、第二間隔件390及間隔件390a之後，進行離子佈植製程以摻雜輕摻雜區域。然後，可以進行退火製程以激活摻雜區域304a至304d的佈植摻雜劑。在這種情況下，摻雜區域304a至304d被重摻雜以形成重摻雜區域，其中摻雜區域304a至304d與基板302具有不同導電類型的摻雜劑。

在基板302上方形成層間介電(ILD)層375。在第一區域322中，層間介電層375覆蓋隔離結構350、第一介電層360、第二介電層370及第二電極340；在第二區域324中，層間介電層375覆蓋隔離結構350、介電層360a及第二導電結構340a。在一些實施方式中，層間介電層375包含氧化矽、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟化矽玻璃(FSG)或其他適當的介電材料。層間介電層375可包含氮氧化矽、氮化矽、包括Si、O、C及/或H的化合物(例如，氧化矽、SiCOH和SiOC)、低介電常數的介電材料(介電常數小於約3.9的熱氧化矽的介電材料)或有機材料(例如聚合物)。層間介電層375可透過化學氣相沉積(CVD)、高密度電漿沉積(HDP)或其他適當的沉積方法形成。在一些實施方式中，在形成層間介電層375之後，進行平坦化製程，以移除層間介電層375的一部分。

參閱第7N圖，在形成層間介電層375之後，蝕刻層間介電層375，以形成接觸開口405、405a、415、425及425a。在第一區域322中，接觸開口405暴露第一電極330、接觸開口415暴露第二電極340以及接觸開口425暴露摻雜區域304a及304b；在第二區域324中，接觸開口405a暴露第二導電結構340a以及接觸開口425a暴露摻雜區域304c及304d。

參閱第7N圖與第7O圖，繼續蝕刻層間介電層375，以在層間介電層中形成複數個溝槽，且溝槽分別連通於接觸開口405、405a、415、425及425a。在一些實施方式中，蝕刻製程包含使用電漿蝕刻的蝕刻步驟且使用適當的蝕刻劑，例如含氟蝕刻劑，以選擇性地蝕刻層間介電層375。

回到第4圖，在第7O圖的蝕刻製程完成之後，在溝槽及接觸開口405、405a、415、425及425a中填充導電材料，以形成導電接觸400、400a、410、420a及420b。隨後，執行平坦化製程，以移除導電材料的多餘部分，使得導電接觸400、400a、410、420a及420b共面。詳細來說，在第一區域322中，導電接觸400形成於第一電極330上、導電接觸410形成於第二電極340上以及導電接觸420形成於摻雜區域304a及304b上；在第二區域324中，導電接觸400a形成於第二導電結構340a、導電接觸420a形成於摻雜區域304c上，以及導電接觸420b形成於摻雜區域304d上。如此一來，可以獲得如第4圖所示的半導體結構300。

第8圖繪示根據本揭露另一實施方式之半導體結構500的剖面圖、第9圖繪示第8圖的半導體結構300的電容結構C1’的上視圖，以及第10圖繪示第8圖的半導體結構300的周邊元件C2’的上視圖，其中第8圖的電容結構C1’繪示第9圖沿線段8-8的剖面圖，且第8圖的周邊元件C2’繪示第10圖沿線段8’-8’的剖面圖。第8圖至第10圖的半導體結構500的電容結構C1’可對應於第2圖的電容結構250或第3圖的電容結構250a。也就是說，第8圖至第10圖的半導體結構500的電容結構C1’設置於半導體元件的基板502上，且電性連接第2圖及第3圖的記憶體元件210，其中基板502對應於第2圖及第3圖的基板202。半導體結構500的周邊元件C2’可以與電容結構C1’連接階梯結構220中不同的導電接觸。半導體結構500可設置於第2、3圖的驅動電路層204或第1A圖的驅動電路層104，且半導體結構300具有第一區域522與第二區域524，其中。電容結構C1’位於第一區域522且周邊元件C2’位於第二區域524。電容結構C1’包含基板502中的摻雜部分506、第一電極530、第一介電層560、第二電極540以及第二介電層370。第一電極530位於基板502的摻雜部分506上，且第一電極530具有底部分532與頂部分534，其中第一電極530的底部分532位於基板502內，且第二電極540位於第一電極530上。第一電極530的頂部分534圍繞第二電極540，且第二電極540的最低底面541在第一電極530的最高頂面535的下方。第一介電層560位於第一電極530下方，且位於基板502的摻雜部分506與第一電極530之間。第二介電層570位於第一電極530與第二電極540之間。第一電極530的最高頂面535與第二電極540的最高頂面545不重疊。在本揭露之一些實施方式中，基板502的摻雜部分506、第一介電層560及第一電極530視為第一電容，且第一電極530、第二介電層570及第二電極540視為第二電容。亦即，基板502的摻雜部分506為第一電容的下電極且第一電極530為第一電容的上電極，而第一電極530為第二電容的下電極且第二電極540為第二電容的上電極。經由上述的配置，可增加電容結構C1’的電容值。此外，也可以減少電容結構C1’在半導體元件(例如第2圖的半導體元件200或第3圖的半導體元件200a)所占用的空間。

電容結構C1’的第一電極530具有底部分532與頂部分534。第一電極530的底部分532位於第二電極540的下方，且第一電極530的底部分532的寬度比第二電極540寬。第二電極540被第一電極530的頂部分534圍繞且在垂直方向上凸出於第一電極530的頂部分534。也就是說，第二電極540的頂面545在第一電極530的最高頂面535上方。在一些實施方式中，第二電極540在基板502上的垂直投影位於第一電極530在基板502上的垂直投影之內。此外，第二電極540的最高頂面545與第一電極530的最高頂面535不重疊。具體而言，第二電極540的最高頂面545在基板502的垂直投影與第一電極530的最高頂面535在基板502的垂直投影分隔。在一些實施方式中，第二電極540部分地覆蓋第一電極530的底部分532。也就是說，第一電極530的最低底面533的一部分被第二電極540的底面541覆蓋，而第一電極530的最低底面533的其餘部分未被第二電極540的底面541覆蓋。在一些實施方式中，第一電極530與第二電極540具有不同的剖面形狀。例如，第一電極530具有U形輪廓，而第二電極540是矩形輪廓。在一些實施方式中，第一電極530的底部分532具有第一厚度T5，且第二電極540具有第二厚度T6。第一電極530的底部分532的第一厚度T5在約700埃(Å)至約900埃的範圍間(例如800埃)，且第二電極540的第二厚度T6在約700埃(Å)至約900埃的範圍間(例如800埃)。當第一電極530的底部分532的第一厚度T5與第二電極540的第二厚度T6在上述的範圍間時，第二電極540可填充在第一電極530內的開口O2，以確保第一電極530與第二電極540交界的位置形成階梯狀的側壁，從而增加電容結構C1’的電容值。在一些實施方式中，第二電極540的第二厚度T6大於或實質上等於第一電極530的第一厚度T5。在一些實施方式中，第一電極530的底部分532與頂部分534交界的位置具有階梯狀的側壁，可增加電容結構C1’的第二電容的電容值。此外，由於第一電極530與基板502的摻雜部分506交界的位置具有階梯狀的側壁，可增加電容結構C1’的第一電容的電容值。

在一些實施方式中，基板502具有摻雜區域504a及504b，且摻雜區域504a及504b具有相同的電性。此外，摻雜區域504a及504b具有與基板502不同的電性。摻雜區域504a及504b的頂面505在第一電極530的最高頂面535的下方。隔離結構550鄰接且接觸基板502的摻雜區域504a及504b。在一些實施方式中，基板502的摻雜部分506更具有區塊A1’及A2’，區塊A1’位於摻雜區域504a的正下方，以及區塊A2’位於摻雜區域504b的正下方。換句話說，基板502的摻雜部分506的區塊A1’及A2’位於隔離結構550與第一電極530之間。基板502的摻雜部分506的最高頂面507在第一電極530的最低底面533的上方。應理解到，第8圖至第10圖的基板502、摻雜區域504a及504b以及隔離結構550之材料與配置分別類似於第4圖至第6圖的基板302、摻雜區域304a及304b以及隔離結構350，故為簡化起見，在以下的說明將不再重複描述。

在一些實施方式中，電容結構C1’包含位於第二電極540上方的介電層590。第一介電層560接觸基板502、摻雜區域504a及504b、隔離結構550以及第一電極530，且第二介電層570接觸隔離結構550、第一介電層560、第一電極530及第二電極540。在一些實施方式中，第一介電層560接觸隔離結構550的側壁551，而第二介電層570接觸隔離結構550的頂面553。介電層590接觸第二電極540，且與第一電極530分隔。在一些實施方式中，周邊元件C2’包含位於在第二區域524的基板502上方的介電層590a。介電層590a位於導電結構580下方，且介電層590a接觸摻雜區域504c及504d、隔離結構550及導電結構580。

半導體結構500的電容結構C1’包含電性連接第一電極530的導電接觸600與電性連接第二電極540的導電接觸610。在一些實施方式中，導電接觸600與導電接觸610施加不同的電壓。例如，電性連接第一電極530的導電接觸600連接電源訊號(VDD)，而電性連接第二電極540的導電接觸610接地(ground)。此外，電容結構C1’包含電性連接基板502的摻雜區域504a及504b的導電接觸620。導電接觸620與電性連接第二電極540的導電接觸610具有相同的電位。換句話說，電性連接摻雜區域504a及504b的導電接觸620與電性連接電容結構C1’的第一電極530的導電接觸600具有不同的電位，使得鄰接摻雜區域504a及504b的摻雜部分506與第一電極530之間產生電位差，以形成第一電容。同樣地，由於導電接觸600及610具有不同的電位，使得第一電極530與第二電極540之間產生電位差，以形成第二電容。

在一些實施方式中，半導體結構500包含層間介電層575。層間介電層575圍繞導電接觸600、610及620且覆蓋隔離結構550、第二介電層570、介電層590。

半導體結構500的周邊元件C2’包含位於基板502的摻雜部分506a、位於基板302上的介電層590a以及位於介電層590a上的導電結構580。此外，周邊元件C2’更包含位於基板302內的摻雜區域504c及504d，且摻雜部分506a位於摻雜區域504c及504d之間。在一些實施方式中，周邊元件C2’視為另一個電容結構，周邊元件C2’的導電結構580視為上電極，而基板502的摻雜部分506a視為下電極。在一些其他的實施方式中，周邊元件C2’視為電晶體，周邊元件C2’的導電結構580視為閘極、摻雜區域504c及504d視為源極/汲極，且基板502的摻雜部分506a視為通道。

導電結構580的頂面581在電容結構C1’的第二電極540的頂面545上方。在一些實施方式中，導電結構580的底面583與電容結構C1’的第二電極540的頂面545大致齊平。在一些實施方式中，導電結構580具有矩形輪廓。在一些實施方式中，周邊元件C2’包含間隔件630，且間隔件630形成於導電結構580的側壁589上。間隔件630接觸介電層590及導電結構580，且與摻雜區域504c及504d分隔。

在一些實施方式中，周邊元件C2’包含導電接觸610a、620a及620b。導電接觸610a電性連接導電結構580、導電接觸620a電性連接基板502的摻雜區域504c，以及導電接觸620b電性連接基板502的摻雜區域504d。在周邊元件C2’為電容結構的實施方式中，電性連接摻雜區域504c的導電接觸620a與電性連接摻雜區域504d的導電接觸620b具有相同的電位。在周邊元件C2’為電晶體的實施方式中，電性連接摻雜區域504c的導電接觸620a與電性連接摻雜區域504d的導電接觸620b具有不同的電位。在第二區域524中，層間介電層575圍繞導電接觸610a、620a及620b且覆蓋隔離結構550、介電層570a、介電層590及導電結構580。

第11A圖至第11O圖繪示根據本揭露一些實施方式之半導體結構500的製造方法在各步驟的剖面圖。

參閱第11A圖，在基板502上方依序形成介電層560a與遮罩層640，其中遮罩層640接觸介電層560a。接著，蝕刻遮罩層640、介電層560a及基板502，以形成凹陷R3。在一些實施方式中，如第11A圖所示，凹陷R3暴露位於第一區域522的基板502的中央部分及邊緣部分，而凹陷R3暴露位於第二區域524的基板502的邊緣部分。基板502具有位於第一區域522的摻雜部分506及位於第二區域524的摻雜部分506a。在一些實施方式中，第11A圖的介電層560a及遮罩層640之材料與製程方法分別類似於第7A圖的介電層360a及遮罩層430，故為簡化起見，在以下的說明將不再重複描述。

參閱第11A圖與第11B圖，在凹陷R3中填入介電材料，以形成隔離結構550。在一些實施方式中，在形成隔離結構550之後，進行平坦化製程，如化學機械研磨製程(CMP)，以移除隔離結構550的一部分，使得隔離結構550的頂面與遮罩層640的頂面大致齊平。

參閱第11C圖，回蝕隔離結構550，以暴露遮罩層640的側壁641。此外，回蝕隔離結構550，使得隔離結構550的頂面553接近介電層560a的頂面t2。蝕刻隔離結構550可以使用濕式蝕刻或其他適當的蝕刻方法。

參閱第11C圖與第11D圖，蝕刻隔離結構550之後，移除遮罩層640，以暴露介電層560a。在一些實施方式中，移除遮罩層640可以使用磷酸(H ₃PO ₄)或其他適當的蝕刻劑。

參閱第11E圖，在第一區域522與第二區域524中形成圖案化的光阻層650。在第一區域522中，圖案化的光阻層650覆蓋隔離結構550與介電層560a的一部分，並暴露介電層560a的其餘部分；在第二區域524中，圖案化的光阻層650覆蓋隔離結構550與介電層560a的全體。圖案化的光阻層650可以透過適當的沉積、顯影及/或蝕刻技術形成。接著，使用圖案化的光阻層650作為蝕刻遮罩，對未被圖案化的光阻層650覆蓋的介電層560a進行蝕刻，以在第一區域522形成凹陷R4暴露第一區域522的基板502與介電層560a的側壁561。

參閱第11E圖與第11F圖，在形成第二凹陷R2後，移除光阻層650。移除光阻層650可以透過使用光阻剝離製程，例如灰化製程、蝕刻製程或其他適當的製程。接著，在凹陷R4中形成第一介電層560。在一些實施方式中，形成第一介電層560可透過熱氧化製程，使得第一介電層560接續在介電層560a的側壁561生長並形成於基板502上。在一些實施方式中，第一介電層560具有厚度T7在約350埃至450埃的範圍間(例如400埃)。

參閱第11G圖，在第一介電層560上方形成第一導電層530’。在第一區域522中，第一導電層530’的最低底面533在隔離結構550的最高頂面553下方；在第二區域524中，第一導電層530’的全體位於隔離結構550上方。第一導電層530’的底部分532’的厚度T5(對應於第8圖的第一電極530的底部分532的第一厚度T5)在約700埃至約900埃的範圍間(例如800埃)。若第一導電層530’的底部分532’的厚度T5大於900埃時，製造電容結構的製程成本會過高；若第一導電層530’的底部分532’的厚度T5小於700埃時，後續形成電容(第4圖的電容結構C1’)的阻值會過高，使電容無法達到預期的效果。第一導電層530’可包含半導體材料(例如多晶矽)、金屬或其他適當的導電材料。在一些實施方式中，第11G圖的第一導電層530’之材料與製程方法類似於第7G圖的第一電極330，故為簡化起見，在以下的說明將不再重複描述。

參閱第11G圖與第11H圖，在形成第一導電層530’之後，進行平坦化製程，以移除第一導電層530’的一部分，並定義第一電極530，其中平坦化製程停止於隔離結構550。詳細來說，在第一區域522中，平坦化製程暴露隔離結構550、第一介電層560與第一電極530，使得隔離結構550的最高頂面553、第一介電層560的最高頂面563與第一電極530的最高頂面535大致齊平；在第二區域524中，平坦化製程暴露隔離結構550及介電層560a，使得隔離結構550的頂面553與介電層560a的頂面大致齊平且在第二區域524中無第一導電層530’。

參閱第11I圖，在第一區域522形成第二介電層570以及在第二區域524中形成介電層570a。在第一區域522中，第二介電層570覆蓋隔離結構550、第一介電層560與第一電極530，且第二介電層570與第一介電層560的一部分被第一電極530分隔；在第二區域524中，介電層570a覆蓋隔離結構550與第一介電層560。在一些實施方式中，第二介電層570及介電層570a具有厚度T8在約350埃至450埃的範圍間(例如400埃)。第二介電層570及介電層570a的厚度T8實質上等於第一介電層560的厚度T7。在一些實施方式中，第11I圖的第二介電層570及介電層570a之材料與製程方法類似於第7I圖的第二介電層370，故為簡化起見，在以下的說明將不再重複描述。

參閱第11J圖，在形成第二介電層570及介電層570a之後，在第一區域522與第二區域524中形成第二導電層540’。第11J圖的第二導電層540’之材料與製程方法類似於第7K圖的第二導電層340’，故為簡化起見，在以下的說明將不再重複描述。

參閱第11J圖與第11K圖，在形成第二導電層540’之後，進行平坦化製程，以移除第二導電層540’的一部分，以定義第二電極540，其中平坦化製程停止於第二介電層570及介電層570a。詳細來說，在第一區域522中，平坦化製程暴露第二介電層570與第二電極540，使得第二介電層570的最高頂面571與第二電極540的最高頂面545大致齊平；在第二區域524中，平坦化製程暴露介電層570a，使得在第二區域524中無第二導電層540’。在本揭露之一些實施方式中，第11K圖的蝕刻製程定義電容結構C1’。具體而言，電容結構C1’包含第一電容與第二電容，基板502的摻雜部分506為第一電容的下電極、第一電極530為第一電容的上電極及第二電容的下電極，以及第二電極540為第二電容的上電極。在一些實施方式中，第二電極540的第二厚度T6在約700埃至約900埃的範圍間(例如800埃)。若第二電極540的第二厚度T6大於900埃時，製造電容結構的製程成本會過高；若第二電極540的第二厚度T6小於700埃時，後續形成電容(第8圖的電容結構C1’)的阻值會過高，且第二電極540可能無法填充第一電極530內的開口O2而使第二電極540的頂面無法容納導電接觸(例如第8圖的導電接觸610)，從而導致電容無法達到預期的效果。在一些實施方式中，第二電極540的第二厚度T6大於或實質上等於第一電極530的第一厚度T5。

參閱第11L圖，在第一區域522與第二區域524中形成圖案化的光阻層660。在第一區域522中，圖案化的光阻層660覆蓋第二介電層570與第二電極540；在第二區域524中，圖案化的光阻層660覆蓋介電層570a的一部分。接著，使用圖案化的光阻層660作為蝕刻遮罩，對未被圖案化的光阻層660覆蓋的介電層570a進行蝕刻。在第二區域524中，介電層570a與介電層560a被蝕刻，以暴露隔離結構550與基板502，而第一區域522的結構實質上不變。

參閱第11M圖，在第一區域522形成介電層590以及在第二區域524形成介電層590a。在第一區域522中，介電層590覆蓋並接觸第二電極540，且介電層590在第二介電層570上方；在第二區域524中，介電層590a覆蓋基板502，且介電層590a的頂面591在介電層570a的頂面571下方。在一些實施方式中，介電層590及介電層590a具有厚度T9在約350埃至450埃的範圍間(例如400埃)。介電層590及介電層590a的厚度T9實質上等於第一介電層560的厚度及/或第二介電層570的厚度。在一些實施方式中，在一些實施方式中，介電層590及介電層590a包含氧化物，如氧化矽或其他適當的介電材料。介電層590及介電層590a可包含與第一介電層560及/或第二介電層570相同的材料。介電層590可透過熱氧化沉積、化學氣相沉積(CVD)、原子層沉積(ALD)或其他適當的沉積方法形成。

參閱第11N圖，在形成介電層590之後，在第一區域522與第二區域524中形成導電層580’。在第一區域522中，導電層580’形成於第二電極540上方，且接觸第二介電層570與介電層590；在第二區域524中，導電層580’形成於基板502上方，且接觸第二介電層570、隔離結構550與介電層590。在一些實施方式中，導電層580’具有厚度T10在約700埃(Å)至約900埃的範圍間(例如800埃)。導電層580’可包含半導體材料(例如多晶矽)、金屬或其他適當的導電材料。在一些實施方式中，導電層580’與第一電極530及/或第二電極540包含相同的材料(例如多晶矽)。在一些實施方式中，形成導電層580’透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適當的沉積方法形成。

參閱第11N圖與第11O圖，在第二區域524中形成圖案化的光阻層670，以覆蓋導電層580’的一部分。圖案化的光阻層670可以透過適當的沉積、顯影及/或蝕刻技術形成。接著，使用圖案化的光阻層670作為蝕刻遮罩，對未被圖案化的光阻層670覆蓋的導電層580’進行蝕刻。在第一區域522中，導電層580’被全部蝕刻，以暴露第二介電層570及介電層590；在第二區域524中，導電層580’的一部分被蝕刻，以定義導電結構580，並暴露第二介電層570、隔離結構550與介電層590。隨後，摻雜基板502，以在基板502形成摻雜區域504a至504d。在本揭露之一些實施方式中，第11O圖的蝕刻製程定義周邊元件C2’。在周邊元件C2’視為電晶體之一些實施方式中，周邊元件C2’的導電結構580視為閘極、摻雜區域504c及504d視為源極/汲極，且基板502的摻雜部分506a視為通道。在周邊元件C2’視為另一個電容結構之一些實施方式中，周邊元件C2’的導電結構580視為上電極，而基板502的摻雜部分506a視為下電極。

回到第8圖，在第11O圖的製程完成之後，移除光阻層670，以暴露導電結構580。接著，在第二區域524的導電結構580的相對側壁589上形成間隔件630。在基板502上方形成層間介電層575，以在第一區域522中覆蓋第二介電層570與介電層590，以及在第二區域524中覆蓋隔離結構550、介電層570a及介電層590a。在形成層間介電層575之後，形成導電接觸600、610、610a、620、620a及620b於層間介電層575中。詳細來說，在第一區域522中，導電接觸600形成於第一電極530上、導電接觸610形成於第二電極540上以及導電接觸620形成於摻雜區域504a及504b上；在第二區域524中，導電接觸610a形成於導電結構580、導電接觸620a形成於摻雜區域504c以及導電接觸620b形成於摻雜區域504d上。如此一來，可以獲得如第8圖所示的半導體結構500。

應理解到，層間介電層575及導電接觸(導電接觸600、610、610a、620、620a及620b)之材料、配置及形成方法類似於第4圖之層間介電層375及導電接觸(導電接觸400、400a、410、420、420a及420b)，故為在此不重複描述。

在本揭露的上述實施方式中，電容結構包括第一電容及第二電容，其中第一電容包括基板的摻雜部分及第一電極，第二電容包括第一電極與第二電極，第二電極的底部分嵌設於第一電極，可減少電容結構的電容面積且增加電容值。由於記憶體元件(例如3D NAND記憶體元件)具有多層的導電層(即字元線)，因此需要提供記憶體元件較高的電流以維持運作，故需要具有較大電容值的電容結構對記憶體元件的每層字元線提供電訊號。本揭露之一些實施方式的電容結構可在記憶體元件佔用較少的空間且滿足前述較大電容值的需求。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100:半導體元件 102:基板 104:驅動電路層 110:記憶體元件 111:導電層 112:通道層 113:絕緣層 114:串選擇線 115:導電通孔 116:位元線 120:階梯結構 122:導電接觸 123:互連結構 124:導電接觸 126:著陸區 128:絕緣結構 130:導電狹縫 200:半導體元件 200a:半導體元件 202:基板 204:驅動電路層 210:記憶體元件 220:階梯結構 221:導電層 222:導電接觸 223:互連結構 224:導電接觸 226:著陸區 228:導電接觸 230:互連結構 250:電容結構 250a:電容結構 260:共用源極 300:半導體結構 302:基板 303:頂面 304a:摻雜區域 304b:摻雜區域 304c:摻雜區域 304d:摻雜區域 305:頂面 306:摻雜部分 306a:摻雜部分 307:頂面 322:第一區域 324:第二區域 330:第一電極 330’:第一導電層 330a:第一導電結構 330a’:導電層 331:底面 332:底部分 332’:底部分 334:頂部分 335:頂面 336:合併部分 337:側壁 339:側壁 340:第二電極 340’:第二導電層 340a:第二導電結構 341:底面 342:底部分 343:底面 344:頂部分 345:頂面 347:側壁 348:頂面 349:側壁 350:隔離結構 351:側壁 353:頂面 357:頂面 360:第一介電層 360a:介電層 370:第二介電層 375:層間介電層 380:第一間隔件 390:第二間隔件 390a:間隔件 400:導電接觸 400a:導電接觸 405:接觸開口 405a:接觸開口 410:導電接觸 415:接觸開口 420:導電接觸 420a:導電接觸 420b:導電接觸 425:接觸開口 425a:接觸開口 430:遮罩層 440:光阻層 450:光阻層 460:光阻層 500:半導體結構 502:基板 504a:摻雜區域 504b:摻雜區域 504c:摻雜區域 504d:摻雜區域 505:頂面 506:摻雜部分 506a:摻雜部分 507:頂面 522:第一區域 524:第二區域 530:第一電極 530’:第一導電層 532:底部分 532’:底部分 533:底面 534:頂部分 535:頂面 540:第二電極 540’:第二導電層 541:底面 545:頂面 550:隔離結構 551:側壁 553:頂面 560:第一介電層 560a:介電層 561:側壁 563:頂面 570:第二介電層 570a:介電層 571:頂面 575:層間介電層 580:導電結構 580’:導電層 581:頂面 583:底面 589:側壁 590:介電層 590a:介電層 591:頂面 600:導電接觸 610:導電接觸 610a:導電接觸 620:導電接觸 620a:導電接觸 620b:導電接觸 630:間隔件 640:遮罩層 641:側壁 650:光阻層 660:光阻層 670:光阻層 4-4:線段 4’-4’:線段 5B-5B:線段 8-8:線段 8’-8’:線段 A1:區塊 A1’:區塊 A2:區塊 A2’:區塊 C1:電容結構 C2:周邊元件 C1’:電容結構 C2’:周邊元件 O1:開口 O2:開口 R1:第一凹陷 R2:第二凹陷 R3:凹陷 R4:凹陷 t1:頂面 t2:頂面 T1:第一厚度 T2:第二厚度 T3:厚度 T4:厚度 T5:厚度 T6:厚度 T7:厚度 T8:厚度 T9:厚度 T10:厚度 X:方向 Y:方向 Z:方向

為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1A圖繪示根據本揭露一些實施方式之半導體元件的立體圖； 第1B圖繪示第1A圖的上視圖； 第2圖繪示根據本揭露一些實施方式之包含電容結構的半導體元件的示意圖； 第3圖繪示根據本揭露另一實施方式之包含電容結構的半導體元件的示意圖； 第4圖繪示根據本揭露一些實施方式之半導體結構的剖面圖； 第5A圖繪示第4圖的半導體結構的電容結構的上視圖； 第5B圖繪示沿第4圖的線段5B-5B的上視圖； 第6圖繪示第4圖的半導體結構的周邊元件的上視圖； 第7A圖至第7O圖繪示根據本揭露一些實施方式之半導體結構的製造方法在各步驟的剖面圖； 第8圖繪示根據本揭露另一實施方式之半導體結構的剖面圖； 第9圖繪示第8圖的半導體結構的電容結構的上視圖； 第10圖繪示第8圖的半導體結構的周邊元件的上視圖；以及 第11A圖至第11O圖繪示根據本揭露一些實施方式之半導體結構的製造方法在各步驟的剖面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

300:半導體結構

302:基板

303:頂面

304a:摻雜區域

304b:摻雜區域

304c:摻雜區域

304d:摻雜區域

305:頂面

306:摻雜部分

306a:摻雜部分

307:頂面

322:第一區域

324:第二區域

330:第一電極

330a:第一導電結構

331:底面

332:底部分

334:頂部分

335:頂面

337:側壁

339:側壁

340:第二電極

340a:第二導電結構

341:底面

342:底部分

343:底面

344:頂部分

345:頂面

347:側壁

348:頂面

349:側壁

350:隔離結構

351:側壁

360:第一介電層

360a:介電層

370:第二介電層

375:層間介電層

380:第一間隔件

390:第二間隔件

390a:間隔件

400:導電接觸

400a:導電接觸

410:導電接觸

420:導電接觸

420a:導電接觸

420b:導電接觸

A1:區塊

A2:區塊

C1:電容結構

C2:周邊元件

T1:第一厚度

T2:第二厚度

5B-5B:線段

Claims (10)

1. 一種半導體元件，包含： 一基板； 一驅動電路層，位於該基板上； 一記憶體元件，位於該基板上，該記憶體元件包含： 交替堆疊的複數個導電層及複數個絕緣層； 複數個位元線，位於該些導電層及該些絕緣層上； 複數個通道層，穿過該些導電層及該些絕緣層，且該些通道層的每一者分別電性連接至該些位元線；以及 一階梯結構，位於該基板上，且該階梯結構電性連接該記憶體元件與該驅動電路層，其中該驅動電路層包含一電容結構，該電容結構包含： 該基板內的一摻雜部分； 一第一電極，位於該基板的該摻雜部分上，該第一電極具有一底部分與一頂部分，其中該第一電極的該底部分位於該基板的該摻雜部分內； 一第一介電層，位於該第一電極與該基板的該摻雜部分之間； 一第二電極，位於該第一電極上，其中該第二電極具有一底部分與一頂部分，該第二電極的該底部分嵌設於該第一電極，且該第二電極的該底部分的一底面在該基板的一頂面下方；以及 一第二介電層，位於該第一電極與該第二電極之間。
2. 如請求項1所述之半導體元件，其中該第一電極比該第二電極寬。
3. 如請求項1所述之半導體元件，其中該第一電極的一最高頂面的一部分被該第二電極覆蓋，且該第一電極的該最高頂面的其餘部分未被該第二電極覆蓋。
4. 如請求項1所述之半導體元件，其中該第二電極的一厚度大於該第一電極的一厚度。
5. 如請求項1所述之半導體元件，其中該電容結構更包含： 一第一摻雜區域與一第二摻雜區域，位於該基板內，且該基板的該摻雜部分更具有位於該第一摻雜區域與該第一電極之間的一區塊。
6. 如請求項1所述之半導體元件，其中該第一介電層接觸該基板的該摻雜部分、該第一摻雜區域、該第二摻雜區域及該第一電極，以及該第二介電層接觸該第一電極及該第二電極。
7. 如請求項1所述之半導體元件，其中該電容結構更包含： 一間隔件，位於該第二電極的該頂部分的側壁上且與該第二電極的該底部分分隔。
8. 一種半導體元件，包含： 一基板； 一驅動電路層，位於該基板上； 一記憶體元件，位於該基板上，該記憶體元件包含： 複數個導電層；以及 複數個通道層，垂直穿過該些導電層；以及 一階梯結構，位於該基板上，該階梯結構包含一第一導電接觸、一第二導電接觸與一互連結構，該第一導電接觸連接該互連結構與該驅動電路層，該第二導電接觸連接該互連結構與該記憶體元件的該些導電層的其中一者，其中該驅動電路層包含一電容結構，該電容結構包含： 該基板內的一摻雜部分； 一第一電極，位於該基板的該摻雜部分上，其中該第一電極的一最低底面在該基板的該摻雜部分的一最高頂面下方；以及 一第二電極，位於該第一電極上，其中該第一電極圍繞該第二電極，該第二電極的一最低底面在該第一電極的一最高頂面的下方，且該第一電極的該最高頂面與該第二電極的一最高頂面不重疊。
9. 如請求項8所述之半導體元件，其中該電容結構更包含： 一第一介電層，位於該基板的該摻雜部分與該第一電極之間；以及 一第二介電層，位於該第一電極與該第二電極之間。
10. 如請求項9所述之半導體元件，其中該電容結構更包含： 一第三介電層，位於該第二電極上，且該第三介電層與該第一介電層分隔。

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