TWI786781B - 同步整流控制器及其控制方法 - Google Patents

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Abstract

同步整流控制器包含穩壓器以提供控制電壓至整流開關之控制端。同步整流控制器比較該整流開關之通道電壓及參考電壓，以產生比較結果訊號。當該通道電壓大於該參考電壓，該比較結果訊號具有第一邏輯值，當該通道電壓小於該參考電壓，則該比較結果訊號具有第二邏輯值。根據該比較結果訊號產生反相比較結果訊號。當該通道電壓小於該參考電壓時，由該反相比較結果訊號致能上拉電源以上拉該控制電壓；及當該通道電壓大於該參考電壓時，由該比較結果訊號致能下拉電源以下拉該控制電壓。

Description

同步整流控制器及其控制方法
本發明關於一種同步整流控制器及其控制方法，尤指一種可比較參考電壓及整流開關之通道電壓，且據以調整整流開關之控制端之電壓的同步整流控制器及其控制方法。
在電力轉換驅動控制器，例如返馳式(flyback)電路的架構中，可使用二極體作為整流元件，例如可使用蕭特基二極體，因其順向導通壓降較低。然而，若以二極體上的跨壓係0.5伏特、跨電流之方均根值係10安培為例，根據功率損耗等於電流與跨壓之乘積的計算式，將產生約5瓦特的功率損耗。
為了降低此功率損耗，可採用電晶體取代二極體。舉例而言，可用金氧半場效電晶體(MOSFET)的兩端(例如汲極及源極)取代二極體的陽極與陰極，從而以電晶體置換二極體。經置換後，假設電晶體導通時的阻抗為10毫歐姆(mΩ)，跨電流仍為10安培，根據功率損耗等於電流之平方與阻抗之乘積的計算式，將產生1瓦特的功率損耗。上述的數字僅為舉例，在此例中，由於功率損耗由5瓦特降至1瓦特，可知使用電晶體取代二極體作為電力轉換驅動控制器之整流元件，應有降低功率損耗的功效。
上述使用電晶體形成的整流元件可設置於二次側，若該電晶體持續保持完全導通，當二次側電流下降於較小時，電晶體上導通電壓很小，所以很難判斷二次側之整流元件關閉的時點，易於導致整流元件過早關閉，而降低運作效能。
實施例提供一同步整流控制器，用以控制一整流開關，該整流開關具有一控制端，且該同步整流控制器包含一穩壓器。該穩壓器具有一輸出端，該輸出端提供一控制電壓至該整流開關的該控制端。該穩壓器包含一比較器、一反相器、一上拉電源及一下拉電源。該比較器用以接收該整流開關之一通道電壓，比較該通道電壓與一參考電壓而輸出一比較結果訊號，當該通道電壓大於該參考電壓時，該比較結果訊號具有一第一邏輯值，當該通道電壓小於該參考電壓時，該比較結果訊號具有一第二邏輯值，該第一邏輯值異於該第二邏輯值。該反相器用以接收該比較結果訊號，及產生一反相比較結果訊號，其中該比較結果訊號及該反相比較結果訊號為互補。該上拉電源耦接於該穩壓器之該輸出端，由該反相比較結果訊號所致能，用以當該通道電壓小於該參考電壓時，該上拉電源被致能以上拉該控制電壓。該下拉電源耦接於該穩壓器之該輸出端，由該比較結果訊號所致能，用以當該通道電壓大於該參考電壓時，該下拉電源被致能以下拉該控制電壓。其中，該上拉電源及該下拉電源分別被該比較結果訊號及該反相比較結果訊號所致能，故該上拉電源及該下拉電源不會同時被致能。
實施例提供一種同步整流控制器，用以控制一整流開關，且該整流開關具有一控制端。該同步整流控制器包含一穩壓器。一穩壓器，具有一輸出端，該輸出端提供一控制電壓至該整流開關的該控制端，該穩壓器包含一第一比較器、一第一反相器、一波形斜率偵測電路、一第二反相器、一主要上拉電源、一主要下拉電源、一輔助上拉電源及一輔助下拉電源。該第一比較器接收該整流開關之一通道電壓，及比較該通道電壓與一參考電壓而輸出一比較結果訊號，當該通道電壓大於該參考電壓時，該比較結果訊號具有一第一邏輯值， 當該通道電壓小於該參考電壓時，該比較結果訊號具有一第二邏輯值。該第一反相器，用以接收該比較結果訊號，及產生一反相比較結果訊號，使得該比較結果訊號及該反相比較結果訊號為互補。該波形斜率偵測電路接收該整流開關之該通道電壓，而輸出一波形斜率訊號，當該通道電壓之波形為上升時，該波形斜率訊號具有一第三邏輯值，當該通道電壓之波形為下降時，該波形斜率訊號具有一第四邏輯值。該第二反相器用以接收該波形斜率訊號，及產生一反相波形斜率訊號，使得該波形斜率訊號及該反相波形斜率為互補。該主要上拉電源，耦接於該輸出端，由該比較結果訊號與該反相比較結果訊號兩者之一所致能，用以上拉該控制電壓。該主要下拉電源耦接於該輸出端，由該比較結果訊號與該反相比較結果訊號兩者之其他一個所致能，用以下拉該控制電壓。該輔助上拉電源耦接於該輸出端，由該波形斜率訊號與該反相波形斜率訊號兩者之一所致能，使得該輔助上拉電源選擇性地與該主要上拉電源共同上拉該控制電壓。該輔助下拉電源耦接於該輸出端，由該波形斜率訊號與該反相波形斜率訊號兩者之其他一個所致能，使得該輔助下拉電源選擇性地與該主要下拉電源共同下拉該控制電壓。
實施例提供一種同步整流控制器之控制方法。該同步整流控制器包含一穩壓器，該穩壓器提供一控制電壓，該控制電壓提供至一整流開關之一控制端以控制該整流開關，該控制方法包含比較該整流開關之一通道電壓及一參考電壓，以產生一比較結果訊號，其中當該通道電壓大於該參考電壓，則該比較結果訊號具有一第一邏輯值，當該通道電壓小於該參考電壓，則該比較結果訊號具有一第二邏輯值，且該第一邏輯值異於該第二邏輯值；根據該比較結果訊號產生一反相比較結果訊號，其中該比較結果訊號及該反相比較結果訊號為互補；當該通道電壓小於該參考電壓時，由該反相比較結果訊號致能一上拉電 源以上拉該控制電壓；及當該通道電壓大於該參考電壓時，由該比較結果訊號致能一下拉電源以下拉該控制電壓。
實施例提供一種同步整流控制器之控制方法。該同步整流控制器包含一穩壓器，該穩壓器透過一輸出端提供一控制電壓，該控制電壓提供至一整流開關之一控制端以控制該整流開關，該控制方法包含比較該整流開關之一通道電壓與一參考電壓而輸出一比較結果訊號，其中當該通道電壓大於該參考電壓時，該比較結果訊號具有一第一邏輯值，當該通道電壓小於該參考電壓時，該比較結果訊號具有一第二邏輯值；根據該比較結果訊號產生一反相比較結果訊號，使得該比較結果訊號及該反相比較結果訊號為互補；接收該整流開關之該通道電壓，而輸出一波形斜率訊號，其中當該通道電壓之波形為上升時，該波形斜率訊號具有一第三邏輯值，當該通道電壓之波形為下降時，該波形斜率訊號具有一第四邏輯值；根據該波形斜率訊號產生一反相波形斜率訊號，使得該波形斜率訊號及該反相波形斜率訊號為互補；該比較結果訊號與該反相比較結果訊號兩者之一用以選擇性地致能一主要上拉電源以上拉該控制電壓，且該比較結果訊號與該反相比較結果訊號兩者之其他一個用以選擇性地致能一主要下拉電源以下拉該控制電壓；及該波形斜率訊號與該反相波形斜率訊號兩者之一用以選擇性地致能一輔助上拉電源以與該主要上拉電源共同上拉該控制電壓，且該波形斜率訊號與該反相波形斜率訊號兩者之其他一個用以選擇性地致能一輔助下拉電源以與該主要下拉電源共同下拉該控制電壓。
10:電壓變換器
100:同步整流控制器
110:穩壓器
112,510:比較器
114,520,540:反相器
116,530:波形斜率偵測電路
118:電源電流調變電路
118A:上拉電源電流調變電路
118B:下拉電源電流調變電路
120:全開控制器
550,560:及閘
61,62,63,64:箭頭
700,800:控制方法
A,B,C,D,E:階段
B1,B2:電流源
C:電容
I51:主要上拉電源
I52:主要下拉電源
I53:輔助上拉電源
I54:輔助下拉電源
IA,IB,Ip3,In3,IH,IL,IG:電流
Ib1,Ib2:參考電流
Isd:電流
Isink:下拉電源
Isource:上拉電源
N:節點
N1,N2,N3:端
Nout:輸出端
OUT,Vsink:比較結果訊號
OUTB,Vsource:反相比較結果訊號
R1,R2:電阻
S1:一次側
S2:二次側
S710至S780,S810至S880:步驟
SW:多工器
SWR:整流開關
T1,T2,T3,T4,T5,T6,T7,T8:電晶體
TD:延遲時段
VC,VOUT:電壓
VD:通道電壓
VDD,VSS:參考電壓端
VF:全開電壓
VG:控制電壓
VIN:電壓位準
VR,V1:參考電壓
Vsink2,Vsource2:訊號
Vslope:波形斜率訊號
Vslope':反相波形斜率訊號
SWsource,SWsink:開關
第1圖為實施例中，同步整流控制器設置於電壓變換器之示意圖。
第2圖為實施例中，同步整流控制器之示意圖。
第3圖為實施例中，第1圖及第2圖之同步整流控制器的示意圖。
第4圖為第3圖之電壓及電流之波形圖。
第5圖為另一實施例中，第1圖之同步整流控制器之示意圖。
第6圖為第5圖之訊號的波形圖。
第7圖為第2圖及第3圖之同步整流控制器之控制方法的流程圖。
第8圖為第5圖之同步整流控制器之控制方法的流程圖。
第1圖為實施例中，同步整流控制器100設置於電壓變換器10之示意圖。如第1圖所示，電壓變換器10可包含一次側S1及二次側S2，同步整流控制器100可用以控制位於二次側S2之整流開關SWR。如第1圖所示，同步整流控制器100可提供電壓VC至整流開關SWR之控制端，以控制整流開關SWR之導通或截止的程度。第1圖中，電流Isd可為從整流開關SWR之源極流到汲極之電流，電壓VOUT可為電壓變換器10轉換後於二次側S2輸出的電壓。
第2圖為實施例中，同步整流控制器100之示意圖。同步整流控制器100包含穩壓器(regulator)110。穩壓器110具有輸出端Nout，輸出端Nout可提供控制電壓VG，控制電壓VG可選擇性地成為電壓VC而耦接至整流開關SWR的控制端。穩壓器110包含比較器112、反相器114、上拉電源Isource及下拉電源Isink。
比較器112可用以接收整流開關SWR之通道電壓VD，比較通道電壓VD與參考電壓VR而輸出比較結果訊號SOUT。當通道電壓VD大於參考電壓VR時，比較結果訊號OUT具有第一邏輯值(例如，1)；當通道電壓VD小於參考電壓VR時，比較結果訊號OUT具有第二邏輯值(例如，0)，第一邏輯值異於第二邏輯值。
反相器114可用以接收比較結果訊號OUT，及據以產生反相比較結果訊號OUTB，其中比較結果訊號OUT及反相比較結果訊號OUTB為互補。
上拉電源Isource可耦接於穩壓器110之輸出端Nout，由反相比較結果訊號OUTB所致能。當通道電壓VD小於參考電壓VR時，上拉電源Isource可被致能以上拉控制電壓VG。
下拉電源Isink耦接於穩壓器110之輸出端Nout，由比較結果訊號OUT所致能。當通道電壓VD大於參考電壓VR時，下拉電源Isink被致能以下拉控制電壓VG。
由於上拉電源Isource及下拉電源Isink分別被反相比較結果訊號OUTB及比較結果訊號OUT所致能，故上拉電源Isource及下拉電源Isink不會同時被致能。
根據實施例，比較器112之操作可具有延遲時段TD。第2圖之比較器112可比較通道電壓VD與參考電壓VR，且延遲延遲時段TD後而輸出比較結果訊號OUT。當通道電壓VD小於參考電壓VR且延遲延遲時段TD後，上拉電源Isource被致能以上拉控制電壓VG。當通道電壓VD大於參考電壓VR且延遲延遲時段TD後，下拉電源Isink被致能以下拉控制電壓VG。關於延遲時段TD，述於後文之波形圖。
舉例而言，若第1圖之整流開關SWR由金氧半電晶體形成，則通道電壓VD可為整流開關SWR之金氧半電晶體的汲極電壓，且電壓VC可為整流開關SWR之金氧半電晶體的閘極電壓。
如第2圖所示，同步整流控制器100可更包含全開控制器(Fully-On controller)120及多工器SW。全開控制器120可接收整流開關SWR之通道電壓VD，當該通道電壓VD滿足預設條件時，例如：當通道電壓VD低於預設開啟電壓閥值時，全開控制器120可使多工器SW將全開電壓VF耦接至整流開關SWR之 控制端，以使整流開關SWR處於完全導通的全開模式。相對地，當多工器SW將穩壓器110提供之控制電壓VG耦接至整流開關SWR控制端時，會使整流開關SWR處於部分導通的穩壓模式。如此多工器SW可用以切換整流開關SWR之控制端接收全開電壓VF及穩壓器110提供之控制電壓VG之二者其中之一；換言之，多工器SW可用以切換電壓VC為全開電壓VF及控制電壓VG之二者其中之一。
如第2圖所示，同步整流控制器100之穩壓器110可更包含波形斜率偵測電路116及電源電流調變電路118(包含上拉電源電流調變電路118A與下拉電源電流調變電路118B)。波形斜率偵測電路116可接收整流開關SWR之通道電壓VD，獲得通道電壓VD的波形變化斜率值。電源電流調變電路118由通道電壓VD的波形變化斜率值所控制，當波形變化斜率值較小時，會使上拉電源Isource及下拉電源Isink各自輸出較高電流到輸出端Nout；當波形變化斜率值較大時，使上拉電源Isource及下拉電源Isink兩者各自輸出較低電流到該輸出端Nout，其中較高電流大於較低電流。
第3圖為實施例中，第1圖及第2圖之同步整流控制器100的示意圖。第3圖包含較多細節。第4圖為第3圖之電壓及電流之波形圖。
如第3圖所示，波形斜率偵測電路116可包含第一電阻R1、第二電阻R2及電容C。第一電阻R1可耦接於波形斜率偵測電路116之第一端N1及節點N之間。第二電阻R2可耦接於波形斜率偵測電路116之第二端N2及節點N之間。電容C可耦接於波形斜率偵測電路116之第三端N3及節點N之間。波形斜率偵測電路116之第三端N3接收通道電壓VD。
如第4圖所示，當通道電壓VD上升達到參考電壓VR時，穩壓器110可介入開始調整控制電壓VG，使整流開關SWR脫離全開模式而進入穩壓模式，隨著控制電壓VG下降，整流開關SWR的電阻值增加；如此可避免通道電壓VD 過小，容易被雜訊拉高上升超過關閉閥值電壓，錯誤地關閉整流開關SWR而降低整體電能轉換效率。
當通道電壓VD於單位時間之變化量增加時，經過電容C濾波後節點N之電壓位準VIN的絕對值增加。節點N之電壓位準VIN可對應於通道電壓VD的波形變化斜率值。舉例而言，如第4圖所示，當通道電壓VD之波形變化較和緩(亦即單位時間內之波形電壓數值差異較小，正斜率或負斜率絕對值較小時)，則電壓位準VIN之絕對值較小；當通道電壓VD之波形變化較陡(亦即單位時間內之波形電壓數值差異較大，正斜率或負斜率絕對值較大時)，則電壓位準VIN之絕對值較大。第4圖中，延遲時段TD2可為通道電壓VD及電壓位準VIN之間的延遲；例如：通道電壓VD由正斜率的上升波形轉換為負斜率的下降波形時，要經過延遲時段TD2後，電壓位準VIN才會有對應的變化。根據實施例，波形斜率偵測電路116可為高通濾波器。
根據實施例，如第3圖所示，電源電流調變電路118可包含第一電晶體T1至第四電晶體T4、第六電晶體T6及第七電晶體T7，以及第一電流源B1及第二電流源B2。電源電流調變電路118可耦接於上拉電源Isource及下拉電源Isink，上拉電源Isource包含第五電晶體T5及開關SWsource，且下拉電源Isink包含第八電晶體T8及開關SWsink。
第一電晶體T1至第八電晶體T8的每一者包含第一端、第二端及控制端。舉例而言，第一電晶體T1、第三電晶體T3、第四電晶體T4及第五電晶體T5之每一者可為P型電晶體，其第一端、第二端及控制端可分別為源極端、汲極端及閘極端。第二電晶體T2、第六電晶體T6、第七電晶體T7及第八電晶體T8之每一者可為N型電晶體，其第一端、第二端及控制端可分別為汲極端、源極端及閘極端。
第一電晶體T1之第一端耦接於第一參考電壓端VDD，第二端耦接於波形斜率偵測電路116之第一端N1，控制端耦接於第一電晶體T1之第二端，且第一電晶體T1之第二端輸出第一電流IA至波形斜率偵測電路116之第一端N1。
第二電晶體T2之第一端耦接於波形斜率偵測電路116之第二端N2，第二端耦接於第二參考電壓端VSS，且控制端耦接於第二電晶體T2之第一端，其中第二電晶體T2之第一端接收波形斜率偵測電路116之第二端N2流出之第二電流IB。第二參考電壓端VSS可為地端，或提供負電壓。
第三電晶體T3之第一端耦接於第一參考電壓端VDD，且控制端耦接於第一電晶體T1之控制端。
第一電流源B1耦接第三電晶體T3之第二端及第二參考電壓端VSS之間，用以提供第一參考電流Ib1。
第四電晶體T4之第一端耦接於第一參考電壓端VDD，第二端耦接於第三電晶體T3之第二端，且控制端耦接於第四電晶體T4之第二端，其中第三電流Ip3流經第四電晶體T4之第一端。
第二電流源B2可用以提供第二參考電流Ib2。第六電晶體T6之第一端耦接於第二電流源B2，第二端耦接於第二參考電壓端VSS，且控制端耦接於第二電晶體T2之控制端。
第七電晶體T7之第一端耦接於第六電晶體T6之第一端，第二端耦接於第二參考電壓端VSS，且控制端耦接於第七電晶體T7之第一端，其中第五電流In3流經第七電晶體T7。
如第3圖所示，當反相比較結果訊號OUTB具有致能位準時，上拉電源Isource之開關SWsource可導通以使第四電流IH通過，以上拉控制電壓VG。當比較結果訊號OUT具有致能位準時，下拉電源Isink之開關SWsink可導通以使第六電 流IL通過，以下拉控制電壓VG。
上拉電源Isource中，第五電晶體T5之第一端耦接於第一參考電壓端VDD，第二端耦接於開關SWsource，且控制端耦接於第四電晶體T4之控制端，其中第四電流IH透過第五電晶體T5流入開關SWsource。第四電流IH可為上拉電流(source current)，可用以上拉控制電壓VG。
根據實施例，第三電流Ip3可正相關於第一參考電流Ib1及第一電流IA之差值，其可表示為Ip3
Figure 110131031-A0305-02-0014-9
(Ib1-IA)。舉例而言，Ip3=(Ib1-IA)。
根據實施例，第三電流Ip3可正相關於第四電流IH，其可表示為IH
Figure 110131031-A0305-02-0014-10
Ip3。舉例而言，IH=n1×Ip3，其中第四電晶體T4及第五電晶體T5之尺寸比例為1：n1。
下拉電源Isink中，第八電晶體T8之第一端耦接於開關SWsink，第二端耦接於第二參考電壓端VSS，且控制端耦接於第七電晶體T7之控制端，其中第六電流IL流經第八電晶體T8。第六電流IL可為下拉電流(sink current)，可用以下拉控制電壓VG。
根據實施例，第五電流In3可正相關於第二參考電流Ib2及第二電流IB之差值，其可表示為In3
Figure 110131031-A0305-02-0014-11
(Ib2-IB)。舉例而言，In3=Ib2-IB。
根據實施例，第六電流IL可正相關於第五電流In3，其可表示為IL
Figure 110131031-A0305-02-0014-12
In3。舉例而言，IL=n2×In3，其中第七電晶體T7及第八電晶體T8之尺寸比例為1：n2。
如第4圖之波形所示，當整流開關SWR處於穩壓模式下，通道電壓VD的單位時間內之變化量隨時間而逐漸增加，且控制電壓VG變化範圍也逐漸減 小；故時段P2之通道電壓VD之波形斜率大於時段P1之通道電壓VD之波形斜率，但時段P2之控制電壓VG變化範圍卻小於時段P1之控制電壓VG變化範圍(控制電壓VG變化的波峰、波谷連線呈現下降趨勢)，其中時段P2接續於時段P1。亦即欲對通道電壓VD進行穩壓時，於時段P1，穩壓器110需對控制電壓VG施以較大的調變電壓；但於時段P2，穩壓器110需對控制電壓VG施以較小變化範圍的調變電壓，避免施加過大調變電壓，錯誤地故度拉高通道電壓VD，而使整流開關SWR過早關閉降低轉換效率。
為達成上述功效，當通道電壓VD於單位時間之變化量逐漸增加時，且節點N之電壓位準VIN的絕對值逐漸增加時，本發明使流經上拉電源Isource之第四電流IH的電流值之絕對值逐漸降低，且流經下拉電源Isink之第六電流IL的電流值之絕對值逐漸降低，從而可於時段P1以較大的第四電流IH、第六電流IL來較大幅度迅速地調整控制電壓VG；相對地，可於時段P2以較小的第四電流IH、第六電流IL來較精細和緩地調整控制電壓VG，以兩種不同強度的調變電壓來調整整流開關SWR之導通程度，從而精確地控制截止整流開關SWR的時點，以避免過早關閉整流開關SWR。
第5圖為另一實施例中，第1圖之同步整流控制器100之示意圖。第5圖之同步整流控制器100用以控制整流開關SWR。如第5圖所示，同步整流控制器100包含穩壓器110。穩壓器110具有輸出端Nout，輸出端Nout可提供控制電壓VG至整流開關SWR之控制端。穩壓器110包含比較器510、第一反相器520、波形斜率偵測電路530、第二反相器540、主要上拉電源I51、主要下拉電源I52、輔助上拉電源I53及輔助下拉電源I54。
比較器510接收整流開關SWR之通道電壓VD，比較通道電壓VD與參考電壓V1而輸出比較結果訊號Vsink，當通道電壓VD大於參考電壓V1時，比較 結果訊號Vsink具有第一邏輯值(例如，1)，當通道電壓VD小於參考電壓V1時，比較結果訊號Vsink具有第二邏輯值(例如，0)。
第一反相器520用以接收比較結果訊號Vsink，及產生反相比較結果訊號Vsource，使得比較結果訊號Vsink及反相比較結果訊號Vsource為互補。
波形斜率偵測電路530接收整流開關SWR之通道電壓VD，而輸出波形斜率訊號Vslope，當通道電壓VD之波形為上升時，波形斜率訊號Vslope具有第三邏輯值(例如，高態)，當通道電壓VD之波形為下降時，波形斜率訊號Vslope具有第四邏輯值(例如，低態)。舉例而言，波形斜率偵測電路530之結構可同於第3圖之波形斜率偵測電路116，包含電容及兩電阻。
第二反相器540用以接收波形斜率訊號Vslope，及產生反相波形斜率訊號Vslope’，使得波形斜率訊號Vslope及反相波形斜率訊號Vslope’為互補。
主要上拉電源I51耦接於輸出端Nout，由比較結果訊號Vsink與反相比較結果訊號Vsource兩者之一所致能，用以上拉控制電壓VG。主要下拉電源I52耦接於輸出端Nout，由比較結果訊號Vsink與反相比較結果訊號Vsource兩者之其他一個所致能，用以下拉控制電壓VG。
以第5圖所示舉例而言，主要上拉電源I51及主要下拉電源I52可分別由反相比較結果訊號Vsource及比較結果訊號Vsink所致能，當比較結果訊號Vsink具有致能位準，可致能主要下拉電源I52，例如：使下拉電源I52中的開關導通；當反相比較結果訊號Vsource具有致能位準，可致能主要上拉電源I51，例如：使上拉電源I51中的開關導通。
輔助上拉電源I53耦接於輸出端Nout，波形斜率訊號Vslope與反相波形斜率訊號Vslope’兩者之一是致能輔助上拉電源I53的必要訊號，使得輔助上拉電源I53選擇性地與主要上拉電源I51共同上拉控制電壓VG。輔助下拉電源I54耦接於該輸出端Nout，波形斜率訊號Vslope與反相波形斜率訊號Vslope’兩者之其 他一個是致能輔助下拉電源I54的必要訊號，使得輔助下拉電源I54選擇性地與該主要下拉電源I52共同下拉該控制電壓。
以第5圖所示舉例而言，輔助上拉電源I53及輔助下拉電源I54可分別由訊號Vsource2及訊號Vsink2所致能；而訊號Vsource2及訊號Vsink2分別是與反相波形斜率訊號Vslope'與波形斜率訊號Vslope相關，詳細邏輯運算稍後段落敘述。當比較結果訊號Vsink2具有致能位準，可致能輔助下拉電源I54，當反相比較結果訊號Vsource2具有致能位準，可致能主要上拉電源I51。
第5圖中，主要上拉電源I51、主要下拉電源I52、輔助上拉電源I53及輔助下拉電源I54之每一者可包含串聯之電流源及開關，當開關被導通時，則電流可流過開關，從而致能該電源。
相似於第2圖，第5圖之同步整流控制器100可包含全開控制器120及多工器SW，以切換整流開關SWR之控制端接收控制電壓VG或全開電壓VF。
第6圖為第5圖之訊號的波形圖。第6圖僅為舉例，用以說明第5圖，但實施例不限於此。如第5圖及第6圖所示，主要上拉電源I51由反相比較結果訊號Vsource所致能，主要下拉電源I52由比較結果訊號Vsink所致能，輔助上拉電源I53由反相波形斜率訊號Vslope’與反相比較結果訊號Vsource所共同致能，且輔助下拉電源I54由波形斜率訊號Vslope與比較結果訊號Vsink所共同致能。
上述以兩訊號共同致能電源，可使用及閘(AND gate)。舉例而言，如第5圖所示，同步整流控制器100可包含及閘550與及閘560。及閘550可接收比較結果訊號Vsink及波形斜率訊號Vslope以執行及(AND)運算，以產生訊號Vsink2。及閘560可接收反相比較結果訊號Vsource及反相波形斜率訊號Vslope’以執行及運算，以產生訊號Vsource2。訊號Vsource2及訊號Vsink2可分別用以控制輔助上拉電源I53及輔助下拉電源I54。當訊號Vsource2具有致能位準，可致能輔助上拉電源I53，且當訊號Vsink2具有致能位準，可致能輔助下拉電源I54。
如第5圖及第6圖所示階段A，當通道電壓VD小於參考電壓V1(亦即VD<V1)且通道電壓VD之波形為下降時，輔助上拉電源I53由反相波形斜率訊號Vslope’與反相比較結果訊號Vsource所共同致能。
如第5圖及第6圖所示階段C，當通道電壓VD大於參考電壓V1(亦即VD>V1)且通道電壓VD之波形為上升時，輔助下拉電源I54由波形斜率訊號Vslope與比較結果訊號Vsink所共同致能。
實際比較器510運算輸出結果必然會延遲，因此如第6圖之箭頭61所示，自通道電壓VD大於參考電壓V1起延遲第一延遲時間後，比較結果訊號Vsink變更為第一邏輯值(例如，高態)。如第6圖之箭頭62所示，自通道電壓VD小於參考電壓V1起延遲第二延遲時間後，比較結果訊號Vsink變更為第二邏輯值(例如，低態)。
實際波形斜率偵測電路530運算輸出結果必然會延遲，因此如第6圖之箭頭63所示，自該通道電壓VD之波形自下降轉變為上升起延遲第三延遲時間後，波形斜率訊號Vslope變更為第三邏輯值(例如，高態)。如第6圖之箭頭64所示，自通道電壓VD之波形自上升轉變為下降起延遲第四延遲時間後，波形斜率訊號Vslope變更為第四邏輯值(例如，低態)。
第6圖中，電流IG為流經第5圖之輸出端Nout的電流，用以上拉或下拉控制電壓VG。如第6圖所示，透過控制主要上拉電源I51、主要下拉電源I52、輔助上拉電源I53及輔助下拉電源I54，電流IG之波形可具有階段A、階段B、階段C及階段D，其說明如下。
階段A中，主要上拉電源I51及輔助上拉電源I53皆被致能，提供較大的上拉電流。階段B中，主要上拉電源I51被致能，但輔助上拉電源I53未被致能，提供較小的上拉電流。階段C中，主要下拉電源I52及輔助下拉電源I54皆被致能，提供較大的下拉電流。階段D中，主要下拉電源I52被致能，但輔助下拉電源I54 未被致能，提供較小的下拉電流。於穩壓器110根據通道電壓VD執行穩壓之期間，階段A、階段B、階段C及階段D可依序重複。透過第5圖及第6圖之架構，從而可於階段A、階段C中，分別以較大的上拉電流、下拉電流來較大幅度迅速地調整控制電壓VG；相對地，可於階段B、階段D中，以較小的上拉電流、下拉電流來較精細和緩地調整控制電壓VG。如此經由把這4個電流源開啟時間予以邏輯組合後，可提供兩種不同大小的上拉電流、下拉電流，可更精確地上拉或下拉控制電壓VG。
第7圖為實施例中，同步整流控制器100之控制方法700的流程圖。控制方法700可用以控制第2圖及第3圖之同步整流控制器100。控制方法700可包含以下步驟：S710：全開控制器120關閉；S720：比較整流開關SWR之通道電壓VD及參考電壓VR，以產生比較結果訊號OUT；S730：根據比較結果訊號OUT產生反相比較結果訊號OUTB，其中比較結果訊號OUT及反相比較結果訊號OUTB為互補；S740：判斷通道電壓VD是否小於參考電壓VR？若是，進入步驟S750；若否，進入步驟S760；S750：通道電壓VD小於參考電壓VR，比較結果訊號OUT具有第二邏輯值，由反相比較結果訊號OUTB致能上拉電源Isource以上拉控制電壓VG；S760：通道電壓VD大於參考電壓VR，比較結果訊號OUT具有第一邏輯值，由比較結果訊號OUT致能下拉電源Isink以下拉控制電壓VG；S770：判斷通道電壓VD是否大於關閉整流開關閾值？若是，進入步驟S780；若否，進入步驟S720；及S780：同步整流控制器110關閉整流開關SWR。
步驟S710中，可使第2圖之電壓VC等於控制電壓VG而非全開電壓VF。步驟S720至步驟S760之原理及操作已述於上文，不另重述。步驟S770中，可如第4圖所示，當整流開關SWR之通道電壓VD尚未增加至大於預定的關閉整流開關閾值時，可進入步驟S720以繼續執行穩壓操作，以避免過早關閉整流開關SWR；而當通道電壓VD大於關閉整流開關閾值時，同步整流控制器100可調整控制電壓VG至預定值(例如，低電壓)，以關閉整流開關SWR。
第8圖為實施例中，同步整流控制器100之控制方法800的流程圖。控制方法800可用以控制第5圖之同步整流控制器100。控制方法800可包含以下步驟：S810：全開控制器120關閉；S820：比較整流開關SWR之通道電壓VD與參考電壓V1而輸出比較結果訊號Vsink；S830：根據比較結果訊號Vsink產生反相比較結果訊號Vsource；S840：判斷通道電壓VD是否小於參考電壓V1？若是，進入步驟S850；若否，進入步驟S860；S850：由反相比較結果訊號Vsource致能主要上拉電源I51以上拉控制電壓VG；S852：判斷反相波形斜率訊號Vslope’是否具有致能位準？若是，進入步驟S854；若否，進入步驟S870；S854：致能輔助上拉電源I53；S860：由比較結果訊號Vsink致能主要下拉電源I52以下拉控制電壓VG；S862：判斷波形斜率訊號Vslope是否具有致能位準？若是，進入步 驟S864；若否，進入步驟S870；S864：致能輔助下拉電源I54；S870：判斷通道電壓VD是否大於關閉整流開關閾值？若是，進入步驟S880；若否，進入步驟S820；及S880：同步整流控制器110關閉整流開關SWR。
綜上所述，透過實施例提供的同步整流控制器110、控制方法700及控制方法800，可更加精確地調整控制電壓VG，從而避免過早關閉整流開關SWR，以使一次側及二次側之整體電路正常操作。對於處理本領域長期之難題，實有助益。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:電壓變換器
100:同步整流控制器
112:比較器
114:反相器
116:波形斜率偵測電路
118:電源電流調變電路
118A:上拉電源電流調變電路
118B:下拉電源電流調變電路
120:全開控制器
Isd:電流
Isink:下拉電源
Isource:上拉電源
N:節點
N1,N2,N3:端
Nout:輸出端
OUT:比較結果訊號
OUTB:反相比較結果訊號
SW:多工器
VC:電壓
VD:通道電壓
VF:全開電壓
VG:控制電壓
VR:參考電壓

Claims (18)

  1. 一種同步整流控制器，用以控制一整流開關，該整流開關具有一控制端，該同步整流控制器包含：一穩壓器，具有一輸出端，該輸出端提供一控制電壓至該整流開關的該控制端，該穩壓器包含：一比較器，用以接收該整流開關之一通道電壓，比較該通道電壓與一參考電壓而輸出一比較結果訊號，當該通道電壓大於該參考電壓時，該比較結果訊號具有一第一邏輯值，當該通道電壓小於該參考電壓時，該比較結果訊號具有一第二邏輯值，該第一邏輯值異於該第二邏輯值；一反相器，用以接收該比較結果訊號，及產生一反相比較結果訊號，其中該比較結果訊號及該反相比較結果訊號為互補；一上拉電源，耦接於該穩壓器之該輸出端，由該反相比較結果訊號所致能，用以當該通道電壓小於該參考電壓時，該上拉電源被致能以上拉該控制電壓；一下拉電源，耦接於該穩壓器之該輸出端，由該比較結果訊號所致能，用以當該通道電壓大於該參考電壓時，該下拉電源被致能以下拉該控制電壓；及一全開控制器，接收該整流開關之該通道電壓，當該通道電壓滿足一預設條件時，該全開控制器提供一全開電壓至該整流開關之該控制端；其中，該上拉電源及該下拉電源分別被該反相比較結果訊號及該比較結果訊號所致能，故該上拉電源及該下拉電源不會同時被致能。
  2. 如請求項1所述的同步整流控制器，更包含：一開關，用以切換該整流開關之該控制端係接收全開控制器提供之該全開電壓及該穩壓器提供之該控制電壓二者其中之一。
  3. 一種同步整流控制器，用以控制一整流開關，該整流開關具有一控制端，該同步整流控制器包含：一穩壓器，具有一輸出端，該輸出端提供一控制電壓至該整流開關的該控制端，該穩壓器包含：一比較器，用以接收該整流開關之一通道電壓，比較該通道電壓與一參考電壓而輸出一比較結果訊號，當該通道電壓大於該參考電壓時，該比較結果訊號具有一第一邏輯值，當該通道電壓小於該參考電壓時，該比較結果訊號具有一第二邏輯值，該第一邏輯值異於該第二邏輯值；一反相器，用以接收該比較結果訊號，及產生一反相比較結果訊號，其中該比較結果訊號及該反相比較結果訊號為互補；一上拉電源，耦接於該穩壓器之該輸出端，由該反相比較結果訊號所致能，用以當該通道電壓小於該參考電壓時，該上拉電源被致能以上拉該控制電壓；一下拉電源，耦接於該穩壓器之該輸出端，由該比較結果訊號所致能，用以當該通道電壓大於該參考電壓時，該下拉電源被致能以下拉該控制電壓； 一波形斜率偵測電路，接收該整流開關之該通道電壓，獲得該通道電壓的一波形變化斜率值；以及一電源電流調變電路，由該波形變化斜率值所控制，當該波形變化斜率值改變較小時，使該上拉電源及該下拉電源輸出一較高電流到該輸出端，當該波形變化斜率值改變較大時，使該上拉電源及該下拉電源輸出一較低電流到該輸出端，該較高電流大於該較低電流。
  4. 如請求項3所述的同步整流控制器，其中該波形斜率偵測電路包含：一第一電阻，耦接於該波形斜率偵測電路之一第一端及一節點之間；一第二電阻，耦接於該波形斜率偵測電路之一第二端及該節點之間；及一電容，耦接於該波形斜率偵測電路之一第三端及該節點之間；其中當該通道電壓於單位時間之變化量增加時，該節點之電壓位準的絕對值增加；該節點之電壓位準對應於該通道電壓的該波形變化斜率值；且該波形斜率偵測電路之該第三端接收該通道電壓。
  5. 如請求項3所述的同步整流控制器，該電源電流調變電路更包含：一第一電晶體，包含一第一端耦接於一第一參考電壓端，一第二端耦接於該波形斜率偵測電路之一第一端，及一控制端耦接於該第一電晶體之該第二端，其中該第一電晶體之該第二端輸出一第一電流至該波形斜率偵測 電路之該第一端；以及一第二電晶體，包含一第一端耦接於該波形斜率偵測電路之一第二端，一第二端耦接於一第二參考電壓端，及一控制端耦接於該第二電晶體之該第一端，其中該第二電晶體之該第一端接收該波形斜率偵測電路之該第二端流出之一第二電流。
  6. 如請求項5所述的同步整流控制器，該電源電流調變電路更包含：一第三電晶體，包含一第一端耦接於該第一參考電壓端，一第二端，及一控制端耦接於該第一電晶體之該控制端；一第一電流源，耦接該第三電晶體之該第二端及該第二參考電壓端之間，用以提供一第一參考電流；一第四電晶體，包含一第一端耦接於該第一參考電壓端，一第二端耦接於該第三電晶體之該第二端，及一控制端耦接於該第四電晶體之該第二端，其中一第三電流流入該第四電晶體之該第一端；及一第五電晶體，包含一第一端耦接於該第一參考電壓端，一第二端耦接於該上拉電源，及一控制端耦接於該第四電晶體之該控制端，其中一第四電流透過該第五電晶體流入該上拉電源；其中該第三電流正相關於該第一參考電流及該第一電流之差值，且該第三電流正相關於該第四電流。
  7. 如請求項5所述的同步整流控制器，該電源電流調變電路另包含：一第二電流源，用以提供一第二參考電流；一第六電晶體，包含一第一端耦接於該第二電流源，一第二端耦接於該第二參考電壓端，及一控制端耦接於該第二電晶體之該控制端； 一第七電晶體，包含一第一端耦接於該第六電晶體之該第一端，一第二端耦接於該第二參考電壓端，及一控制端耦接於該第七電晶體之該第一端，其中一第五電流流經該第七電晶體；及一第八電晶體，包含一第一端耦接於該下拉電源，一第二端耦接於該第二參考電壓端，及一控制端耦接於該第七電晶體之該控制端，其中一第六電流流經該第八電晶體；其中該第五電流正相關於該第二參考電流及該第二電流之差值，且該第六電流正相關於該第五電流。
  8. 如請求項1或3所述的同步整流控制器，其中該比較器比較該通道電壓與該參考電壓且延遲一延遲時段後而輸出該比較結果訊號，當該通道電壓小於該參考電壓且延遲該延遲時段後，該上拉電源被致能以上拉該控制電壓；當該通道電壓大於該參考電壓且延遲該延遲時段後，該下拉電源被致能以下拉該控制電壓。
  9. 一種同步整流控制器，用以控制一整流開關，該整流開關具有一控制端，該同步整流控制器包含：一穩壓器，具有一輸出端，該輸出端提供一控制電壓至該整流開關的該控制端，該穩壓器包含：一第一比較器，接收該整流開關之一通道電壓，比較該通道電壓與一參考電壓而輸出一比較結果訊號，當該通道電壓大於該參考電壓時，該比較結果訊號具有一第一邏輯值，當該通道電壓小於該參考電壓時， 該比較結果訊號具有一第二邏輯值；一反相器，用以接收該比較結果訊號，及產生一反相比較結果訊號，使得該比較結果訊號及該反相比較結果訊號為互補；一波形斜率偵測電路，接收該整流開關之該通道電壓，而輸出一波形斜率訊號，當該通道電壓之波形為上升時，該波形斜率訊號具有一第三邏輯值，當該通道電壓之波形為下降時，該波形斜率訊號具有一第四邏輯值；一第二反相器，用以接收該波形斜率訊號，及產生一反相波形斜率訊號，使得該波形斜率訊號及該反相波形斜率訊號為互補；一主要上拉電源，耦接於該輸出端，由該比較結果訊號與該反相比較結果訊號兩者之一所致能，用以上拉該控制電壓；一主要下拉電源，耦接於該輸出端，由該比較結果訊號與該反相比較結果訊號兩者之其他一個所致能，用以下拉該控制電壓；一輔助上拉電源，耦接於該輸出端，由該波形斜率訊號與該反相波形斜率訊號兩者之一所致能，使得該輔助上拉電源選擇性地與該主要上拉電源共同上拉該控制電壓；及一輔助下拉電源，耦接於該輸出端，由該波形斜率訊號與該反相波形斜率訊號兩者之其他一個所致能，使得該輔助下拉電源選擇性地與該主要下拉電源共同下拉該控制電壓。
  10. 如請求項9所述的同步整流控制器，其中：該主要上拉電源由該反相比較結果訊號所致能；該主要下拉電源由該比較結果訊號所致能；該輔助上拉電源由該反相波形斜率訊號與該反相比較結果訊號所共同致 能；且該輔助下拉電源由該波形斜率訊號與該比較結果訊號所共同致能。
  11. 如請求項10所述的同步整流控制器，其中：當該通道電壓小於該參考電壓且該通道電壓之波形為下降時，該輔助上拉電源由該反相波形斜率訊號與該反相比較結果訊號所共同致能；且當該通道電壓大於該參考電壓且該通道電壓之波形為上升時，該輔助下拉電源由該波形斜率訊號與該比較結果訊號所共同致能。
  12. 如請求項9所述的同步整流控制器，其中自該通道電壓大於該參考電壓起延遲一第一延遲時間後，該比較結果訊號變更為該第一邏輯值，且自該通道電壓小於該參考電壓起延遲一第二延遲時間後，該比較結果訊號變更為第二邏輯值。
  13. 如請求項9所述的同步整流控制器，其中自該通道電壓之波形自下降轉變為上升起延遲一第三延遲時間後，該波形斜率訊號變更為該第三邏輯值，且自該通道電壓之波形自上升轉變為下降起延遲一第四延遲時間後，該波形斜率訊號變更為該第四邏輯值。
  14. 一種同步整流控制器之控制方法，該同步整流控制器包含一穩壓器及一全開控制器，該穩壓器提供一控制電壓，該控制電壓提供至一整流開關之一控制端以控制該整流開關，該控制方法包含：比較該整流開關之一通道電壓及一參考電壓，以產生一比較結果訊號，其中 當該通道電壓大於該參考電壓，則該比較結果訊號具有一第一邏輯值，當該通道電壓小於該參考電壓，則該比較結果訊號具有一第二邏輯值，且該第一邏輯值異於該第二邏輯值；根據該比較結果訊號產生一反相比較結果訊號，其中該比較結果訊號及該反相比較結果訊號為互補；當該通道電壓小於該參考電壓時，由該反相比較結果訊號致能一上拉電源以上拉該控制電壓；當該通道電壓大於該參考電壓時，由該比較結果訊號致能一下拉電源以下拉該控制電壓；及當該通道電壓滿足一預設條件時，該全開控制器提供一全開電壓至該整流開關之該控制端。
  15. 一種同步整流控制器之控制方法，該同步整流控制器包含一穩壓器，該穩壓器提供一控制電壓，該控制電壓提供至一整流開關之一控制端以控制該整流開關，該控制方法包含：比較該整流開關之一通道電壓及一參考電壓，以產生一比較結果訊號，其中當該通道電壓大於該參考電壓，則該比較結果訊號具有一第一邏輯值，當該通道電壓小於該參考電壓，則該比較結果訊號具有一第二邏輯值，且該第一邏輯值異於該第二邏輯值；根據該比較結果訊號產生一反相比較結果訊號，其中該比較結果訊號及該反 相比較結果訊號為互補；當該通道電壓小於該參考電壓時，由該反相比較結果訊號致能一上拉電源以上拉該控制電壓；當該通道電壓大於該參考電壓時，由該比較結果訊號致能一下拉電源以下拉該控制電壓；接收該整流開關之該通道電壓，獲得該通道電壓的一波形變化斜率值；當該波形變化斜率值改變較小時，使該上拉電源及該下拉電源輸出一較高電流到該輸出端；及當該波形變化斜率值改變較大時，使該上拉電源及該下拉電源輸出一較低電流到該輸出端，其中該較高電流大於該較低電流。
  16. 如請求項14或15之控制方法，其中：比較該通道電壓與該參考電壓且延遲一延遲時段後而輸出該比較結果訊號；當該通道電壓小於該參考電壓且延遲該延遲時段後，該上拉電源被致能以上拉該控制電壓；且當該通道電壓大於該參考電壓且延遲該延遲時段後，該下拉電源被致能以下拉該控制電壓。
  17. 一種同步整流控制器之控制方法，該同步整流控制器包含一穩壓器，該穩壓器透過一輸出端提供一控制電壓，該控制電壓提供至一整流開關之一控制端以控制該整流開關，該控制方法包含：比較該整流開關之一通道電壓與一參考電壓而輸出一比較結果訊號，其中當該通道電壓大於該參考電壓時，該比較結果訊號具有一第一邏輯值，當 該通道電壓小於該參考電壓時，該比較結果訊號具有一第二邏輯值；根據該比較結果訊號產生一反相比較結果訊號，使得該比較結果訊號及該反相比較結果訊號為互補；接收該整流開關之該通道電壓，而輸出一波形斜率訊號，其中當該通道電壓之波形為上升時，該波形斜率訊號具有一第三邏輯值，當該通道電壓之波形為下降時，該波形斜率訊號具有一第四邏輯值；根據該波形斜率訊號產生一反相波形斜率訊號，使得該波形斜率訊號及該反相波形斜率訊號為互補；該比較結果訊號與該反相比較結果訊號兩者之一用以選擇性地致能一主要上拉電源以上拉該控制電壓，且該比較結果訊號與該反相比較結果訊號兩者之其他一個用以選擇性地致能一主要下拉電源以下拉該控制電壓；及該波形斜率訊號與該反相波形斜率訊號兩者之一用以選擇性地致能一輔助上拉電源以與該主要上拉電源共同上拉該控制電壓，且該波形斜率訊號與該反相波形斜率訊號兩者之其他一個用以選擇性地致能一輔助下拉電源以與該主要下拉電源共同下拉該控制電壓。
  18. 如請求項17之控制方法，更包含：當該通道電壓小於該參考電壓且該通道電壓之波形為下降時，由該反相波形斜率訊號與該反相比較結果訊號共同致能該輔助上拉電源；且當該通道電壓大於該參考電壓且該通道電壓之波形為上升時，由該波形斜率訊號與該比較結果訊號共同致能該輔助下拉電源。
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