TWI786005B - 介面變換器和擬多埠儲存裝置 - Google Patents

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Abstract

本發明揭示一種介面變換器，該介面變換器包括一第一時脈產生器、一組合電路以及一第二時脈產生器。該第一時脈產生器根據輸入時脈信號產生一中介時脈信號。該輸入時脈信號的上升邊緣在該中介時脈信號的上升邊緣之前，並且該中介時脈信號的下降邊緣在該輸入時脈信號的下降邊緣之前。該組合電路通過延遲該中介時脈信號，來產生一遮罩時脈信號。該第二時脈產生器根據該輸入時脈信號和該遮罩時脈信號，產生一變換時脈信號。該變換時脈信號在該輸入時脈信號的一週期之內具有兩脈衝。

Description

介面變換器和擬多埠儲存裝置
本申請案主張2021/07/02申請之美國臨時申請案第63/217,887號及2021/10/14申請之美國正式申請案第17/501,997號的優先權及益處，該美國臨時申請案及正式申請案之內容以全文引用之方式併入本文中。
本發明係關於一種介面變換器，尤其係關於一種將單埠儲存裝置變換為擬雙埠儲存裝置的介面變換器。
靜態隨機存取記憶體(SRAM)是一種揮發性記憶體，提供簡單且快速的資料存取模式。與動態隨機存取記憶體(DRAM)單元相比，SRAM單元可使用閂鎖器來儲存資料，因此無需刷新處理並且裝置待命時功耗較低。然而，DRAM單元可由單個電晶體來實現，但是SRAM單元可能包括更多電晶體，因此需要更多面積。
此外，為了提高SRAM的存取速度，已開發出雙埠(two-port)SRAM單元，可以在一個系統時脈週期內提供二讀、二寫或一讀一寫操作。然而，雙埠SRAM單元比單埠SRAM單元需要更多的電晶體，隨著記憶體需求的增加，雙埠SRAM單元在系統中佔據越來越大的面積。因此，開發一種在不過度增加SRAM單元佔用面積的情況下提高存取速度的方法成為需要解決的重要問題。
本發明的一實施例提供一種介面變換器，介面變換器包括一第一時脈產生器、一組合電路及一第二時脈產生器。該第一時脈產生器設置成至少根據一輸入時脈信號產生一中介時脈信號，其中該輸入時脈信號的上升邊緣在該中介時脈信號的上升邊緣之前，並且該中介時脈信號的下降邊緣在該輸入時脈信號的下降邊緣之前。該組合電路設置成藉由至少延遲該中介時脈信號，來產生一遮罩時脈信號。該第二時脈產生器設置成至少根據該輸入時脈信號和該遮罩時脈信號，產生具有第一脈衝和第二脈衝的一變換時脈信號，其中該第一脈衝和該第二脈衝發生在該輸入時脈信號的一週期內。
本發明的另一實施例提供一種擬多埠儲存裝置，擬多埠儲存裝置包括該介面變換器及一儲存電路。該儲存電路，其連結至該介面變換器，設置成根據該變換時脈信號進行讀取操作和寫入操作。
由於本發明實施例提供的介面變換器和擬多埠儲存裝置可在輸入時脈信號的一個週期內產生具有雙脈衝的變換時脈信號，從而使儲存電路在輸入時脈信號的每個週期內能夠執行更多的操作。
以下的描述是與圖式搭配，這些圖式併入本說明書中而構成本說明書的一部分，並且例示本發明的實施例，但本發明並不限於這些實施例。此外，以下所述的實施例可經適當整合而成為另一個實施例。
「一個實施例」、「一實施例」、「示範實施例」、「其他實施例」、「另一個實施例」等所參照的是指該實施例包含特定功能、結構或特性，但是並非每個實施例都需要包含該特定功能、結構或特性。再者，在重複使用「在該實施例內」一詞時，指的雖有可能是參考相同實施例，但並非必須是參考相同實施例。
為了使本發明可被完整地理解，以下說明中將提供詳細的步驟和結構。顯然，本發明的實施方式並不用以限定專業技術人士已知的特殊細節。另外，本發明對已知的結構和步驟不再做詳細說明，以避免造成本發明非必要的限制。本發明的較佳實施例將於下面詳細說明。然而，除了詳細說明之外，本發明還可在其他實施例中廣泛實現。本發明領域並不受限於該等詳細說明，而是由申請專利範圍所定義。
圖1顯示根據本發明一個實施例的擬多埠(pseudo multiport)儲存裝置10。擬多埠儲存裝置10包括一介面變換器100和儲存電路12。在一些實施例中，儲存電路12可為暫存器檔案(register file)或靜態隨機存取記憶體(SRAM)，並且可包括多個單埠SRAM單元。
在本實施例中，當擬多埠儲存裝置10接收輸入時脈信號CLK0時，介面變換器100可將輸入時脈信號CLK0變換為具有較高頻率的變換時脈信號CKI，使得儲存電路12能夠根據變換時脈信號CKI以更高的速度執行讀取操作和寫入操作。
圖2顯示由介面變換器100所處理的時脈信號之時序圖。如圖2所示，在輸入時脈信號CLK0的一個週期T1期間內，變換時脈信號CKI具有兩個脈衝P1和P2。在這種情況下，雖然儲存電路12是每次只能執行一個讀取操作或一個寫入操作的單埠儲存電路12，但是儲存電路12可在輸入時脈信號CLK0的單一週期內執行兩個操作，例如根據變換時脈信號CKI的兩個脈衝P1和P2分別進行一個讀取操作和一個寫入操作。也就是說，介面變換器100可根據輸入時脈信號CLK0產生更高頻率的變換時脈信號CKI，使得儲存電路12可在輸入時脈信號CLK0的一個週期內連續進行兩次操作。如此一來，擬多埠儲存裝置10便可具有類似於雙埠儲存裝置的功能，而可作為一個擬雙埠儲存裝置。
在本實施例中，擬多埠儲存裝置10在讀寫模式中操作時，可根據第一脈衝P1進行讀取操作，並且根據第二脈衝P2進行寫入操作。然而，擬多埠儲存裝置10也可在輸入時脈信號CLK0的一個週期內僅執行單次操作。例如在讀取模式下，儲存裝置10可根據第一脈衝P1執行讀取操作，並且在第二脈衝P2期間待命；在寫入模式下操作時，儲存裝置10可根據第二脈衝P2執行寫入操作，並且在第一脈衝P1期間待命。
如圖1所示，介面變換器100包括一第一時脈產生器110、一組合電路120以及一第二時脈產生器130。第一時脈產生器110可至少根據輸入時脈信號CLK0產生中介時脈信號CLK1。在本實施例中，如圖2所示，輸入時脈信號CLK0的上升邊緣RE0先於中介時脈信號CLK1的上升邊緣RE1，另一方面，中介時脈信號CLK1的下降邊緣FE1先於輸入時脈信號CLK0的下降邊緣FE0。
組合電路120可接收中介時脈信號CLK1，並根據中介時脈信號CLK1產生遮罩時脈信號CLK2。舉例來說，組合電路120可包括一或多個延遲單元，以從中介時脈信號CLK1產生遮罩時脈信號CLK2。在一些實施例中，組合電路120另可包括斬波單元(chopping unit)，用於根據系統需求調整遮罩時脈信號CLK2的脈衝寬度。
第二時脈產生器130可至少根據輸入時脈信號CLK0和遮罩時脈信號CLK2產生變換時脈信號CKI。如圖2所示，變換時脈信號CKI在輸入時脈信號CLK0的一個週期T1期間內具有一第一脈衝P1和一第二脈衝P2。在本實施例中，第一脈衝P1可在輸入時脈信號CLK0處於高電壓的TL1期間，根據輸入時脈信號CLK0的上升邊緣RE0產生；第二脈衝P2係根據遮罩時脈信號CLK2的上升邊緣RE2所產生。此外，第一脈衝P1的持續時間與第二脈衝P2的持續時間均小於上述TL1的持續時間。因此，介面變換器100可在輸入時脈信號CLK0的每個週期產生具有雙脈衝的變換時脈信號CKI，致使儲存電路12可在輸入時脈信號CLK0的每個週期內，根據變換時脈信號CKI的兩個脈衝進行讀取操作和寫入操作。
圖3顯示根據本發明一個實施例的第一時脈產生器110。第一時脈產生器110包括第一閂鎖電路(latch circuit)112。第一閂鎖電路112包括用於接收輸入時脈信號CLK0的時脈正端CP、用於接收第一重置信號SIG RST1的重置端RST以及用於輸出中介時脈信號CLK1的輸出端Q。
圖4顯示由該第一時脈產生器110接收和發送的信號時序圖。在本實施例中，第一閂鎖電路112可由輸入時脈信號CLK0的上升邊緣RE0觸發，以產生中介時脈信號CLK1的上升邊緣RE1。因此，如圖4所示，在輸入時脈信號CLK0的上升邊緣RE0之後產生中介時脈信號CLK1的上升邊緣RE1。另外，在產生上升邊緣RE1之後，第一閂鎖電路112可在第一重置信號SIG RST1由高電壓變為低電壓時進行重置(reset)，從而產生中介時脈信號CLK1的下降邊緣FE1。
如圖3所示，第一時脈發生器110另可包括第一延遲反相電路114。第一延遲反相電路114可藉由延遲並且反相中介時脈信號CLK1，來產生第一重置信號SIG RST1，例如，第一延遲反相電路114可包括(N+1)個反相器，N是正偶數，並可根據所需的延遲長度來決定N的數值。在中介時脈信號CLK1的上升邊緣RE1已經生成一段時間之後，由於第一延遲反相電路114，第一重置信號SIG RST1便會從高電壓轉變為低電壓。當第一重置信號SIG RST1變為低電壓時，第一閂鎖電路112將被重置以使其輸出變為邏輯「0」，從而產生中介時脈信號CLK1的下降邊緣FE1。
在本實施例中，第一時脈產生器110可根據輸入時鐘信號CLK0和第一重置信號SIG RST1，利用自傳播(self-propagation)的機制產生中介時脈CLK1。此外，第一閂鎖電路112可包括一致能端EN，用以接收第一致能信號SIG EN1。第一致能信號SIG EN1可用於控制是否允許第一閂鎖電路112感測輸入時脈信號CLK0。例如，當第一致能信號SIG EN1處於高電壓時，第一鎖定電路112可感測輸入時脈信號CLK0的邊緣，而當第一致能信號SIG EN1處於低電壓時，第一鎖定電路112便停止感測輸入時脈信號CLK0的邊緣。
如圖3所示，第一時脈產生器110另可包括第一邏輯電路116，用於至少根據輸入時脈信號CLK0和中介時脈信號CLK1產生第一致能信號SIG EN1。在本實施例中，在輸入時脈信號CLK0的上升邊緣RE0出現經過一段延遲時間後，第一致能信號SIG EN1可在時間點TE1由高電壓轉變為低電壓。因此，第一閂鎖電路112會在中介時脈信號CLK1的上升邊緣RE1出現後停止感測輸入時脈信號CLK0，以確保中介時脈信號CLK1的下降邊緣FE1可由第一重置信號SIG RST1控制。隨後，在輸入時脈信號CLK0的下一個上升邊緣出現之前，第一致能信號SIG EN1會從低電壓變為高電壓。
在一些實施例中，為了進一步控制第一閂鎖電路112，第一邏輯電路116可接收一些其他系統信號，並且僅在需要時才致能第一鎖定電路112。例如，第一邏輯電路116也可接受用於指示休眠模式的休眠信號SIG SLP、用於致能儲存電路12的晶片致能信號SIG CE以及用於指示讀寫操作模式的寫入多工信號SIG WM，來產生具有所需波形的第一致能信號SIG EN1。
圖5顯示根據本發明一個實施例的第二時脈產生器130。第一時脈產生器110和第二時脈產生器130具有相似的結構，例如，第二時脈產生器130包括第二閂鎖電路132、第二延遲反相電路134以及第二邏輯電路136。然而，第二時脈產生器130另包括邏輯或(OR)電路138。
邏輯或電路138可根據輸入時脈信號CLK0和遮罩時脈信號CLK2產生一組合時脈信號CLK3。在這種安排下，當輸入時脈信號CLK0或遮罩時脈信號CLK2處於高電壓時，組合時脈信號CLK3都會變為高電壓。
第一閂鎖電路132包括用於接收組合時脈信號CLK3的時脈正端CP、用於接收第二重置信號SIG RST2的重置端RST以及用於輸出變換時脈信號CKI的輸出端。圖6顯示由該第二時脈產生器130接收和發送的信號時序圖。
在本實施例中，當第二閂鎖電路132感測到與輸入時脈信號CLK0之上升邊緣RE0對應的組合時脈信號CLK3之上升邊緣RE3A時，第二閂鎖電路132會被觸發以產生變換時脈信號CKI的第一脈衝P1之上升邊緣REIA。
由於第二延遲反相電路134可對變換時脈信號CKI進行延遲反相來產生第二重置信號SIG RST2，所以上升邊緣REIA產生之後，第二延遲反相電路134會將第二重置信號SIG RST2從高電壓變為低電壓。如此一來，第二閂鎖電路132將被重置而使其輸出變為邏輯「0」，從而產生變換時脈信號CKI的第一脈衝P1之下降邊緣FEIA。此外，在變換時脈信號CKI的下降邊緣FEIA產生之後，第二延遲反相電路134將第二重置信號SIG RST2由低電壓變回高電壓，從而使第二閂鎖電路132脫離重置狀態。
在產生第一脈衝P1之後，第二閂鎖電路132感測到與遮罩時脈信號CLK2之上升邊緣RE2對應的組合時脈信號CLK3之上升邊緣RE3B，此時第二閂鎖電路132會被觸發而產生變換時脈信號CKI的第二脈衝P2之上升邊緣REIB。此外，在變換時脈信號CKI的上升邊緣REIB產生之後，第二延遲反相電路134可再次將第二重置信號SIG RST2由高電壓變回低電壓，因應第二重置信號SIG RST2的這個轉變，第二閂鎖電路132將進行重置而使其輸出變為邏輯「0」，從而產生變換時脈信號CKI的第二脈衝P2之下降邊緣FEIB。如此一來，便可產生出在輸入時脈CLK0的一個週期之內具有雙脈衝的變換時脈信號CKI。
在本實施例中，第二閂鎖電路132可另包括一致能端EN，用以接收第二致能信號SIG EN2。第二致能信號SIG EN2可用於控制是否允許第二閂鎖電路132感測組合時脈信號CLK3。例如，當第二致能信號SIG EN2處於高電壓時，第二閂鎖電路132可感測組合時脈信號CLK3的邊緣，而當第二致能信號SIG EN2處於低電壓時，停止感測組合時脈信號CLK3的邊緣。
如圖5所示，第二邏輯電路136至少根據輸入時脈信號CLK0和變換時脈信號CKI產生第二致能信號SIG EN2。在本實施例中，在輸入時脈信號CLK0的上升邊緣RE0出現經過一段延遲時間後，第二致能信號SIG EN2可由高電壓轉變為低電壓。因此，第二閂鎖電路132會在產生變換時脈信號CKI的上升邊緣REIA後停止感測組合時脈信號CLK3，以確保變換時脈信號CKI的下降邊緣FEIA可由第二重置信號SIG RST2控制。
隨後，在接收組合時脈信號CLK3的下一個上升邊緣RE3B之前，第二致能信號SIG EN2可從低電壓變為高電壓。接著，第二致能信號SIG EN2會在產生變換時脈信號CKI的上升邊緣REIB後從高電壓再變成低電壓，以確保變換時脈信號CKI的下降邊緣FEIB可由第二重置信號SIG RST2控制。
在一些實施例中，為了進一步控制第二閂鎖電路132，第二邏輯電路136可接收一些其他系統信號，並且僅在需要時才致能第二閂鎖電路132。例如，第二邏輯電路136也可採用上述的休眠信號SIG SLP、晶片致能信號SIG CE和寫入多工信號SIG WM，來產生具有所需波形的第二致能信號SIG EN2。
更進一步地，如圖5所示，為了提供更好的驅動能力並維持期望的波形，第二時脈產生器130可另包括緩衝器BFF，以加強變換時脈信號CKI。
由於介面變換器100可在輸入時脈信號CLK0的每個週期中，產生具有兩個脈衝的變換時脈信號CKI，所以單埠儲存電路12可根據變換時脈信號CKI的兩個脈衝，在輸入時脈信號CLK0的每個週期內執行兩個操作，儲存裝置10便因此可當作是擬雙埠儲存裝置。再者，通過自傳播的機制，第一時脈產生器110和第二時脈產生器130各自都可利用單個閂鎖器來產生時脈信號，從而使介面變換器100具有較佳的硬體效率，所以將單埠儲存電路12變換為擬雙埠儲存裝置所需的硬體負擔相當小。
在一些實施例中，儲存電路12可為暫存器檔案或包括多個單埠儲存單元的靜態隨機存取記憶體(SRAM)。然而，在其他一些實施例中，雙埠儲存電路也可連結至介面變換器，並成為擬四埠儲存裝置。
圖7顯示根據本發明另一個實施例的擬多埠儲存裝置20。擬多埠儲存裝置20包括一介面變換器200和儲存電路22。介面變換器200可具有與介面變換器100相同的結構。在本實施例中，儲存電路22為雙埠儲存電路。通過介面變換器100，儲存電路22可在輸入時脈信號CLK0的週期內，在二讀二寫模式下，進行兩次讀取操作和兩次寫入操作。如此一來，便可將儲存裝置20作為擬四埠儲存裝置來使用。
總結來說，本發明實施例提供的介面變換器和擬多埠儲存裝置可在輸入時脈信號的週期內產生具有雙脈衝的變換時脈信號，從而使儲存電路在輸入時脈信號的每個週期內能夠執行更多的操作。更進一步地，由於介面變換器採用自傳播方案，因此也可減少本發明所需的硬體負擔。
雖然上文已詳細說明本發明及其優點，但應明白的是，在不脫離如隨附申請專利範圍定義的本發明精神及範疇的情況下，仍可對本文所揭露的內容進行各種變更、替換及修改。例如，本文所述的許多方法也可通過不同方式、其他處理程序或前述兩者的組合來實現。
再者，本發明之範疇並不受限於說明書中所說明之程序、機器、製造、物質組成、構件、方法及步驟之特定實施例。依據本發明所揭示內容，本領域的通常知識者應容易理解，依據本發明可使用目前已存在或以後將要開發之能夠實行與本文說明之對應實施例相同之功能或獲得實質上相同結果之程序、機器、製造、物質組成、構件、方法或步驟。因此，該等隨附申請專利範圍即是用以在其範疇內包括此類程序、機器、製造、物質組成、構件、方法和步驟。
10:擬多埠儲存裝置 12:儲存電路 20:擬多埠儲存裝置 22:儲存電路 100:介面變換器 110:第一時脈產生器 112:第一閂鎖電路 114:第一延遲反相電路 116:第一邏輯電路 120:組合電路 130:第二時脈產生器 132:第二閂鎖電路 134:第二延遲反相電路 136:第二邏輯電路 138:邏輯或電路 200:介面變換器 CKI:變換時脈信號 CLK0:輸入時脈信號 CLK1:中介時脈信號 CLK2:遮罩時脈信號 CLK3:組合時脈信號 CP:時脈正端 EN:致能端 FE0, FE1, FEIA, FEIB:下降邊緣 P1:第一脈衝 P2:第二脈衝 Q:輸出端 RE0, RE1, RE2, RE3A, RE3B, REIA, REIB:上升邊緣 RST:重置端 SIG CE:晶片致能信號 SIG EN1:第一致能信號 SIG EN2:第二致能信號 SIG RST1:第一重置信號 SIG RST2:第二重置信號 SIG SLP:休眠信號 SIG WM:寫入多工信號 T1:輸入時脈信號的一個週期 TE1:時間點 TL1:輸入時脈信號處於高電壓的持續期間
藉由參閱詳細說明以及申請專利範圍，同時參閱圖式，如此更完整瞭解本發明，其中所有圖式中相同的參考編號代表相同元件。
圖1顯示根據本發明一個實施例的擬多埠儲存裝置。
圖2顯示由圖1中該擬多埠儲存裝置的介面變換器所處理的時脈信號之時序圖。
圖3顯示根據本發明一個實施例的圖1中擬多埠儲存裝置之第一時脈產生器。
圖4顯示由該第一時脈產生器接收和發送的信號時序圖。
圖5顯示根據本發明一個實施例的圖1中擬多埠儲存裝置之第二時脈產生器。
圖6顯示由該第二時脈產生器接收和發送的信號時序圖。
圖7顯示根據本發明另一個實施例的擬多埠儲存裝置。
10:擬多埠儲存裝置
12:儲存電路
100:介面變換器
110:第一時脈產生器
120:組合電路
130:第二時脈產生器
CKI:變換時脈信號
CLK0:輸入時脈信號
CLK1:中介時脈信號
CLK2:遮罩時脈信號

Claims (20)

  1. 一種介面變換器，包括：一第一時脈產生器，其設置成至少根據一輸入時脈信號產生一中介時脈信號，其中該輸入時脈信號的上升邊緣在該中介時脈信號的上升邊緣之前，並且該中介時脈信號的下降邊緣在該輸入時脈信號的下降邊緣之前；一組合電路，其藉由至少延遲該中介時脈信號，來產生一遮罩時脈信號；以及一第二時脈產生器，其設置成至少根據該輸入時脈信號和該遮罩時脈信號，產生具有第一脈衝和第二脈衝的一變換時脈信號，其中該第一脈衝和該第二脈衝發生在該輸入時脈信號的一週期內。
  2. 如請求項1之介面變換器，其中該第一時脈產生器包括：一第一閂鎖電路，其具有接收該輸入時脈信號的一時脈正端、接收一第一重置信號的一重置端以及輸出該中介時脈信號的一輸出端；其中：該第一閂鎖電路設置成由該輸入時脈信號的上升邊緣觸發，以產生該中介時脈信號的上升邊緣；以及當該第一重置信號變為低電壓時，該第一閂鎖電路進行重置而產生該中介時脈信號的下降邊緣。
  3. 如請求項2之介面變換器，其中該第一閂鎖電路另包括一致能端，其設置成接收一第一致能信號，其中該第一閂鎖電路另設置成當該第一致能信號處於高電壓時，感測該輸入時脈信號的上升邊緣，並且當該第一致能信號處於低電壓時，停止感測該輸入時脈信號的上升邊緣。
  4. 如請求項3之介面變換器，其中該第一時脈產生器另包括一第一邏輯電路，其設置成至少根據該輸入時脈信號和該中介時脈信號產生該第一致能信號。
  5. 如請求項2之介面變換器，其中該第一時脈產生器另包括一第一延遲反相電路，其設置成藉由延遲並且反相該中介時脈信號產生該第一重置信號。
  6. 如請求項1之介面變換器，其中該第二時脈產生器包括：一邏輯或電路，其設置成根據該輸入時脈信號和該遮罩時脈信號產生一組合時脈信號；以及一第二閂鎖電路，其具有接收該組合時脈信號的一時脈正端、接收一第二重置信號的一重置端以及輸出該變換時脈信號的一輸出端；其中：該第二閂鎖電路設置成由對應於該輸入時脈信號的該組合時脈信號之上升邊緣觸發，以產生該變換時脈信號的該第一脈衝之上升邊緣，並且由對應於該遮罩時脈信號的該組合時脈信號之上升 邊緣觸發，以產生該變換時脈信號的該第二脈衝之上升邊緣；以及當該第二重置信號變為低電壓時，該第二閂鎖電路進行重置而產生該變換時脈信號的下降邊緣。
  7. 如請求項6之介面變換器，其中該第二閂鎖電路另包括一致能端，其設置成接收一第二致能信號，其中該第二閂鎖電路另設置成當該第二致能信號處於高電壓時，感測該組合時脈信號的上升邊緣，並且當該第二致能信號處於低電壓時，停止感測該組合時脈信號的上升邊緣。
  8. 如請求項7之介面變換器，其中該第二時脈產生器另包括一第二邏輯電路，其設置成至少根據該輸入時脈信號和該變換時脈信號產生該第二致能信號。
  9. 如請求項6之介面變換器，其中該第二時脈產生器另包括一第二延遲反相電路，其設置成藉由延遲並且反相該變換時脈信號產生該第二重置信號。
  10. 如請求項6之介面變換器，其中該第二時脈產生器另包括一緩衝器來增強該變換時脈信號。
  11. 一種擬多埠儲存裝置，包括：如請求項1之介面變換器；以及 一儲存電路，其連結至該介面變換器，設置成根據該變換時脈信號進行讀取操作和寫入操作。
  12. 如請求項11之擬多埠儲存裝置，其中該儲存電路為一單埠儲存電路，設置成於讀寫模式下，在該輸入時脈信號的一週期之中執行一讀取操作和一寫入操作。
  13. 如請求項12之擬多埠儲存裝置，其中該儲存電路設置成當在讀寫模式下操作時，根據該第一脈衝執行讀取操作並根據該第二脈衝執行寫入操作。
  14. 如請求項12之擬多埠儲存裝置，其中該儲存電路設置成：當在讀取模式下操作時，根據該第一脈衝執行讀取操作，並在該第二脈衝期間待命；以及當在寫入模式下操作時，根據該第二脈衝執行寫入操作，並在該第一脈衝期間待命。
  15. 如請求項11之擬多埠儲存裝置，其中該儲存電路為一暫存器檔案或一靜態隨機存取記憶體。
  16. 如請求項11之擬多埠儲存裝置，其中該儲存電路為一雙埠儲存電路，設置成在雙讀雙寫模式下操作時，於該輸入時脈信號的一週期之中執行雙讀取操作和雙寫入操作。
  17. 如請求項11之擬多埠儲存裝置，其中該第一時脈產生器包括：一第一閂鎖電路，其具有接收該輸入時脈信號的一時脈正端、接收一第一重置信號的一重置端以及輸出該中介時脈信號的一輸出端；其中：該第一閂鎖電路設置成由該輸入時脈信號的上升邊緣觸發，以產生該中介時脈信號的上升邊緣；以及當該第一重置信號變為低電壓時，該第一閂鎖電路進行重置並且產生該中介時脈信號的下降邊緣。
  18. 如請求項17之擬多埠儲存裝置，其中該第一時脈產生器另包括一第一延遲反相電路，其設置成藉由延遲並且反相該中介時脈信號產生該第一重置信號。
  19. 如請求項11之擬多埠儲存裝置，其中該第二時脈產生器包括：一邏輯或電路，其設置成根據該輸入時脈信號和該遮罩時脈信號產生一組合時脈信號；以及一第二閂鎖電路，其具有接收該組合時脈信號的一時脈正端、接收一第二重置信號的一重置端以及輸出該變換時脈信號的一輸出端；其中：該第二閂鎖電路設置成由對應於該輸入時脈信號的該組合時脈 信號之上升邊緣觸發，以產生該變換時脈信號的該第一脈衝之上升邊緣，並且由對應於該遮罩時脈信號的該組合時脈信號之上升邊緣觸發，以產生該變換時脈信號的該第二脈衝之上升邊緣；以及當該第二重置信號變為低電壓時，該第二閂鎖電路進行重置而產生該變換時脈信號的下降邊緣。
  20. 如請求項19之擬多埠儲存裝置，其中該第二時脈產生器另包括一第二延遲反相電路，其設置成藉由延遲並且反相該變換時脈信號產生該第二重置信號。
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