TWI780776B - 可多次編寫記憶體的操作方法 - Google Patents

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一種可多次編寫記憶的操作方法，包含：依據所執行的運算，控制輸入電壓的組合及時序；其中，當所要執行的運算是在被選擇的位元寫入1時，則各輸入電壓的操作順序是：先將EL電壓提升到VEL、然後再將BL電壓也提升到VPP；最後，將WL電壓提升到VPP；當所要執行的運算是在該位元寫入0時，則各輸入電壓的操作順序是：先將EL電壓提升到VEL、然後再將BL電壓也同樣提升到VPP；最後，將WL電壓提升到Ve；當所要執行的運算是讀取在該位元的儲存值時，則各輸入電壓是：EL電壓拉低到0V、然後再將BL電壓提升到VCC；最後，將WL電壓提升到VCC；其中，VPP ＞ VCC＞=VEL＞ Ve。

Description

可多次編寫記憶體的操作方法
本發明係有關一種可多次編寫記憶體的操作方法。
可多次編寫記憶體(Multiple-Times Programmable，MTP)係一種非揮發性的記憶體，它不僅提供了可根據用戶的需要多次重新編程和更新的功能，而且與其他形式的記憶體相比，它的成本和功耗也相對較低。基本上，它能夠支持高達 100 萬個週期，高寫入周期耐受性使其非常適合需要經常更新的應用設備。因此，也受到業界的廣泛的應用。
MTP的架構通常採用浮閘(floating gate)技術，例如，美國專利號US8320180B2揭露一種基於浮閘的MTP架構，包含：一浮閘PMOS電晶體、一高壓NMOS電晶體、以及一N阱(N-well)電容；該浮閘PMOS電晶體包括形成存儲單元的第一端子的源極(source)、汲極(drain)和閘極(gate)。該高壓NMOS電晶體包括接地的源極、連接到PMOS電晶體的汲極的延伸汲極、以及形成存儲單元的第二端子的閘極。該N阱電容包括連接到PMOS電晶體的閘極的第一端和形成存儲單元的第三端的第二端。該浮閘PMOS電晶體可以存儲邏輯狀態。其控制電壓的不同組合可以施加到存儲單元的第一、第二和第三端子以達到編寫、禁止編寫、讀取和消除邏輯狀態等操作。
參考圖1，圖1所示為現有一種常見的MTP單元(cell)架構示意圖。如圖1所示，該MTP 單元架構包含：一第一電晶體T1、一第二電晶體T2、一耦合電容C；其中，該第一電晶體T1的汲極與第二電晶體T2的源極連接；且該第一電晶體T1的閘極與該耦合電容C的一端連接；其中該第一電晶體T1的閘極係為一浮閘。在此結構下，習知的操作方法是將該第一電晶體T1的源極連接位元線(bit line、BL)、該第二電晶體T2的汲極連接選擇線(select line、SL)、該第二電晶體T2的閘極連接致能線(enable line、EL)、以及該耦合電容C的另一端連接字元線(word line，WL)，由此構成一習知四端點元件。
然而，由於該耦合電容C的關係，所以將該耦合電容C的另一端連接WL線會影響編寫的效率。
有鑑於此，如何在上述之MTP的架構下，藉由個輸入電壓的組合，提昇MTP操作運算的效率，實為本發明之目的。
本發明之主要目的，在於提供一種可多次編寫記憶體(MTP)的操作方法，可在現有MTP的架構下，藉由個輸入電壓的組合，提昇MTP操作運算的效率。
為達成上述目的，本發明之一實施例揭露一種可多次編寫記憶體(MTP)的操作方法，適用於一種MTP架構，該MTP架構包含：一浮閘NMOS電晶體、一控制閘(control gate)NMOS電晶體、以及一耦合電容(coupled capacitor)；其中，該浮閘NMOS電晶體的汲極連接於位元線(bit line、BL)、閘極(floating gate、FG)連接該耦合電容的一端、 源極則連接該控制閘NMOS電晶體的汲極；該控制閘NMOS電晶體的閘極連接至字元線(word line，WL)、 源極則連接選擇線(select line、SL)；該耦合電容的另一端則連接到編寫/消除致能線(program/erase enable line、EL)；該方法包含：依據所要執行的運算，控制輸入電壓的組合以及時序；其中，當所要執行的運算是在該被選擇的位元寫入1時，則各輸入電壓的操作順序是：首先將EL電壓提升到VEL、然後再將BL電壓也同樣提升到VPP；最後，將WL電壓提升到VPP；當所要執行的運算是在該被選擇的位元寫入0時，則各輸入電壓的操作順序是：首先將EL電壓提升到VEL、然後再將BL電壓也同樣提升到VPP；最後，將WL電壓提升到Ve，Ve為該WL元件的門檻電壓；當所要執行的運算是讀取在該被選擇的位元的儲存值時，則各輸入電壓是：EL電壓拉低到0V、然後再將BL電壓提升到VCC；最後，將WL電壓提升到VCC；其中，VPP>VCC>=VEL>Ve。
在一較佳實施例中，在該被選擇的位元寫入1時，WL電壓被提升到高壓VPP，此時係以熱電洞注入的方式編寫；在該被選擇的位元寫入0時，WL電壓僅被提升到Ve，該WL元件的門檻電壓，此時係以熱電子注入的方式編寫。
在一較佳實施例中，在讀取運算中，該BL電壓維持在VCC的區間涵蓋WL電壓維持在VCC的區間。
在一較佳實施例中，在寫入運算中，該EL電壓維持在VEL的區間涵蓋BL電壓維持在VPP的區間，而且BL電壓維持在VPP的區間涵蓋WL電壓維持在VPP或Ve的區間。
以下係藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本發明說明書中的各項細節亦可基於不同觀點與應用在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應落在本發明所揭示之技術內容得能涵蓋之範圍內。
同時參考圖2、圖3、以及圖4；圖2所示為現有的MTP單元(cell)架構示意圖、圖3所示為圖2所示結構的半導體剖面示意圖、以及圖4所示為圖2所示結構的另一軸向的半導體剖面示意圖；圖3與圖4的軸向為正交。
如圖2所示，該MTP 單元架構包含：一浮閘NMOS電晶體201、一控制閘(control gate)NMOS電晶體202、以及一耦合電容(coupled capacitor) 203；其中，該浮閘NMOS電晶體201的汲極連接於位元線(bit line、BL)、閘極(floating gate、FG)連接該耦合電容203的一端、 源極則連接該控制閘NMOS電晶體202的汲極；該控制閘NMOS電晶體202的閘極連接至字元線(word line，WL)、源極則連接選擇線(select line、SL)；該耦合電容203的另一端則連接到編寫/消除致能線(program/erase enable line、EL)；因此，本架構形成一五個端點(BL、WL、SL、EL、P well)的原件，其中P  well係指該單元架構所在的P阱。再者，圖3、及圖4中之其他符號，例如，N+、CG、FG、STI、P substrate係半導體製程領域中常見的符號，分別代表N型高摻雜濃度區域、控制閘、浮閘、淺溝槽絕緣(Shallow Trench Isolation、STI)、以及P型基板，在此不在詳述。
此五端點元件可做為電子抹除式可複寫唯讀記憶體(​Electrically-Erasable Programmable Read-Only Memory，EEPROM)的一個記憶體單元來使用，亦即一位元(bit)；另一方面，此五端點元件架構亦可當作快閃記憶體(Flash)使用，並適用於全頁抹除的功能(page erase function)。
值得說明的是，由於浮閘會延伸至N阱區域，因此浮閘跟所覆蓋的N阱區域就成為一個耦合電容。當一位元被選擇時，該合電容會將電壓耦合至浮閘，使得該位元被致能(enable)，能夠寫入1(write 1)、寫入0(write 0)、或者被讀取(read)。
圖5所示為適用於本發明的可多次編寫記憶體的架構應用於記憶體陣列(array)時的配置方式示意圖。如圖5所示，其中相鄰兩行及相鄰兩列的記憶體單元，係已背對背方式對設置，以利EL、BL、SL、以及WL等控制線的配置與共用。
值得注意的是，本發明的一種可多次編寫記憶體的操作方法與上述習知的操作方法的主要差異在於將習知的EL線與WL線對調；其主要原因在於提高編寫的效率。再者，由於EL線的耦合電容的存在，因此需要預先將EL線致能、以縮短其升壓的時間。
參考表1，表1所示為本發明之可多次編寫記憶體的操作方法的輸入電壓組合。 表1:
  SL WL BL EL P Well
  選擇 非選擇 選擇 非選擇 選擇 非選擇 選 擇 非選擇 選擇 非選擇
寫入0 0 0 Ve 0 Vpp F VEL 0 0 0
寫入1 0 0 VPP 0 Vpp F VEL 0 0 0
讀取 0 0 VCC 0 VCC F 0 0 0 0
如表1所示，當所要執行的運算是在該被選擇的位元寫入1時，則各輸入電壓的操作順序是：首先將EL電壓提升到VEL、然後再將BL電壓也同樣提升到VPP；最後，將WL電壓提升到VPP。
當所要執行的運算是在該被選擇的位元寫入0時，則各輸入電壓的操作順序是：首先將EL電壓提升到VEL、然後再將BL電壓也同樣提升到VPP；最後，將WL電壓提升到Ve，Ve為該WL元件的門檻電壓(threshold voltage)。
換言之，寫入1或寫入0的運算，是在最後由WL的電壓控制；寫入1時，WL電壓提升到VPP；寫入0時，WL電壓提升到Ve。
值得說明的是，在該被選擇的位元寫入1時，WL電壓被提升到高壓VPP，此時係以熱電洞注入(hot hole injection)的方式編寫；在該被選擇的位元寫入0時，WL電壓僅被提升到Ve，該WL元件的門檻電壓(threshold voltage)，此時係以熱電子注入(hot electron injection)的方式編寫。
當所要執行的運算是讀取在該被選擇的位元的儲存值時，則各輸入電壓是：EL電壓拉低到0V、然後再將BL電壓也提升到VCC；最後，將WL電壓提升到VCC。
值得說明的是，VPP>VCC>=VEL>Ve。
圖6所示為依據表1的輸入電壓組合所對應的波形時序示意圖。如圖6所示，在讀取運算中，該BL電壓維持在VCC的區間涵蓋WL電壓維持在VCC的區間。同樣地，在寫入運算中，該EL電壓維持在VEL的區間涵蓋BL電壓維持在VPP的區間，而且BL電壓維持在VPP的區間涵蓋WL電壓維持在VPP或Ve的區間。
明確地說，如同前述，由於耦合電容的存在，所以EL線的電壓提升必須要先於WL、以及BL；藉此提升效率。
綜而言之，本發明之一種可多次編寫記憶體的操作方法，透過各輸入電壓的操作順序及時序，預先將EL的電壓提升，藉以增加可多次編寫記憶體的運算編寫效率。
然而，上述實施例僅例示性說明本發明之功效，而非用於限制本發明，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。此外，在上述該些實施例中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如以下之申請專利範圍所列。
201:浮閘NMOS電晶體 202:控制閘NMOS電晶體耦合電容 203:耦合電容 BL:位元線 C:耦合電容 EL:致能線 GND:接地 P substrate:P基板 P well:P阱 N well:N阱 SL:選擇線 STI:淺溝槽絕緣 T1:第一電晶體 T2:第二電晶體 VCC、VPP、VEL、Ve:電壓值 WL:字元線
圖1所示為現有一種常見的MTP單元(cell)架構示意圖； 圖2所示為適用於本發明可多次編寫記憶體的編寫方法的MTP單元(cell)架構示意圖； 圖3所示為圖2所示結構的半導體剖面示意圖； 圖4所示為圖2所示結構的另一軸向的半導體剖面示意圖； 圖5所示為適用於本發明的MTP單元的架構應用於記憶體陣列時的配置方式示意圖； 圖6所示為依據表1的輸入電壓組合所對應的波形時序示意圖。
EL:致能線
WL:字元線
BL:位元線
SL:選擇線
VCC、VPP、VEL、Ve:電壓值
GND:接地

Claims (4)

  1. 一種可多次編寫記憶體(MTP)的操作方法，適用於一種MTP架構，該MTP架構包含：一浮閘NMOS電晶體、一控制閘(control gate)NMOS電晶體、以及一耦合電容(coupled capacitor)；其中，該浮閘NMOS電晶體的汲極連接於位元線(bit line、BL)、閘極(floating gate、FG)連接該耦合電容的一端、源極則連接該控制閘NMOS電晶體的汲極；該控制閘NMOS電晶體的閘極連接至字元線(word line，WL)、源極則連接選擇線(select line、SL)；該耦合電容的另一端則連接到編寫/消除致能線(program/erase enable line、EL)；該方法包含：依據所要執行的運算，控制輸入電壓的組合以及時序；其中，當所要執行的運算是在該被選擇的位元寫入1時，則各輸入電壓的操作順序是：首先將EL電壓提升到VEL、然後再將BL電壓也同樣提升到VPP；最後，將WL電壓提升到VPP；當所要執行的運算是在該被選擇的位元寫入0時，則各輸入電壓的操作順序是：首先將EL電壓提升到VEL、然後再將BL電壓也同樣提升到VPP；最後，將WL電壓提升到Ve，Ve該WL元件的門檻電壓；當所要執行的運算是讀取在該被選擇的位元的儲存值時，則各輸入電壓是：EL電壓拉低到0V、然後再將BL電壓提升到VCC；最後，將WL電壓提升到VCC；其中，VPP>VCC>=VEL>Ve。
  2. 如請求項1述之可多次編寫記憶體的操作方法，其中在該被選擇的位元寫入1時，WL電壓被提升到高壓VPP，此時係以熱電洞注入的方 式編寫；在該被選擇的位元寫入0時，WL電壓僅被提升到Ve，此時係以熱電子注入的方式編寫。
  3. 如請求項1述之可多次編寫記憶體的操作方法，其中在讀取運算中，該BL電壓維持在VCC的區間涵蓋WL電壓維持在VCC的區間。
  4. 如請求項1述之可多次編寫記憶體的操作方法，其中在寫入運算中，該EL電壓維持在VEL的區間涵蓋BL電壓維持在VPP的區間，而且BL電壓維持在VPP的區間涵蓋WL電壓維持在VPP或Ve的區間。
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