TWI777570B - 訊號傳輸電路封裝結構 - Google Patents

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Abstract

本發明為一種訊號傳輸電路封裝結構，包括本體、主電路單元、複數之電源針腳、複數之輸入針腳、複數之輸出針腳、複數之控制針腳及複數之接地針腳。主電路單元係設置於本體之中央。複數之電源針腳係設置於本體之中央並供應電源訊號給主電路單元。複數之輸入針腳係設置於本體之第一側邊並電性連接主電路單元。複數之輸出針腳係設置於本體之第一側邊之對邊並電性連接主電路單元。複數之控制針腳係設置於該本體之第二側邊並電性連接主電路單元。複數之接地針腳係設置於本體之角落以間隔複數之輸入針腳、複數之輸出針腳與複數之控制針腳。

Description

訊號傳輸電路封裝結構
本發明係關於一種訊號傳輸電路封裝結構，特別是一種能分隔不同高速訊號傳輸路徑以避免串音干擾的訊號傳輸電路封裝結構。
隨著科技的進步，資料通訊傳輸速率越來越快。對於通訊設備或是資料伺服設備來說，都具有資料高速傳輸的需求。以現行的USB 3.0來說，USB 3.0的傳輸速度期望可以達到5Gbps (625MB/s)。在先前技術中，USB 3.0利用訊號中繼器(Repeater IC)，在高速介面上增加訊號品質。然而在這種高速傳輸的環境下，積體電路中繼器的封裝結構設計就成了高速資料傳輸的關鍵要素。設計不良的中繼器封裝結構將產生串音干擾(Crosstalk)及訊號品質下降的問題。
因此，有必要發明一種新的訊號傳輸電路封裝結構，以解決先前技術的缺失。
本發明之主要目的係在提供一種訊號傳輸電路封裝結構，其能分隔不同高速訊號傳輸路徑以避免串音干擾。
為達成上述之目的，本發明之訊號傳輸電路封裝結構包括本體、主電路單元、複數之電源針腳、複數之輸入針腳、複數之輸出針腳及複數之控制針腳。本體包括第一側邊及第二側邊，第一側邊係相鄰於第二側邊。主電路單元係設置於本體之中央。複數之電源針腳係設置於本體之中央並供應電源訊號給主電路單元。複數之輸入針腳係設置於本體之第一側邊並電性連接主電路單元。複數之輸出針腳係設置於本體之第一側邊之對邊並電性連接主電路單元。複數之控制針腳係設置於該本體之第二側邊及該本體中央和該第二側邊之間，並電性連接主電路單元。複數之接地針腳係設置於本體之角落以及設置於各複數之輸入針腳、複數之輸出針腳與複數之控制針腳之間，用以間隔複數之輸入針腳、複數之輸出針腳與複數之控制針腳。
為能讓 貴審查委員能更瞭解本發明之技術內容，特舉較佳具體實施例說明如下。
以下請參考圖1係本發明之訊號傳輸電路封裝結構之腳位布局之示意圖。
於本發明之實施例中，訊號傳輸電路封裝結構1得以至少與其他的電子模組電性連接，藉以傳輸電子訊號。電子訊號之傳遞方式可以為單端訊號(Single-End Signal)或差動訊號(Differential Signal)之形式，本發明並不限於此，於本發明之實施例中係以差動訊號之形式進行說明。需注意的是，儘管本發明之描述使用術語「第一」、「第二」等來描述各種元件，但此等元件不應被該等術語限制。此等術語僅用以將一元件與另一元件進行區分。舉例而言，在不脫離各種所描述實施例之範疇的情況下，第一輸入針腳可被稱為第二輸入針腳，且類似地，第二輸入針腳可被稱為第一輸入針腳。第一輸入針腳及第二輸入針腳皆為輸入針腳，但其並非同一輸入針腳。
訊號傳輸電路封裝結構1包括本體10、主電路單元20(如圖2所示)、複數之電源針腳Vcc、複數之輸入針腳、複數之輸出針腳、複數之控制針腳及複數之接地針腳Vss。本體10可以為單層或多層的電路板，其包括一第一側邊11及一第二側邊12，該第一側邊11係相鄰於該第二側邊12。主電路單元20係設置於該本體10之中央，且與其他的針腳可以設置於電路板之不同層。主電路單元20係為一中繼器(Repeater)電路，但本發明並不限於此。複數之電源針腳Vcc係設置於該本體10之中央並供應一電源訊號給該主電路單元20。複數之輸入針腳可以為第一輸入針腳RX0P、RX0N、第二輸入針腳RX1P、RX1N、第三輸入針腳RX2P、RX2N及第四輸入針腳RX3P、RX3N，係設置於該本體10之該第一側邊11並電性連接該主電路單元20。複數之輸出針腳可以為第一輸出針腳TX0P、TX0N、第二輸出針腳TX1P、TX1N、第三輸出針腳TX2P、TX2N及第四輸出針腳TX3P、TX3N，係設置於該本體10之該第一側邊11之對邊並電性連接該主電路單元20。所以傳輸訊號會自複數之輸入針腳輸入到主電路單元20，再傳輸到複數之輸出針腳。其中第一輸入針腳RX0P、RX0N、第二輸入針腳RX1P、RX1N、第三輸入針腳RX2P、RX2N及第四輸入針腳RX3P、RX3N及第一輸出針腳TX0P、TX0N、第二輸出針腳TX1P、TX1N、第三輸出針腳TX2P、TX2N及第四輸出針腳TX3P、TX3N為互相鏡像或對稱設置於該本體10之相對側邊，且都設置於本體10之邊緣，以直接讓主電路單元20與外部的電子模組連接，並可縮短傳輸路徑。
複數之控制針腳CTRL1、CTRL2、CTRL3、CTRL6、CTRL7、CTRL8係設置於該本體之該第二側邊，其餘的複數之控制針腳CTRL4、CTRL5、CTRL9、CTRL10則設置於本體中央和第二側邊之間較為靠近主電路單元20之處。各複數之控制針腳CTRL1到CTRL10皆電性連接該主電路單元20。上述的複數之控制針腳CTRL1到CTRL10可以分別做為主電路單元20的增益或等化控制，或做為測試之針腳等，但本發明並不限制各複數之控制針腳CTRL1到CTRL10的功能。複數之接地針腳Vss係設置於該本體10之角落以及設置於各複數之輸入針腳RX0P到RX3N及各複數之輸出針腳TX0P到TX3N之間，用以間隔開該複數之輸入針腳RX0P到RX3N、該複數之輸出針腳TX0P到TX3N與該複數之控制針腳CTRL1到CTRL10。
接著請參考圖2係本發明之訊號傳輸電路封裝結構之傳輸通道之示意圖。
第一輸入針腳RX0P、RX0N、第二輸入針腳RX1P、RX1N、第三輸入針腳RX2P、RX2N及第四輸入針腳RX3P、RX3N係分別經由第一高速輸入通道31、第二高速輸入通道32、第三高速輸入通道33及第四高速輸入通道34以電性連接至該主電路單元20，再經由第一高速輸出通道41、第二高速輸出通道42、第三高速輸出通道43及第四高速輸出通道44以電性連接至第一輸出針腳TX0P、TX0N、第二輸出針腳TX1P、TX1N、第三輸出針腳TX2P、TX2N及第四輸出針腳TX3P、TX3N。第一高速輸入通道31、第二高速輸入通道32、第三高速輸入通道33及第四高速輸入通道34，及第一高速輸出通道41、第二高速輸出通道42、第三高速輸出通道43及第四高速輸出通道44係互相鏡像或對稱設置。該複數之控制針腳CTRL1到CTRL10係經由複數之低速傳輸通道51以電性連接至該主電路單元20，以傳輸控制訊號到主電路單元20。需注意的是，儘管本發明之描述使用術語「複數之輸入針腳RX0P到RX3N」、「該複數之輸出針腳TX0P到TX3N」等來描述各種針腳，但此該等針腳不應被該等術語限制。舉例而言，在主電路單元20的功能許可的情況下，電子訊號的傳輸路徑可以相反，可由第一輸出針腳TX0P、TX0N輸入，第一輸入針腳RX0P、RX0N輸出，以達到雙向傳輸訊號的功能。
最後請參考圖3係本發明之訊號傳輸電路封裝結構之腳位布局與傳輸通道疊合後之示意圖。
最終就如圖3所示，各個複數之輸入針腳RX0P到RX3N、該複數之輸出針腳TX0P到TX3N與該複數之控制針腳CTRL1到CTRL10之間都利用接地針腳Vss來做間隔。並且高速輸入通道31到34及高速輸出通道41到44沒有接近複數之低速傳輸通道51，彼此之間都相距特定距離。所以高速傳輸的電子訊號就不會被低速傳輸的控制訊號所串音干擾，高速傳輸的電子訊號會具有最佳的高速訊號品質。
由上述的說明可知，本發明之訊號傳輸電路封裝結構1可以減少訊號傳輸的距離、訊號衰減的總量、電路板導通孔的數量及電路布局的複雜度等因素，避免產生串音干擾(Crosstalk)及訊號的品質下降的問題，明顯優於先前技術的設計。
需注意的是，上述僅為實施例，而非限制於實施例。譬如不脫離本發明基本架構者，皆應為本專利所主張之權利範圍，而應以專利申請範圍為準。
1:訊號傳輸電路封裝結構 10:本體 11:第一側邊 12:第二側邊 20:主電路單元 31:第一高速輸入通道 32:第二高速輸入通道 33:第三高速輸入通道 34:第四高速輸入通道 41:第一高速輸出通道 42:第二高速輸出通道 43:第三高速輸出通道 44:第四高速輸出通道 51:低速傳輸通道 CTRL1、CTRL2、CTRL3、CTRL4、CTRL5、CTRL6、CTRL7、CTRL8、CTRL9、CTRL10:控制針腳 RX0P、RX0N:第一輸入針腳 RX1P、RX1N:第二輸入針腳 RX2P、RX2N:第三輸入針腳 RX3P、RX3N:第四輸入針腳 TX0P、TX0N:第一輸出針腳 TX1P、TX1N:第二輸出針腳 TX2P、TX2N:第三輸出針腳 TX3P、TX3N:第四輸出針腳 Vcc:電源針腳 Vss:接地針腳
圖1係本發明之訊號傳輸電路封裝結構之腳位布局之示意圖。 圖2係本發明之訊號傳輸電路封裝結構之傳輸通道之示意圖。 圖3係本發明之訊號傳輸電路封裝結構之腳位布局與傳輸通道疊合後之示意圖。
1:訊號傳輸電路封裝結構
10:本體
11:第一側邊
12:第二側邊
20:主電路單元
31:第一高速輸入通道
32:第二高速輸入通道
33:第三高速輸入通道
34:第四高速輸入通道
41:第一高速輸出通道
42:第二高速輸出通道
43:第三高速輸出通道
44:第四高速輸出通道
51:低速傳輸通道
CTRL1、CTRL2、CTRL3、CTRL4、CTRL5、CTRL6、CTRL7、CTRL8、CTRL9、CTRL10:控制針腳
RX0P、RX0N:第一輸入針腳
RX1P、RX1N:第二輸入針腳
RX2P、RX2N:第三輸入針腳
RX3P、RX3N:第四輸入針腳
TX0P、TX0N:第一輸出針腳
TX1P、TX1N:第二輸出針腳
TX2P、TX2N:第三輸出針腳
TX3P、TX3N:第四輸出針腳
Vcc:電源針腳
Vss:接地針腳

Claims (7)

  1. 一種訊號傳輸電路封裝結構，該訊號傳輸電路封裝結構包括： 一本體，包括一第一側邊及一第二側邊，該第一側邊係相鄰於該第二側邊； 一主電路單元，係設置於該本體之中央； 複數之電源針腳，係設置於該本體之中央並供應一電源訊號給該主電路單元； 複數之輸入針腳，係設置於該本體之該第一側邊並電性連接該主電路單元； 複數之輸出針腳，係設置於該本體之該第一側邊之對邊並電性連接該主電路單元； 複數之控制針腳，係設置於該本體之該第二側邊及該本體中央和該第二側邊之間，並電性連接該主電路單元；以及 複數之接地針腳，係設置於該本體之角落以及設置於各該複數之輸入針腳、該複數之輸出針腳與該複數之控制針腳之間，用以間隔該複數之輸入針腳、該複數之輸出針腳與該複數之控制針腳。
  2. 如請求項1所述之訊號傳輸電路封裝結構，其中該複數之輸入針腳及該複數之輸出針腳係互相鏡像或對稱設置於該本體之邊緣。
  3. 如請求項2所述之訊號傳輸電路封裝結構，其中該複數之輸入針腳係經由複數之高速輸入通道以電性連接至該主電路單元，再經由複數之高速輸出通道以電性連接至該複數之輸出針腳。
  4. 如請求項3所述之訊號傳輸電路封裝結構，其中該複數之高速輸入通道及該複數之高速輸出通道係互相鏡像或對稱設置。
  5. 如請求項4所述之訊號傳輸電路封裝結構，其中該複數之控制針腳係經由複數之低速傳輸通道以電性連接至該主電路單元。
  6. 如請求項5所述之訊號傳輸電路封裝結構，其中該複數之低速傳輸通道與該複數之高速輸入通道及該複數之高速輸出通道接相距一特定距離。
  7. 如請求項1到6之任一項所述之訊號傳輸電路封裝結構，其中該主電路單元係為一中繼器(Repeater)電路。
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