TWI769063B - 訊號傳輸電路封裝結構 - Google Patents

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Abstract

本發明為一種訊號傳輸電路封裝結構，包括本體、主電路單元、複數之電源針腳、複數之輸入針腳、複數之輸出針腳、複數之控制針腳及複數之接地針腳。主電路單元係設置於本體之中央。複數之電源針腳係設置於本體之中央並供應電源訊號給主電路單元。複數之輸入針腳及複數之輸出針腳係設置於本體之第一側邊及第二側邊並電性連接主電路單元。複數之控制針腳係設置於該本體之第二側邊並電性連接主電路單元。複數之接地針腳係設置於本體之角落以間隔複數之輸入針腳、複數之輸出針腳與複數之控制針腳。

Description

訊號傳輸電路封裝結構
本發明係關於一種訊號傳輸電路封裝結構，特別是一種能分隔不同速度傳輸路徑以避免干擾的訊號傳輸電路封裝結構。
隨著科技的進步，資料通訊傳輸速率也越來越快。對於通訊設備或是資料伺服設備等來說，都需具有資料高速傳輸的需求，利用現行的PCIe Gen5的傳輸速度可以達到32 Gb/s，PCIe Gen6的傳輸速度更可以達到64 Gb/s。然而在這種高速傳輸的環境下，對於路徑損耗的預估就非常重要。因此，積體電路的封裝結構的設計就成為了高速資料傳輸的關鍵要素。
因此，有必要發明一種新的訊號傳輸電路封裝結構，以解決先前技術的缺失。
本發明之主要目的係在提供一種訊號傳輸電路封裝結構，其能分隔不同速度傳輸路徑以避免干擾。
為達成上述之目的，本發明之訊號傳輸電路封裝結構包括本體、主電路單元、複數之電源針腳、複數之輸入針腳、複數之輸出針腳及複數之控制針腳。本體包括第一側邊及第二側邊，第一側邊係相鄰於第二側邊。主電路單元係設置於本體之中央。複數之電源針腳係設置於本體之中央並供應電源訊號給主電路單元。複數之輸入針腳係設置於本體之第一側邊及第二側邊並電性連接主電路單元。複數之輸出針腳係設置於本體之第一側邊及第二側邊並電性連接主電路單元。複數之控制針腳係設置於該本體之第二側邊並電性連接主電路單元。複數之接地針腳係設置於本體之角落以及設置於各複數之輸入針腳、複數之輸出針腳與複數之控制針腳之間，用以間隔複數之輸入針腳、複數之輸出針腳與複數之控制針腳。
為能讓 貴審查委員能更瞭解本發明之技術內容，特舉較佳具體實施例說明如下。
以下請參考圖1A係本發明之訊號傳輸電路封裝結構之腳位布局之示意圖。
於本發明之實施例中，訊號傳輸電路封裝結構1得以至少與其他的電子模組電性連接，藉以傳輸電子訊號。電子訊號之傳遞方式可以為單端訊號(Single-Ended Signal)或差動訊號(Differential Signal)之形式，本發明並不限於此，於本發明之實施例中係以差動訊號之形式進行說明。需注意的是，儘管本發明之描述使用術語「第一」、「第二」等來描述各種元件，但此等元件不應被該等術語限制。此等術語僅用以將一元件與另一元件進行區分。舉例而言，在不脫離各種所描述實施例之範疇的情況下，第一輸入針腳可被稱為第二輸入針腳，且類似地，第二輸入針腳可被稱為第一輸入針腳。第一輸入針腳及第二輸入針腳皆為輸入針腳，但其並非同一輸入針腳。
訊號傳輸電路封裝結構1包括本體10、主電路單元20(如圖1B所示)、複數之電源針腳Vcc、複數之輸入針腳A1_iP、A1_iN、A3_iP、A3_iN、B1_iP、B1_iN、B3_iP、B3_iN、C0_iP、C0_iN、C2_iP、C2_iN、複數之輸出針腳A0_oP、A0_oN、A2_oP、A2_oN、B0_oP、B0_oN、B2_oP、B2_oN、C1_oP、C1_oN、C3_oP、C3_oN、複數之控制針腳ctrl0、ctrl1、ctrl2、ctrl3及複數之接地針腳Vss。本體10可以為單層或多層的電路板，其包括一第一側邊11及一第二側邊12，該第一側邊11係相鄰於該第二側邊12。主電路單元20係設置於該本體10之中央，且與其他的針腳可以設置於電路板之不同層。主電路單元20包括解多工器電路21a、21b及多工器電路22a、22b，但本發明並不限於此。複數之電源針腳Vcc係設置於該本體10之中央並供應一電源訊號給該主電路單元20。複數之輸入針腳A1_iP、A1_iN、A3_iP、A3_iN、B1_iP、B1_iN、B3_iP、B3_iN、C0_iP、C0_iN、C2_iP、C2_iN係設置於該本體10之該第一側邊11及第二側邊12並電性連接該主電路單元20。複數之輸出針腳A0_oP、A0_oN、A2_oP、A2_oN、B0_oP、B0_oN、B2_oP、B2_oN、C1_oP、C1_oN、C3_oP、C3_oN係設置於該本體10之該第一側邊11及第二側邊12並電性連接該主電路單元20。所以傳輸訊號會自複數之輸入針腳輸入到主電路單元20，再傳輸到複數之輸出針腳。其中輸入針腳C0_iP、C0_iN與輸出針腳A0_oP、A0_oN位於本體10之同一側邊，與輸出針腳B0_oP、B0_oN位於本體10之相鄰側邊。輸入針腳A1_iP、A1_iN與輸入針腳B1_iP、B1_iN位於本體10之相對側邊，與輸出針腳C1_oP、C1_oN位於本體10之同一側邊。輸入針腳C2_iP、C2_iN與輸出針腳A2_oP、A2_oN位於本體10之同一側邊，與輸出針腳B2_oP、B2_oN位於本體10之相對側邊。輸入針腳A3_iP、A3_iN與輸入針腳B3_iP、B3_iN位於本體10之相鄰側邊，與輸出針腳C3_oP、C3_oN位於本體10之同一側邊。藉此上述各輸入針腳A1_iP、A1_iN、A3_iP、A3_iN、B1_iP、B1_iN、B3_iP、B3_iN、C0_iP、C0_iN、C2_iP、C2_iN及輸出針腳A0_oP、A0_oN、A2_oP、A2_oN、B0_oP、B0_oN、B2_oP、B2_oN、C1_oP、C1_oN、C3_oP、C3_oN直接讓主電路單元20與外部的電子模組連接，並可縮短傳輸路徑。
在此也請參考圖1B係本發明之路由積體電路元件之主電路單元之架構示意圖。
於本發明之實施例中，主電路單元20包括兩組解多工器電路21a、21b及兩組多工器電路22a、22b，藉此可以適用於三個電子模組。解多工器電路21a、21b之輸入埠C0、C2係連接於輸入針腳C0_iP、C0_iN、C2_iP、C2_iN，輸出埠A0、A2係連接於輸出針腳A0_oP、A0_oN、A2_oP、A2_oN，輸出埠B0、B2係連接於輸出針腳B0_oP、B0_oN、B2_oP、B2_oN。多工器電路22a、22b之輸入埠A1、A3係連接於輸入針腳A1_iP、A1_iN、A3_iP、A3_iN，輸入埠B1、B3係連接於輸入針腳B1_iP、B1_iN、B3_iP、B3_iN，輸出埠C1、C3係連接於輸出針腳C1_oP、C1_oN、C3_oP、C3_oN。複數之輸入針腳A1_iP、A1_iN、A3_iP、A3_iN、B1_iP、B1_iN、B3_iP、B3_iN、C0_iP、C0_iN、C2_iP、C2_iN及輸出針腳A0_oP、A0_oN、A2_oP、A2_oN、B0_oP、B0_oN、B2_oP、B2_oN、C1_oP、C1_oN、C3_oP、C3_oN為可供高速傳輸的腳位，係配合解多工器電路21a、21b及多工器電路22a、22b之布局而設置於該本體10之邊緣以縮短訊號傳輸路徑。
圖1A中的複數之電源針腳Vcc係設置於該本體10之中央，以更方便地接收傳輸來的電源訊號。複數之控制針腳ctrl0、ctrl1、ctrl2、ctrl3為低速傳輸的腳位，係設置於該本體10之邊緣，藉此傳輸控制訊號到解多工器電路21a、21b及多工器電路22a、22b。複數之接地針腳Vss係設置於該本體10之邊緣，用以間隔於各輸出入腳位所具有的針腳之間，且間隔於該複數之輸出入腳位所具有的針腳與該複數之控制針腳ctrl0、ctrl1、ctrl2、ctrl3之間，以避免個針腳間的訊號互相干擾。
接著請參考圖2係本發明之訊號傳輸電路封裝結構之傳輸通道之示意圖。
輸入針腳A1_iP、A1_iN、A3_iP、A3_iN、B1_iP、B1_iN、B3_iP、B3_iN、C0_iP、C0_iN、C2_iP、C2_iN係經由第一高速輸入通道31、第二高速輸入通道32、第三高速輸入通道33、第四高速輸入通道34、第五高速輸入通道35及第六高速輸入通道36以電性連接至該主電路單元20，再經由第一高速輸出通道41、第二高速輸出通道42、第三高速輸出通道43、第四高速輸出通道44、第五高速輸出通道45及第六高速輸出通道46以電性連接至輸出針腳A0_oP、A0_oN、A2_oP、A2_oN、B0_oP、B0_oN、B2_oP、B2_oN、C1_oP、C1_oN、C3_oP、C3_oN。所有的高速輸入通道31到36係配合設置輸入埠A1、A3、B1、B3、C0、C2連接到輸入針腳A1_iP、A1_iN、A3_iP、A3_iN、B1_iP、B1_iN、B3_iP、B3_iN、C0_iP、C0_iN、C2_iP、C2_iN的相對位置而設置。同樣地，所有的高速輸出通道41到46係配合輸出埠A0、A2、B0、B2、C1、C3連接到輸出針腳A0_oP、A0_oN、A2_oP、A2_oN、B0_oP、B0_oN、B2_oP、B2_oN、C1_oP、C1_oN、C3_oP、C3_oN的相對位置而設置。藉此可以縮短傳輸距離，減少訊號能量的耗損。
最後請參考圖3係本發明之訊號傳輸電路封裝結構之腳位布局與傳輸通道疊合後之示意圖。
最終就如圖3所示，解多工器電路21a之輸入針腳C0_iP、C0_iN係連接於第一高速輸入通道31，輸出針腳A0_oP、A0_oN係連接於第一高速輸出通道41，輸出針腳B0_oP、B0_oN係連接於第二高速輸出通道42。多工器電路22a之輸入針腳A1_iP、A1_iN係連接於第二高速輸入通道32，輸入針腳B1_iP、B1_iN係連接於第三高速輸入通道33，輸出針腳C1_oP、C1_oN係連接於第三高速輸出通道43。解多工器電路21b之輸入針腳C2_iP、C2_iN係連接於第四高速輸入通道34，輸出針腳A2_oP、A2_oN係連接於第四高速輸出通道44，輸出針腳B2_oP、B2_oN係連接於第五高速輸出通道45。多工器電路22a之輸入針腳A3_iP、A3_iN係連接於第五高速輸入通道35，輸入針腳B3_iP、B3_iN係連接於第六高速輸入通道36，輸出針腳C3_oP、C3_oN係連接於第六高速輸出通道46。其中各個複數之輸入針腳A1_iP、A1_iN、A3_iP、A3_iN、B1_iP、B1_iN、B3_iP、B3_iN、C0_iP、C0_iN、C2_iP、C2_iN、該複數之輸出針腳A0_oP、A0_oN、A2_oP、A2_oN、B0_oP、B0_oN、B2_oP、B2_oN、C1_oP、C1_oN、C3_oP、C3_oN與該複數之控制針腳ctrl0、ctrl1、ctrl2、ctrl3之間都利用接地針腳Vss來做間隔。並且高速輸入通道31到36及高速輸出通道41到46沒有接近複數之低速傳輸通道51，彼此之間都相距特定距離。所以高速傳輸的電子訊號就不會被低速傳輸的控制訊號所干擾，高速傳輸的電子訊號會具有最佳的高速訊號品質。
由上述的說明可知，本發明之訊號傳輸電路封裝結構1可以減少訊號傳輸的距離、訊號衰減的總和、電路板導通孔的數量及電路布局的複雜度等因素，避免產生串音干擾(Crosstalk)及訊號的品質下降的問題，明顯優於先前技術的設計。
需注意的是，上述僅為實施例，而非限制於實施例。譬如不脫離本發明基本架構者，皆應為本專利所主張之權利範圍，而應以專利申請範圍為準。
1:訊號傳輸電路封裝結構 10:本體 11:第一側邊 12:第二側邊 20:主電路單元 21a、21b:解多工器電路 22a、22b:多工器電路 31:第一高速輸入通道 32:第二高速輸入通道 33:第三高速輸入通道 34:第四高速輸入通道 35:第五高速輸入通道 36:第六高速輸入通道 41:第一高速輸出通道 42:第二高速輸出通道 43:第三高速輸出通道 44:第四高速輸出通道 45:第五高速輸出通道 46:第六高速輸出通道 51:低速傳輸通道 A1、A3、B1、B3、C0、C2:輸入埠 A0、A2、B0、B2、C1、C3:輸出埠 A1_iP、A1_iN、A3_iP、A3_iN、B1_iP、B1_iN、B3_iP、B3_iN、C0_iP、C0_iN、C2_iP、C2_iN:輸入針腳 A0_oP、A0_oN、A2_oP、A2_oN、B0_oP、B0_oN、B2_oP、B2_oN、C1_oP、C1_oN、C3_oP、C3_oN:輸出針腳 ctrl0、ctrl1、ctrl2、ctrl3:控制針腳 Vcc:電源針腳 Vss:接地針腳
圖1A係本發明之訊號傳輸電路封裝結構之腳位布局之示意圖。 圖1B係本發明之路由積體電路元件之主電路單元之架構示意圖。 圖2係本發明之訊號傳輸電路封裝結構之傳輸通道之示意圖。 圖3係本發明之訊號傳輸電路封裝結構之腳位布局與傳輸通道疊合後之示意圖。
1:訊號傳輸電路封裝結構
10:本體
11:第一側邊
12:第二側邊
20:主電路單元
31:第一高速輸入通道
32:第二高速輸入通道
33:第三高速輸入通道
34:第四高速輸入通道
35:第五高速輸入通道
36:第六高速輸入通道
41:第一高速輸出通道
42:第二高速輸出通道
43:第三高速輸出通道
44:第四高速輸出通道
45:第五高速輸出通道
46:第六高速輸出通道
51:低速傳輸通道
A1_iP、A1_iN、A3_iP、A3_iN、B1_iP、B1_iN、B3_iP、B3_iN、C0_iP、C0_iN、C2_iP、C2_iN:輸入針腳
A0_oP、A0_oN、A2_oP、A2_oN、B0_oP、B0_oN、B2_oP、B2_oN、C1_oP、C1_oN、C3_oP、C3_oN:輸出針腳
ctrl0、ctrl1、ctrl2、ctrl3:控制針腳
Vcc:電源針腳
Vss:接地針腳

Claims (7)

  1. 一種訊號傳輸電路封裝結構，該訊號傳輸電路封裝結構包括： 一本體，包括一第一側邊及一第二側邊，該第一側邊係相鄰於該第二側邊； 一主電路單元，係設置於該本體之中央； 複數之電源針腳，係設置於該本體之中央並供應一電源訊號給該主電路單元； 複數之輸入針腳，係設置於該本體之該第一側邊及該第二側邊並電性連接該主電路單元； 複數之輸出針腳，係設置於該本體之該第一側邊及該第二側邊並電性連接該主電路單元； 複數之控制針腳，係設置於該本體之該第二側邊並電性連接該主電路單元；以及 複數之接地針腳，係設置於該本體之角落以及設置於各該複數之輸入針腳、該複數之輸出針腳與該複數之控制針腳之間，用以間隔該複數之輸入針腳、該複數之輸出針腳與該複數之控制針腳。
  2. 如請求項1所述之訊號傳輸電路封裝結構，其中該主電路單元具有一多工器電路及一解多工器電路。
  3. 如請求項2所述之訊號傳輸電路封裝結構，其中該複數之輸入針腳及該複數之輸出針腳係設置於該本體之同一側邊及相鄰側邊。
  4. 如請求項2所述之訊號傳輸電路封裝結構，其中該複數之輸入針腳及該複數之輸出針腳係設置於該本體之同一側邊及相對側邊。
  5. 如請求項3或4所述之訊號傳輸電路封裝結構，其中該複數之輸入針腳係經由複數之高速輸入通道以電性連接至該主電路單元，再經由複數之高速輸出通道以電性連接至該複數之輸出針腳。
  6. 如請求項5所述之訊號傳輸電路封裝結構，其中該複數之控制針腳係經由複數之低速傳輸通道以電性連接至該主電路單元。
  7. 如請求項6所述之訊號傳輸電路封裝結構，其中該複數之低速傳輸通道與該複數之高速輸入通道及該複數之高速輸出通道接相距一特定距離。
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