TWI775486B - 記憶體元件及其製造方法 - Google Patents

Abstract

一種記憶體元件，包括：第一堆疊結構，包括第一絕緣層以及位於所述第一絕緣層上的第一導體層；第二堆疊結構，位於所述第一堆疊結構上，所述第二堆疊結構包括相互交替的多個第二導體層與多個第二絕緣層；通道柱，穿過所述第二堆疊結構，並且延伸至所述第一堆疊結構；儲存層，位於所述通道柱與所述第一堆疊結構之間以及所述通道柱與所述第二堆疊結構之間；以及導體柱，位於所述第一導體層中，且與所述第一導體層和所述基底電性連接。

Description

記憶體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種三維記憶體元件及其製造方法。

非揮發性記憶體元件（如，快閃記憶體）由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體元件。

目前業界較常使用的快閃記憶體陣列包括反或閘（NOR）快閃記憶體與反及閘（NAND）快閃記憶體。由於NAND快閃記憶體的結構是使各記憶胞串接在一起，其積集度與面積利用率較NOR快閃記憶體佳，已經廣泛地應用在多種電子產品中。此外，為了進一步地提升記憶體元件的積集度，發展出一種三維NAND快閃記憶體。然而，仍存在許多與三維NAND快閃記憶體相關的挑戰。

依據本發明實施例，提出一種記憶元件，包括：第一堆疊結構，包括第一絕緣層以及位於所述第一絕緣層上的第一導體層；第二堆疊結構，位於所述第一堆疊結構上，所述第二堆疊結構包括相互交替的多個第二導體層與多個第二絕緣層；通道柱，穿過所述第二堆疊結構，並且延伸至所述第一堆疊結構；儲存層，位於所述通道柱與所述第一堆疊結構之間以及所述通道柱與所述第二堆疊結構之間；以及導體柱，位於所述第一導體層中，且與所述第一導體層和所述基底電性連接。

依據本發明實施例，提出一種記憶元件，包括：堆疊結構，位於基底上方，所述堆疊結構包括相互交替的多個導體層與多個絕緣層；頂絕緣層，位於所述堆疊結構上；通道柱，位於所述頂絕緣層與所述堆疊結構之中；儲存層，位於所述通道柱與所述多個導體層之間；介電層，位於所述頂絕緣層上；以及接觸窗，穿過所述介電層與頂絕緣層，且電性連接所述通道柱，其中所述介電層的厚度與所述頂絕緣層的厚度的比例大於2。

依據本發明實施例，提出一種記憶元件的製造方法，包括：在基底上形成第一堆疊結構，所述第一堆疊結構包括相互交替的多個第一導體層與多個第一絕緣層；所述第一堆疊結構中形成導體柱，以將所述多個第一導體層的其中之一接地；在所述第一堆疊結構上形成第二堆疊結構的第一層級，所述第二堆疊結構的所述第一層級包括相互交替的多個犧牲層與多個第二絕緣層；在所述第二堆疊結構的所述第一層級以及所述第一堆疊結構中形成第一開口；在所述第一開口中形成犧牲柱，所述犧牲柱藉由所述第一導體層的所述其中之一電性連接導體柱，進而接地；在所述第二堆疊結構的所述第一層級上形成所述第二堆疊結構的第二層級；進行圖案化製程，以在所述所述第二堆疊結構的所述第二層級中形成第二開口，其中所述第二開口裸露出所述犧牲柱；移除所述所述犧牲柱，以裸露出所述第一開口；在所述第一開口與所述第二開口中形成儲存層與通道柱；以及將部分所述多個第一絕緣層與部分所述多個第一導體層取代為多個第二導體層，使剩餘的所述多個第一導體層與所述多個第二導體層形成源極線。

本發明實施例可以藉由接地的導體柱的設置以及過度蝕刻製程蝕刻氣體的選擇來減緩或解決錯誤對準以及未著陸區的蝕刻速率過高等問題。

圖1A至圖1N是依照本發明一實施例所繪示的一種三維記憶體元件的製造方法的剖面示意圖。圖2A是依照本發明實施例所繪示的一種三維記憶體元件的局部剖面示意圖。圖2B是依照本發明另一實施例所繪示的一種三維記憶體元件的局部剖面示意圖。

請參照圖1A，提供基底100，並於基底100上形成堆疊結構SK1。在一實施例中，基底100具有區R1、R2與R3，區R2位於區R1與R3之間。區R1又稱晶胞區1，區R2又稱過渡區，區R3又稱階梯區。基底100中具有接地的導電區CR。導電區CR可以是半導體基底、摻雜區或是接地的金屬內連線。

請參照圖2A，在一實施例中，基底100為半導體基底10，例如含矽基底，導電區CR可以是位於半導體基底10中的摻雜區12。記憶體陣列將形成在堆疊結構SK1的正上方，而周邊電路的元件例如是互補金氧半導體元件（CMOS）將形成在記憶體陣列側向旁的半導體基底10的周邊電路區（未示出），而不會形成堆疊結構SK1的下方。

請參照圖2B，在另一實施例中，基底100包括半導體基底10、元件層20以及金屬內連線結構30。元件層20可以包括主動元件或是被動元件。主動元件例如是電晶體、二極體等。被動元件例如是電容器、電感等。電晶體可以是N型金氧半（NMOS）電晶體、P型金氧半（PMOS）電晶體或是互補式金氧半元件（CMOS）。金屬內連線結構30包括多層介電層32以及形成在多層介電層32中的金屬內連線33。金屬內連線33包括多個插塞34與多個導線36等。介電層32分隔相鄰的導線36。導線36之間可藉由插塞34連接，且導線36可藉由插塞34連接到元件層20。由於記憶體陣列將形成在區R1的堆疊結構SK1的正上方，而元件層20例如是互補式金氧半元件（CMOS）形成在記憶體陣列下方，因此，此種架構又可稱為互補式金氧半元件在記憶體陣列下方（CMOS-Under-Array，CUA）結構。

請參照圖1A，堆疊結構SK1包括交替堆疊的多個絕緣層92與多個導體層94。在一實施例中，絕緣層92的材料包括氧化矽，而導體層94的材料包括摻雜多晶矽。

然後，經由微影與蝕刻製程，將區R3的堆疊結構SK1圖案化，以形成多個凹槽，並在凹槽中填入介電層95（例如是氧化矽）。接著，經由微影與蝕刻製程，在區R2的堆疊結構SK1中形成開口O1。開口O1例如是孔或是溝渠。開口O1裸露出導電區CR的表面。蝕刻製程例如是乾式蝕刻製程、濕式蝕刻製程或其組合。開口O1的形狀可以是圓柱狀、橢圓柱、或是長方柱等，並無特別的限制。

請參照圖1B，在開口O1中形成導體柱DCC。導體柱DCC具有低阻值，且其阻值低於導體層94的阻值。在一實施例中，導體層94為摻雜多晶矽，導體柱DCC為鎢、氮化鈦、鉭或其組合。導體柱DCC的形成方法例如是在堆疊結構SK1上以及開口O1中形成導體材料，然後經由平坦化製程，例如是回蝕刻製程或是化學機械研磨製程，移除堆疊結構SK1上多餘的導體材料。

導體柱DCC與導電區CR電性連接，因此導體柱DCC可接地而做為放電路徑。在一實施例中，導體柱DCC與半導體基底10中的摻雜區12電性連接，如圖2A所示。在另一實施例中，導體柱DCC與金屬內連線33的最頂導線36電性連接，最頂導線36再電性連接到基底10，進而接地，如圖2B所示。

在圖1B的實施例中，導體柱DCC從堆疊結構SK1的頂面延伸至堆疊結構SK1的底面。然而，本發明實施例不以此為限，導體柱DCC可以從堆疊結構SK1的任何一層絕緣層92或導體層94，穿過最底層的絕緣層92並延伸至堆疊結構SK1的底面而與導電區CR電性連接，如圖3A至3F所示。

圖3G是圖1M的線I-I’的局部立體示意圖。為清楚起見，省略介電層DL1。

請參照圖3G，導體柱DCC的數量可以依照實際需要而定。在一些實施例中，每一區塊B用以形成一個通道柱VC1的陣列。相鄰兩個區塊B的通道柱VC1的陣列被牆（slit）SLT分隔開。在本實施例中，4個區塊B共用單一個導體柱DCC，如圖3G所示。但，本發明不以此為限，可以更多或更少區塊B共用單一個導體柱DCC，也可以單一個區塊具有單一個或多個導體柱DCC（未示出）。

請參照圖1C，在堆疊結構SK1上形成堆疊結構SK2的第一層級（tier，deck）P1。堆疊結構SK2的第一層級P1包括交替堆疊的多個絕緣層102與多個犧牲層104。絕緣層102與犧牲層104又可分別稱為第一絕緣層102與第二絕緣層104。在一實施例中，絕緣層102的材料包括氧化矽，而犧牲層104的材料包括氮化矽。

將堆疊結構SK2的第一層級P1圖案化，以在區R3形成階梯結構SC1。階梯結構SC1可以用任何已知的圖案化方法，例如是微影、蝕刻、修整（trim）製程來形成。

請參照圖1C，在基底100上方形成介電層DL1，以覆蓋階梯結構SC1。介電層DL1的材料例如是氧化矽。介電層DL1的形成方法例如是形成介電材料層，然後經由平坦化製程，例如是回蝕刻製程或是化學機械研磨製程，移除堆疊結構SK2的第一層級P1上多餘的介電材料層。

請參照圖1D，在堆疊結構SK2的第一層級P1以及堆疊結構SK1中形成多個開口OP1。開口OP1的底部裸露出堆疊結構SK1的最底層的導體層94。

參照圖1E，在開口OP1中形成犧牲柱SP1。犧牲柱SP1藉由導體層94與導體柱DCC電性連接基底100的導電區CR。犧牲柱SP1的材料與絕緣層102不同。犧牲柱SP1可選擇具有高導電性的材料，其導電性可大於犧牲層104者。犧牲柱SP1的材料可與導體柱DCC的材料相同或相異。犧牲柱SP1的材料例如鎢、氮化鈦、鉭、碳、摻雜多晶矽、未摻雜多晶矽或其組合。犧牲柱SP1的形成方法例如是在堆疊結構SK2的第一層級P1上以及開口OP1中形成導體材料，然後經由平坦化製程，例如是回蝕刻製程或是化學機械研磨製程，移除堆疊結構SK2的第一層級P1上多餘的導體材料。

請參照圖1F，依照形成堆疊結構SK2的第一層級P1的方法，以形成堆疊結構SK2的第二層級P2。堆疊結構SK2的第二層級P2包括交替堆疊的多個絕緣層202與多個犧牲層204。在一實施例中，絕緣層202的材料包括氧化矽，而犧牲層204的材料包括氮化矽。之後，將區R3的堆疊結構SK2的第二層級P2圖案化，以形成階梯結構SC2。

請參照圖1G，依照形成介電層DL1的方法，在基底100上方形成介電層DL2，以覆蓋階梯結構SC2。介電層DL2的材料例如是氧化矽。介電層DL2的形成方法例如是形成介電材料層，然後經由平坦化製程，例如是回蝕刻製程或是化學研磨製程，移除堆疊結構SK2的第二層級P2上多餘的介電材料層。

請參照圖1G與1H，進行微影與蝕刻製程，以在堆疊結構SK2的第二層級P2形成開口OP2。蝕刻製程例如是乾式蝕刻、濕式蝕刻或其組合。乾式蝕刻例如是電漿蝕刻。蝕刻製程包括主蝕刻製程ME1與過度蝕刻製程OE1。在一些實施例中，主蝕刻製程ME1可以利用時間模式控制，使堆疊結構SK2的第二層級P2的最底絕緣層202裸露出來，如圖1G所示。過度蝕刻製程OE1可以再繼續蝕刻最底絕緣層202，直到裸露出犧牲柱SP1。

然而，在一些實施例中在進行微影製程時發生錯誤對準，因而使得主蝕刻製程ME1所形成的開口OP2’的側壁SW2’偏移所對應的犧牲柱SP1的側壁SW1，如圖1G所示。在後續的過度蝕刻製程中，所形成的開口OP2將有一部分未著陸在犧牲柱SP1上，此區稱為未著陸區UA1。若未著陸區UA1的蝕刻速率過高將導致多層的犧牲層104遭受蝕刻，進而衍生電性上的問題。本發明可以藉由導體柱DCC的設置以及過度蝕刻製程OE1蝕刻氣體的選擇來減緩或解決錯誤對準以及未著陸區UA1的蝕刻速率過高等問題。

在本發明實施例中，導體柱DCC接地，且經由導體層94與犧牲柱SP1電性連接，因此在進行電漿蝕刻製程中，導體柱DCC可以做為天線收集電荷，引導電漿離子朝向犧牲柱SP1。因此，可以減少電漿離子停留在未著陸區UA1之的數量，減緩犧牲層204被電漿離子蝕刻的程度，並使得所形成的開口OP2可以自動對準犧牲柱SP1。

再者，本發明實施例的過度蝕刻製程OE1使用的第二蝕刻氣體與主蝕刻製程ME1使用的第一蝕刻氣體不同。第一蝕刻氣體對於絕緣層202對犧牲層204或104具有第一蝕刻選擇比，第二蝕刻氣體對於絕緣層202對犧牲層204或104具有第二蝕刻選擇比，且第二蝕刻選擇比大於所述第一蝕刻選擇比。第一蝕刻選擇比例如是0.3至3，第二蝕刻選擇比例如是4至20。此外，第二蝕刻氣體對於絕緣層202對犧牲柱SP1具有第三蝕刻選擇比。第三蝕刻選擇比例如是大於6.5。在犧牲柱SP1為鎢且絕緣層202為氧化矽的實施例中，第三蝕刻選擇比大於40。

第一蝕刻氣體與第二蝕刻氣體均為含有氟的碳化物。第一蝕刻氣體的氟對碳（F/C）具有第一比例，第二蝕刻氣體的氟對碳具有第二比例，且第二比例大於第一比例。過度蝕刻製程OE1使用的第二蝕刻氣體具有高氟碳（F/C）比可以在進行蝕刻的過程產生具有足夠厚度（大量）的副產物PM1，例如是氟碳聚合物，覆蓋在開口OP2的底部，以保護犧牲柱SP1周圍的最頂層的犧牲層104。藉此而減緩未著陸區UA1的蝕刻速率，甚至停止未著陸區UA1的蝕刻，而著陸區LA1則繼續蝕刻。如此，可以確保整個晶圓的蝕刻均勻性。

舉例來說，主蝕刻製程ME1使用的第一蝕刻氣體包含氟化的碳氫化合物，例如CHF ₃、CH ₂F ₂、CH ₃F或其組合；過度蝕刻製程OE1使用的第二蝕刻氣體包含全氟碳化合物C _xF _y，其中y/x小於3。全氟碳化合物C _xF _y例如C ₄F ₆、C ₄F ₈、C ₅F ₈、C ₃F ₈或其組合。在一些實施例中，主蝕刻製程ME1使用氟化的碳氫化合物，例如CHF ₃、CH ₂F ₂、CH ₃F或其組合，而過度蝕刻製程OE1使用全氟碳化合物C _xF _y例如C ₄F ₆、C ₄F ₈、C ₅F ₈、C ₃F ₈或其組合，而不使用氟化的碳氫化合物（例如CHF ₃、CH ₂F ₂、CH ₃F或其組合）。在另一些實施例中，主蝕刻製程ME1使用氟化的碳氫化合物，例如CHF ₃、CH ₂F ₂、CH ₃F或其組合，而過度蝕刻製程OE1使用全氟碳化合物C _xF _y例如C ₄F ₆、C ₄F ₈、C5F ₈、C ₃F ₈或其組合，且使用氟化的碳氫化合物（例如CHF ₃、CH ₂F ₂、CH ₃F或其組合），但過度蝕刻製程OE1使用的氟化的碳氫化合物的含量低於主蝕刻製程ME1的含量，以提升絕緣層202對犧牲層204的蝕刻選擇比。

再者，在進行過度蝕刻製程OE1時，藉由大量的載氣例如是Ar稀釋氧氣的濃度或降低氧氣的流量可以有助於副產物（聚合物）PM1的沉積。此外，過度蝕刻製程OE1在較高的壓力，例如是20毫托至200毫托下進行，以促進副產物（例如是聚合物）PM1的沉積。

在一些例示實施例中，主蝕刻製程ME1包括在20毫托的壓力下，使用60sccm至80sccm的CHF ₃、15sccm至25sccm的C ₄F ₈、120sccm至180sccm的Ar以及20sccm至24sccm的O ₂；過度蝕刻製程OE1包括在30毫托的壓力下，使用15sccm至20sccm的C ₄F ₆、8sccm至12sccm的C ₄F ₈、600sccm至800sccm的Ar以及20sccm至30sccm的O ₂。

請參照圖1I，進行清洗製程，例如是先以酸諸如是卡羅酸（H ₂SO ₅）。之後，再以去離子水進行清洗。至此，開口OP2的底部裸露出犧牲柱SP1以及在犧牲柱SP1周圍的最頂層的犧牲層104。換言之，過度蝕刻製程OE1可以停止在最頂層的犧牲層104。在本發明實施例中，由於導體柱DCC的設置以及過度蝕刻製程OE1蝕刻氣體的選擇，使得所形成的開口OP2對準犧牲柱SP1，因而導致所形成的開口OP2的上側壁SW2 _U的輪廓與下側壁SW2 _L的輪廓不同。上側壁SW2 _U的輪廓例如是大致呈直線，下側壁SW2 _L的輪廓例如是呈曲線。

請參照圖1J，在開口OP2中形成犧牲柱SP2。犧牲柱SP2藉由犧牲柱SP1、導體層94與導體柱DCC而電性連接到基底100的導電區CR。犧牲柱SP2的材料與形成方法可與犧牲柱SP1的材料與形成方法相同，但不以此為限。

請參照圖1K，依照形成堆疊結構SK2的第一層級P1的方法，形成堆疊結構SK2的第三層級P3。堆疊結構SK2的第三層級P3包括交替堆疊的多個絕緣層302與多個犧牲層304。在一實施例中，絕緣層302的材料包括氧化矽，而犧牲層304的材料包括氮化矽。之後，依照形成階梯結構SC2的方法，將堆疊結構SK2的第三層級P3圖案化，以形成階梯結構SC3。之後，依照形成介電層DL1的方法，在基底100上形成介電層DL3。

接著，在堆疊結構SK2的第三層級P3以及介電層DL3上形成絕緣頂蓋層115。絕緣頂蓋層115例如是氧化矽。然後，在絕緣頂蓋層115以及堆疊結構SK2的第三層級P3中形成多個開口OP3。開口OP3可以依照形成開口OP2的方法來形成。同樣地，本發明可以藉由導體柱DCC的設置以及過度蝕刻製程蝕刻氣體的選擇來減緩或解決錯誤對準以及未著陸區UA2蝕刻速率過高等問題。在一些實施例中，在進行過度蝕刻後的清洗製程，開口OP3的底部裸露出犧牲柱SP2以及在犧牲柱SP2周圍的最頂層的犧牲層204。換言之，過度蝕刻製程可以停止在最頂層的犧牲層204。在本發明實施例中，所形成的開口OP3的上側壁SW3 _U的輪廓與下側壁SW3 _L的輪廓不同。上側壁SW3 _U的輪廓例如是大致呈直線，下側壁SW3 _L的輪廓例如是呈曲線。

在本實施例中，是以5層絕緣層102、202、302以及5層犧牲層104、204、304來說明，然而，本發明不以此為限。此外，在本實施例中，以具有三層級P1、P2與P3的堆疊結構SK2來說明。然而，堆疊結構SK2可更包含一層級或更多層級位於本發明在第一層級P1與第二層級P2之間或第二層級P2與第三層級P3之間。

請參照圖1L，進行蝕刻製程，以移除犧牲柱SP1與SP2，以使開口OP3、OP2、OP1彼此連通，而形成通道孔OP4。由於犧牲柱SP1與SP2的材料與堆疊結構SK1以及SK2的各層材料不同，因此可以在移除犧牲柱SP1與SP2時具有高蝕刻選擇比。所形成的通道孔OP4穿過絕緣頂蓋層115與堆疊結構SK2，並延伸至堆疊結構SK1，裸露出堆疊結構SK1的最底層的導體層94。

請參照圖1M，在通道孔OP4中形成儲存層108與通道柱VC1。儲存層108環繞於通道柱VC1的外表面。通道柱VC1可以成陣列排列。通道柱VC1又可稱為垂直通道柱，其可以以下所述的方法來形成。於通道孔OP4的側壁上形成儲存層108。在一實施例中，儲存層108為氧化物/氮化物/氧化物（ONO）複合層，因此儲存層108又可稱為電荷儲存結構。在一實施例中，儲存層108以間隙壁的形式形成於通道孔OP4的側壁上，而裸露出通道孔OP4的底面。接著，於儲存層108上形成通道層110。在一實施例中，通道層110的材料包括多晶矽。通道層110覆蓋通道孔OP4的側壁上的儲存層108，並且在通道孔OP4的底面也覆蓋通道層110。接著，於通道孔OP4中形成絕緣柱112。在一實施例中，絕緣柱112的材料包括氧化矽。之後，於絕緣柱112上形成導體插塞114，且導體插塞114與通道層110接觸。在一實施例中，導體插塞114的材料包括多晶矽。通道層110以及導體插塞114可合稱為通道柱（或稱為垂直通道柱）VC1。

在一些實施例中，通道柱VC1呈多節狀。舉例來說，通道柱VC1包括第一節S1、第二節S2與第三節S3，且第一節S1、第二節S2與第三節S3的中心線CL1與CL2之間以及CL2與CL3之間未對齊，而分別有非零距離d1與d2。此外，第三節S3向下延伸至其底部被閘極層126 ₂環繞，但第三節S3的底面高於閘極層126 ₂的底面。第二節S2向下延伸至其底部被閘極層126 ₁環繞，但第二節S2的底面高於閘極層126 ₁的底面。

之後，請參照圖1M，進行取代製程。取代製程包括將堆疊結構SK2的犧牲層104、204、304移除，以形成水平開口（未示出），並在水平開口填入導體層。導體層例如是包括阻障層122以及金屬層124。在一實施例中，阻障層122的材料包括鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合，而金屬層124的材料包括鎢（W）。在水平開口中的導體層做為閘極層126。

之後，請參照圖1M，將堆疊結構SK1的中間的導體層94移除，再移除位於導體層94上下的絕緣層92，以在堆疊結構SK1中形成水平開口（未示出）。之後再於水平開口之中填入導體層94’。在水平開口中的導體層94’與其上下方的導體層94共同形成源極線96。至此，通道層110與源極線96連接。

其後，請參照圖1N，在基底100上方形成介電層130。介電層130例如是氧化矽。接著，形成多個接觸窗C1與C2。接觸窗C1與通道柱VC1的導體插塞114電性連接。接觸窗C2與區R3的多個階梯結構SC1、SC2、SC3的閘極層126的末端電性連接。接觸窗C1、C2可以同時形成或是分別形成。在一實施例中，接觸窗C1、C2的每一者可包括阻障層以及導體層。阻障層的材料例如是鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合，導體層的材料例如是鎢（W）。

本發明實施例之導體柱DCC與接觸窗C1與C2以及通道柱VC1的高度不同。導體柱DCC的頂面低於接觸窗C1與C2以及通道柱VC1的頂面。而且導體柱DCC的長度小於通道柱VC1的長度。導體柱DCC的材料與通道柱VC1以及源極線96的材料不同。導體柱DCC埋在源極線96中，與源極線96電性連接。導體柱DCC與上方的閘極層126藉由絕緣層102電性絕緣，但導體柱DCC穿過下方的絕緣層92而與導電區CR連接。

本發明實施例在形成開口OP2所使用的蝕刻氣體，不僅限於用在具有多層級P1、P2、P3的堆疊結構SK2的三維記憶體元件中。以下舉另一實施例配合圖4A至圖4G來說明之。圖4A至圖4G是依照本發明另一實施例之三維記憶體元件的製造方法的剖面示意圖。

請參照圖4A，依照上述形成堆疊結構SK1的方法在基底400上形成堆疊結構SK3。基底400的材料與結構可與基底100相同或相似。堆疊結構SK3包括相互交替的多層絕緣層392與多個導體層394。絕緣層392的材料包括氧化矽；導體層394的材料包括摻雜多晶矽。

之後，在堆疊結構SK3上形成堆疊結構SK4，並將堆疊結構SK3圖案化以形成階梯結構（未示出）。堆疊結構SK4包括交替堆疊的多個絕緣層402與多個犧牲層404。在一實施例中，絕緣層402的材料包括氧化矽，而犧牲層404的材料包括氮化矽。在圖4A至圖4G中是以5層絕緣層402與5層犧牲層404來說明，然而，本發明不以此為限。然後，在階梯結構上形成介電層（未示出）。介電層的材料與形成方法可與介電層DL1的材料與形成方法相同或相異。接著，在堆疊結構SK4上以及階梯結構上的介電層上形成絕緣頂蓋層415。絕緣頂蓋層415例如是氧化矽。在一些實施例中，絕緣頂蓋層415又可稱為頂絕緣層415。之後，進行微影與蝕刻製程，以在堆疊結構SK4以及堆疊結構SK3中形成通道孔OP5。通道孔OP5裸露出堆疊結構SK3的最底層的導體層394。

請參照圖4B，在通道孔OP5中形成儲存層408以及通道柱VC4。儲存層408形成於通道孔OP5的側壁上。在一實施例中，儲存層408為氧化物408a、氮化物408b、氧化物408c之複合層（ONO），因此儲存層408又可稱為電荷儲存結構。通道柱VC4包括通道層410、絕緣柱412與導體插塞414。通道層410、絕緣柱412與導體插塞414的材料與形成方法可以與上述通道層110、絕緣柱112與導體插塞114的材料與形成方法相同或相異。在一些實施例中，儲存層408、通道柱VC4與頂絕緣層415的頂面大致共平面。

接著，進行取代製程。取代製程包括將堆疊結構SK4的犧牲層404移除，以形成水平開口（未示出），並在水平開口填入導體層，以形成閘極層426。做為閘極層426的導體層例如是包括阻障層422以及金屬層424。阻障層422與金屬層424的材料與形成方法可以與阻障層122與金屬層124的材料與形成方法相同或相異。

之後，將堆疊結構SK3的中間的導體層394移除，再移除位於導體層394上下的絕緣層392，以在堆疊結構SK3中形成水平開口（未示出）。之後再於水平開口之中填入導體層394’。在水平開口中的導體層394’與其上下方的導體層394共同形成源極線396。至此，通道層410與源極線396電性連接。

其後，請參照圖4C，在基底400上方形成介電層430。介電層430例如是氧化矽。在一些實施例中，介電層430中不包含蝕刻停止層。所述的蝕刻停止層例如是氮化矽層。介電層430的厚度T2與頂絕緣層415的厚度T1的比例大於2，例如是2至4，或更大。在一些實施例中，介電層430的厚度T2為140nm至1000nm；頂絕緣層415的厚度T1為70nm至200nm。

在另一些實施例中，請參照圖5，介電層430中包含蝕刻停止層432。蝕刻停止層432在介電層430的介電層430a與介電層430b之間。所述的蝕刻停止層432例如是氮化矽層。介電層430a的厚度T2’與頂絕緣層415的厚度T1的比例大於2，例如是2至4，或更大。在一些實施例中，介電層430a的厚度T2’為30nm至200nm；頂絕緣層415的厚度T1為70nm至200nm。

接著，請參照圖4C，在介電層430上形成硬罩幕層MK。硬罩幕層MK的材料例如是碳。硬罩幕層MK經微影與蝕刻製程圖案化而具有多個開口OP6。

之後，請參照圖4C至4E，進行蝕刻製程，以形成開口OP7。蝕刻製程例如是乾式蝕刻、濕式蝕刻或其組合。乾式蝕刻例如是電漿蝕刻。蝕刻製程包括主蝕刻製程ME2與過度蝕刻製程OE2。在一些實施例中，主蝕刻製程ME2可以利用時間模式控制，以移除部分的介電層430，如圖4C所示。過度蝕刻製程OE2可以再繼續蝕刻剩餘的介電層430，直到裸露出通道柱VC4。

然而，在一些實施例中在進行微影製程時發生錯誤對準，因而使得主蝕刻製程ME2所形成的開口OP7’的側壁SW7’偏移所對應的通道柱VC4的側壁SW6，如圖4D所示。在後續的過度蝕刻製程OE2中，所形成的開口OP7將有一部分未著陸在通道柱VC4上，此區稱為未著陸區UA2。若未著陸區UA2的蝕刻速率過高將導致多層的閘極層426遭受蝕刻，而衍生電性上的問題。本發明透過過度蝕刻製程OE2蝕刻氣體的選擇來減緩或解決錯誤對準以及未著陸區UA2的蝕刻速率過高等問題。

請參照圖4E，本發明實施例的過度蝕刻製程OE2使用的第二蝕刻氣體與主蝕刻製程ME2使用的第一蝕刻氣體不同。第一蝕刻氣體與第二蝕刻氣體均為含有氟的碳化物。第一蝕刻氣體的氟對碳（F/C）具有第一比例，第二蝕刻氣體的氟對碳具有第二比例，且第二比例大於第一比例。過度蝕刻製程OE2使用的第二蝕刻氣體具有高氟碳（F/C）比可以在進行蝕刻的過程產生具有足夠厚度（大量）的副產物PM2，例如是氟碳聚合物，而覆蓋在開口OP7的底部，以保護通道柱VC4周圍的通道層410、儲存層408以及頂絕緣層415，因而減緩未著陸區UA2的蝕刻速率，甚至停止未著陸區UA2的蝕刻，而著陸區LA2則繼續蝕刻。如此，可以確保整個晶圓的蝕刻均勻性。在一些實施例中，主蝕刻製程ME2使用的第一蝕刻氣體包含氟化的碳氫化合物，例如CHF ₃、CH ₂F ₂、CH ₃F或其組合；過度蝕刻製程OE2使用的第二蝕刻氣體包含全氟碳化合物C _xF _y，其中y/x小於3。全氟碳化合物C _xF _y例如C ₄F ₆、C ₄F ₈、C5F ₈、C ₃F ₈或其組合。在一些實施例中，主蝕刻製程ME2使用氟化的碳氫化合物，例如CHF ₃、CH ₂F ₂、CH ₃F或其組合，而過度蝕刻製程OE2使用全氟碳化合物C _xF _y例如C ₄F ₆、C ₄F ₈、C ₅F ₈、C ₃F ₈或其組合，而不使用氟化的碳氫化合物（例如CHF ₃、CH ₂F ₂、CH ₃F或其組合）。在另一些實施例中，主蝕刻製程ME2使用氟化的碳氫化合物，例如CHF ₃、CH ₂F ₂、CH ₃F或其組合，而過度蝕刻製程OE2使用全氟碳化合物C _xF _y例如C ₄F ₆、C ₄F ₈、C ₅F ₈、C ₃F ₈或其組合，且使用氟化的碳氫化合物（例如CHF ₃、CH ₂F ₂、CH ₃F或其組合），但過度蝕刻製程OE2使用的氟化的碳氫化合物的含量低於主蝕刻製程ME2的含量。

再者，在進行過度蝕刻製程OE2時，藉由大量的載氣例如是Ar稀釋氧氣的濃度或降低氧氣的流量可以有助於副產物（聚合物）PM2的沉積。此外，過度蝕刻製程OE2在較高的壓力，例如是20毫托至200毫托下進行，以促進副產物（例如是聚合物）PM2的沉積。

在一些例示實施例中，主蝕刻製程ME2包括在20毫托的壓力下，使用60sccm至80sccm的CHF ₃、15sccm至25sccm的C ₄F ₈、120sccm至180sccm的Ar以及20sccm至24sccm的O ₂；過度蝕刻製程OE2包括在30毫托的壓力下，使用15sccm至20sccm的C ₄F ₆、8sccm至12sccm的C ₄F ₈、600sccm至800sccm的Ar以及20sccm至30sccm的O ₂。

請參照圖4F，移除罩幕層MK。罩幕層MK可以用灰化、濕式蝕刻法或其組合來移除之。之後進行清洗製程。在進行清洗製程之後，開口OP7的底部裸露出通道柱VC4以及在通道柱VC4周圍的儲存層408以及頂絕緣層415。換言之，過度蝕刻製程OE2可以停止在最頂層的閘極層426上方的頂絕緣層415。在本發明實施例中，所形成的開口OP7的上側壁SW7 _U的輪廓與下側壁SW7 _L的輪廓不同。上側壁SW7 _U的輪廓大致呈直線，下側壁SW7 _L的輪廓為曲線。

由於在進行過度蝕刻製程OE2中，副產物PM2覆蓋在開口OP7的底部，以保護通道柱VC4周圍的通道層410、儲存層408以及頂絕緣層415，因而減緩未著陸區UA2的蝕刻速率，甚至停止未著陸區UA2的蝕刻，如圖4E所示。因此，本發明實施例無須為了避免最頂層的閘極層426遭受蝕刻的破壞，而增加頂絕緣層415的厚度T1。因此，介電層430與頂絕緣層415之間可以具有較大厚度比（T2/T1）。

接著，請參照圖4G，在接觸窗開口OP7中形成接觸窗C4。接觸窗C4與通道柱VC4的導體插塞414電性連接。在一實施例中，接觸窗C4的每一者可包括阻障層416以及導體層418。阻障層416的材料例如是鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合，導體層418的材料例如是鎢（W）。

在一些實施例中，接觸窗C4包覆導體插塞414的頂角α並且有部分嵌入通道柱VC4與儲存層408之間。更具體地說，接觸窗C4包括主體部MP與延伸部EP。主體部MP著陸在導體插塞414的頂面，其側壁被介電層430環繞。延伸部EP位於主體部MP下方且與主體部MP連接。延伸部EP著陸在部分的儲存層408上。延伸部EP的側壁被導體插塞414以及儲存層408包覆。延伸部EP的底面高於最頂層閘極層426的頂面。在一些實施例中，主體部MP的高度H2與介電層430的厚度T2大致相當；延伸部EP的高度H1小於或等於頂絕緣層415的厚度T1。

綜上所述，本發明實施例可以藉由接地的導體柱的設置以及過度蝕刻製程蝕刻氣體的選擇來減緩或解決錯誤對準以及未著陸區的蝕刻速率過高等問題。

10:半導體基底 12:摻雜區 20:元件層 30:金屬內連線結構 32、103、130、430、430a、430b、DL1、DL2、DL3:介電層 33:金屬內連線 34:插塞 36:導線 92、102、202、302、392、402:絕緣層 94、94’、394、394’、418:導體層 95:介電層 96、396:源極線 100、400:基底 104、204、304、404:犧牲層 104:第二絕緣層 106、O1、OP1、OP2、OP2’、OP3、OP6、OP7、OP7’:開口 108、408:儲存層 110、410:通道層 112、412:絕緣柱 114、414:導體插塞 115:絕緣頂蓋層 415:絕緣頂蓋層/頂絕緣層 122、416、422:阻障層 124、424:金屬層 126、426、126 ₁、126 ₂:閘極層 408a、408c:氧化物 408b:氮化物 415:頂絕緣層 432:蝕刻停止層 B:區塊 C1、C2、C4:接觸窗 CL1、CL2:中心線 CR:導電區 DCC:導體柱 EP:延伸部 H1、H2:高度 LA1、LA2:著陸區 ME1、ME2:主蝕刻製程 MK:罩幕層 MP:主體部 OE1、OE2:過度蝕刻製程 OP4、OP5:通道孔 P1:第一層級 P2:第二層級 P3:第三層級 PM1、PM2:副產物 R1、R2、R3:區 SC1、SC2、SC3:階梯結構 SK1、SK2、SK3、SK4:堆疊結構 SLT:陣列被牆 SP1、SP2:犧牲柱 SW2 _L、SW3 _L、SW7 _L:下側壁 SW2 _U、SW3 _U、SW7 _U:上側壁 SW2’、SW7’:側壁 T1、T2、T2’:厚度 UA1、UA2:未著陸區 VC1、VC4:通道柱 d1、d2:距離 α:頂角 I-I’:線 S1:第一節 S2:第二節 S3:第三節

圖1A至圖1N是依照本發明一實施例所繪示的一種三維記憶體元件的製造方法的剖面示意圖。 圖2A是依照本發明實施例所繪示的一種三維記憶體元件的局部剖面示意圖。 圖2B是依照本發明另一實施例所繪示的一種三維記憶體元件的局部剖面示意圖。 圖3A至3F是依照本發明各種實施例之導體柱的剖面示意圖。 圖3G是圖1M的線I-I’的局部立體示意圖。 圖4A至圖4G是依照本發明一實施例所繪示的一種三維記憶體元件的製造方法的剖面示意圖。 圖5是依照本發明一實施例所繪示的另一種三維記憶體元件的剖面示意圖。

DL1、DL2:介電層

92、102、202:絕緣層

94:導體層

95:介電層

100:基底

204:犧牲層

104:絕緣層

CR:導電區

DCC:導體柱

LA1:著陸區

UA1:未著陸區

OE1:過度蝕刻製程

OP2:開口

SP1:犧牲柱

SK1、SK2:堆疊結構

P1:第一層級

P2:第二層級

PM1:副產物

Claims (9)

1. 一種記憶體元件，包括：第一堆疊結構，包括第一絕緣層以及位於所述第一絕緣層上的第一導體層；第二堆疊結構，位於所述第一堆疊結構上，所述第二堆疊結構包括相互交替的多個第二導體層與多個第二絕緣層；通道柱，穿過所述第二堆疊結構，並且延伸至所述第一堆疊結構；儲存層，位於所述通道柱與所述第一堆疊結構之間以及所述通道柱與所述第二堆疊結構之間；以及導體柱，設置於所述第一導體層中，且與所述第一導體層和基底電性連接，其中所述導體柱與所述多個第二導體層電性絕緣，並且穿過所述第一絕緣層且接地。
2. 如請求項1所述的記憶體元件，其中所述導體柱的頂面低於所述通道柱的頂面且所述導體柱的長度小於所述通道柱的長度。
3. 如請求項1所述的記憶體元件，其中所述通道柱包括第一段與第二段，且所述第一段的中心線與所述第二段的中心線具有一非零距離。
4. 一種記憶元件，包括：堆疊結構，位於基底上方，所述堆疊結構包括相互交替的 多個導體層與多個絕緣層；頂絕緣層，位於所述堆疊結構上；通道柱，位於所述頂絕緣層與所述堆疊結構之中；儲存層，位於所述通道柱與所述多個導體層之間；介電層，位於所述頂絕緣層上；以及接觸窗，穿過所述介電層與所述頂絕緣層，且電性連接所述通道柱，其中所述介電層的厚度與所述頂絕緣層的厚度的比例大於2。
5. 如請求項4所述的記憶元件，其中所述介電層中無蝕刻停止層。
6. 一種記憶元件的製造方法，包括：在基底上形成第一堆疊結構，所述第一堆疊結構包括相互交替的多個第一導體層與多個第一絕緣層；所述第一堆疊結構中形成導體柱，以將所述多個第一導體層的其中之一接地；在所述第一堆疊結構上形成第二堆疊結構的第一層級，所述第二堆疊結構的所述第一層級包括相互交替的多個犧牲層與多個第二絕緣層；在所述第二堆疊結構的所述第一層級以及所述第一堆疊結構中形成第一開口；在所述第一開口中形成犧牲柱，所述犧牲柱藉由所述第一 導體層的所述其中之一電性連接導體柱，進而接地；在所述第二堆疊結構的所述第一層級上形成所述第二堆疊結構的第二層級；進行圖案化製程，以在所述所述第二堆疊結構的所述第二層級中形成第二開口，其中所述第二開口裸露出所述犧牲柱；移除所述所述犧牲柱，以裸露出所述第一開口；在所述第一開口與所述第二開口中形成儲存層與通道柱；以及將部分所述多個第一絕緣層與部分所述多個第一導體層取代為多個第二導體層，使剩餘的所述多個第一導體層與所述多個第二導體層形成源極線。
7. 如請求項6所述的記憶元件的製造方法，其中所述圖案化製程包括電漿蝕刻製程。
8. 如請求項7所述的記憶元件的製造方法，所述電漿蝕刻製程包括主蝕刻製程與過蝕刻製程，且所述主蝕刻製程使用的第一蝕刻氣體與所述過蝕刻製程使用的第二蝕刻氣體不同。
9. 如請求項8所述的記憶元件的製造方法，其中所述第一蝕刻氣體的氟對碳具有第一比例，所述第二蝕刻氣體的氟對碳具有第二比例，且所述第二比例大於所述第一比例。

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