TWI773234B - 積體晶片及其形成方法 - Google Patents

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TWI773234B
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施宏霖
吳尉壯
楊世匡
林杏芝
劉人誠
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台灣積體電路製造股份有限公司
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Abstract

本揭露是有關於一種積體晶片。所述積體晶片包括：半 導體裝置，沿著半導體基底的第一側佈置。半導體基底具有自半導體基底的第一側延伸至半導體基底的相對的第二側的一或多個側壁。介電襯墊襯於半導體基底的一或多個側壁。基底穿孔(TSV)佈置於一或多個側壁之間且藉由介電襯墊而與半導體基底隔開。基底穿孔在距第二側第一距離處具有第一寬度且在距第二側第二距離處具有第二寬度。第一寬度小於第二寬度且第一距離小於第二距離。

Description

積體晶片及其形成方法
本發明的實施例是有關於一種積體晶片及其形成方法。
基底穿孔(through-substrate-via，TSV)是穿過基底(例如，矽基底)以將位於基底的第一側上的導電特徵耦合至位於基底的相對的第二側上的導電特徵的導電性連接件。TSV用於許多現代積體晶片中。舉例而言，在多維晶片(例如，三維積體電路(three-dimensional integrated circuit，3DIC))中使用TSV，以對在垂直方向上堆疊的積體晶片晶粒進行電性耦合。
在一些實施例中，本揭露是有關於一種積體晶片。所述積體晶片包括：半導體裝置，沿著半導體基底的第一側佈置，所述半導體基底包括自所述半導體基底的所述第一側延伸至所述半導體基底的相對的第二側的一或多個側壁；介電襯墊，襯於所述半導體基底的所述一或多個側壁；基底穿孔(TSV)，佈置於所述 一或多個側壁之間且藉由所述介電襯墊而與所述半導體基底隔開；且所述TSV在距所述第二側第一距離處具有第一寬度且在距所述第二側第二距離處具有第二寬度，所述第一寬度小於所述第二寬度且所述第一距離小於所述第二距離。
在其他實施例中，本揭露是有關於一種積體晶片。所述積體晶片包括：多個內連件，設置於沿著基底的第一側佈置的層間介電(ILD)結構內；基底穿孔(TSV)，延伸穿過所述基底；介電襯墊，將所述TSV與所述基底隔開，其中所述介電襯墊包括：第一側壁及第二側壁，面對所述TSV的相對側；以及水平延伸凸部，自所述第一側壁向外突出並朝向所述第二側壁；且所述TSV包括：水平延伸表面，設置於所述介電襯墊的所述水平延伸凸部上；以及突出部，自所述水平延伸表面向外延伸至所述多個內連件中的一者。
在其他實施例中，本揭露是有關於一種形成積體晶片的方法。所述方法包括：沿著基底的第一側在層間介電(ILD)結構內形成多個內連件；在所述基底的與所述第一側相對的第二側上形成罩幕層；實行第一蝕刻製程以根據所述罩幕層蝕刻所述基底且形成所述基底的側壁，所述側壁界定延伸穿過所述基底的第一基底穿孔(TSV)開口，所述第一TSV開口具有隨著距所述罩幕層的距離增加而增加的寬度；沿著所述基底的所述側壁及在所述ILD結構上形成介電襯墊；對所述介電襯墊及所述ILD結構實行第二蝕刻製程，以形成暴露出所述多個內連件中的一者的第二 TSV開口，所述第二TSV開口與所述介電襯墊的側壁隔開非零距離；以及在所述第一TSV開口及所述第二TSV開口內形成導電材料。
100、200、300、400、500、600、700:積體晶片
102:基底
102a:第一側
102b:第二側
104:半導體裝置
106、106a~106c:層間介電(ILD)結構
108:內連件
110:基底穿孔(TSV)
110a:第一段
110b:第二段
110c:第三段
110h、1204、2104:水平延伸表面
110p:突出部
110s1、112s1:第一側壁
110s2、112s2:第二側壁
112:介電襯墊
112h:水平延伸凸部
114:導電特徵
116:介電結構
202:接觸蝕刻停止層
204:介電層
206:假想垂直線
302、2902:蝕刻阻擋層
304:蝕刻阻擋層殘餘物
402:彎曲凹陷部
402a:第一對彎曲凹陷部
402b:第二對彎曲凹陷部
702:電晶體閘極結構
704:光電二極體
706:浮動擴散阱
708:接合接墊
710:第一鈍化層
712:重佈線層(RDL)
714:第二鈍化層
716:凸塊下金屬(UBM)結構
716a、716b:金屬層
718:導電凸塊
720:示意圖
722:源極隨耦器電晶體
724:列選擇電晶體
726:複位電晶體
800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、1906、1910、1912、1914、2000、2100、2200、2300、2400、2500、2600、2700、2800、2900、3000、3100、3200:剖視圖
902:罩幕層
904、1202、2102、2904:開口
1002、1916、2702:第一TSV開口
1004、1902、2704:第一蝕刻劑
1302:移除蝕刻劑
1402、2202、3002:第二蝕刻劑
1404、2204、3004:第二TSV開口
1406、3006:TSV孔洞
1502:線
1602:凸塊下金屬(UBM)開口
1904:空腔
1908:保護層
2206:TSV孔洞
3300:方法
3302、3304、3306、3308、3310、3312、3314、3316、3318、3320:動作
d:距離/非零距離
d 1 :第一深度
d 2 :第二深度
d 3 :第三深度
d B :距離
h B 、h D :高度
L 1 :第一側向距離
L 2 :第二側向距離
w 1 、w 1 '、w a :第一寬度
w 2 :第二寬度/寬度
w b :第二寬度
w c :第三寬度
w h 、w p 、w p ':寬度
w L :下部寬度
w u :上部寬度
θ:第一角度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出具有帶有凹入輪廓(reentrant profile)的基底穿孔(TSV)的積體晶片的一些實施例的剖視圖。
圖2示出具有帶有凹入輪廓的TSV的積體晶片的一些其他實施例的剖視圖。
圖3示出具有帶有凹入輪廓的TSV的積體晶片的一些其他實施例的剖視圖。
圖4示出具有帶有凹入輪廓的TSV的積體晶片的一些其他實施例的剖視圖。
圖5示出具有帶有凹入輪廓的TSV的積體晶片的一些其他實施例的剖視圖。
圖6示出具有帶有凹入輪廓的TSV的積體晶片的一些其他實施例的剖視圖。
圖7A至圖7B示出具有帶有凹入輪廓的TSV的積體晶片的 一些其他實施例。
圖8至圖16示出形成具有帶有凹入輪廓的TSV的積體晶片的方法的一些實施例的剖視圖。
圖17至圖24示出形成具有帶有凹入輪廓的TSV的積體晶片的方法的一些其他實施例的剖視圖。
圖25至圖32示出形成具有帶有凹入輪廓的TSV的積體晶片的方法的一些其他實施例的剖視圖。
圖33示出形成具有帶有凹入輪廓的TSV的積體晶片的方法的一些實施例的流程圖。
以下揭露內容提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有其他特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下 (beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
帶有影像感測器的積體電路(integrated circuit，IC)廣泛用於現代電子裝置(舉例而言，如行動電話及電腦)中。互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)影像感測器(CMOS image sensor，CIS)已成為IC影像感測器的流行類型。與電荷耦合裝置(charge-coupled device，CCD)相比，CIS具有低的功耗、小的大小、快的資料處理、直接的資料輸出、及低的製造成本。CMOS影像感測器的一些類型包括前側照明式CMOS影像感測器(front-side illuminated CMOS image sensor，FSI-CIS)及背側照明式CMOS影像感測器(back-side illuminated CMOS image sensor，BSI-CIS)。
BSI-CIS包括：多個內連件，佈置於沿著基底的前側設置的層間介電(inter-level dielectric，ILD)結構內。沿著基底的相對的背側佈置多個微透鏡，所述基底的相對的背側被配置成接收入射光。亦可沿著基底的背側佈置接合接墊。接合接墊藉由延伸穿過基底的導電基底穿孔(TSV)而電性耦合至所述多個內連 件。可藉由對基底的背側實行第一蝕刻製程來形成TSV。第一蝕刻製程形成中間TSV孔洞，所述中間TSV孔洞延伸穿過基底且由基底的側壁及ILD結構的水平延伸表面界定。隨後沿著基底的側壁及ILD結構的水平延伸表面形成介電襯墊。然後實行第二蝕刻製程，以在垂直方向上蝕刻穿過介電襯墊的水平延伸表面及ILD結構。第二蝕刻製程形成暴露出所述多個內連件中的第一內連件的TSV孔洞。隨後在TSV孔洞中形成導電材料以界定TSV。
已認識到，除了蝕刻介電襯墊的水平延伸表面之外，第二蝕刻製程亦可蝕刻介電襯墊的側壁，進而導致對介電襯墊及/或基底的側壁的損壞。舉例而言，第二蝕刻製程可將介電襯墊減薄或穿透，進而使得隨後形成的TSV與基底絕緣得不充分，藉此降低積體晶片的可靠性及/或造成積體晶片的故障。
在一些實施例中，本揭露是有關於一種具有帶有凹入輪廓的基底穿孔(TSV)的積體晶片，所述凹入輪廓被配置成防止對介電襯墊的損壞。在一些實施例中，藉由對基底的背側實行第一蝕刻製程來形成積體晶片。第一蝕刻製程形成中間TSV孔洞，所述中間TSV孔洞延伸穿過基底且具有隨著距基底的背側的距離增加而增加的寬度。在基底的側壁及層間介電(ILD)結構的水平延伸表面(基底的前側)上形成介電襯墊，所述基底的側壁及層間介電(ILD)結構的水平延伸表面界定中間TSV孔洞。隨後實行第二蝕刻製程以形成TSV孔洞，所述TSV孔洞藉由蝕刻穿過介電襯墊的水平延伸表面及ILD結構來暴露出ILD結構內的內連件。 由於中間TSV孔洞的寬度隨著距基底的背側的距離增加而增加，因此介電襯墊的側壁自中間TSV孔洞的沿著基底的背側的開口在側向上後退。將介電襯墊的側壁與開口在側向上隔開使得介電襯墊的側壁能夠被保護免受第二蝕刻製程的蝕刻劑的影響，且藉此減輕對介電襯墊的損壞並改善積體晶片的可靠性。
圖1示出具有帶有凹入輪廓的基底穿孔(TSV)的積體晶片100的一些實施例的剖視圖。
積體晶片100包括基底102，基底102具有第一側102a(例如，前側)及與第一側102a相對的第二側102b(例如，背側)。在一些實施例中，沿著基底102的第一側102a或在所述第一側102a內設置有一或多個半導體裝置104。在各種實施例中，所述一或多個半導體裝置104可包括電晶體裝置(例如，金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)、雙極接面電晶體(bipolar junction transistor，BJT)、鰭式場效電晶體(fin field-effect transistor，FinFET)、或類似物)、影像感測器裝置(例如，光電二極體、PIN光電二極體、或類似物)、及/或類似物。層間介電(ILD)結構106設置在基底102的第一側102a上。ILD結構106環繞多個內連件108。在一些實施例中，多個內連件108可耦合至一或多個半導體裝置104。導電特徵114設置在沿著基底102的第二側102b佈置的介電結構116內。在各種實施例中，導電特徵114可包括內連件、重佈線層、接合接墊、或類似物。
TSV 110延伸穿過基底102且位於所述多個內連件108中的一者與導電特徵114之間。TSV 110包含導電材料，例如銅、鋁、或類似物。在一些實施例中，TSV 110可包括：背側基底穿孔(back-side through-substrate-via，BTSV)，藉由向基底102的第二側102b(例如，背側)中蝕刻TSV孔洞而形成。TSV 110具有隨著距基底102的第二側102b的距離增加而增加的寬度。舉例而言，TSV 110可具有：沿著基底102的第二側102b的第一寬度w 1 以及在基底102的第一側102a與基底102的第二側102b之間的第二寬度w 2 ，第二寬度w 2 大於第一寬度w 1 。在一些實施例中，TSV 110更包括自水平延伸表面110h向外延伸至多個內連件108中的一者的突出部110p。在此種實施例中，水平延伸表面110h在垂直方向上位於TSV 110的第一側壁110s1與第二側壁110s2之間。在一些實施例中，突出部110p在實體上接觸多個內連件108中的一者。
TSV 110藉由介電襯墊112而與基底102隔開。介電襯墊112沿著基底102的一或多個側壁延伸。在一些實施例中，介電襯墊112可自基底102的所述一或多個側壁連續地延伸至基底102的第二側102b之上。介電襯墊112具有傾斜的側壁，進而使得側壁之間的距離隨著距基底102的第二側102b的距離增加而增加。側壁的角度使得側壁與TSV 110面對導電特徵114的頂表面的最外邊緣在側向上隔開。舉例而言，在一些實施例中，TSV 110的頂表面的外邊緣可與介電襯墊112的側壁在側向上隔開距離d， 距離d是沿著與基底102的第一側102a平行的側向方向量測的。在一些實施例中，距離d處於近似10奈米與近似200奈米之間、近似25奈米與近似150奈米之間、或者其他類似的值。
由於介電襯墊112的側壁自TSV 110的頂表面的最外邊緣隔開(例如，退後)，因此介電襯墊112的側壁及/或基底102的側壁向TSV 110突出。在積體晶片100的製作期間，介電襯墊112及/或基底102的突出會限制到達介電襯墊112的側壁的蝕刻劑的量。藉由限制到達介電襯墊112的側壁的蝕刻劑的量，會減輕對介電襯墊112的側壁的損壞並改善積體晶片100的可靠性。
圖2示出具有帶有凹入輪廓的TSV的積體晶片200的一些其他實施例的剖視圖。
積體晶片200包括基底102，基底102具有第一側102a及與第一側102a相對的第二側102b。在一些實施例中，基底102可包括或者可為半導體基底(例如，矽基底、矽晶圓、或類似物)。接觸蝕刻停止層202沿著基底102的第一側102a設置。在一些實施例中，ILD結構106設置在接觸蝕刻停止層202上。ILD結構106可包括多個堆疊的ILD層。多個內連件108設置在ILD結構106內。多個內連件108可包括中段製程(middle-end-of-the-line，MOL)內連件、導電接觸件、內連配線或內連通孔。介電層204設置在基底102的第二側102b上。在各種實施例中，介電層204可包含氮化物(例如，氮化矽、氮氧化矽等)、氧化物(例如，氧化矽等)、或類似物。
TSV 110延伸穿過基底102、介電層204、接觸蝕刻停止層202及ILD結構106。介電襯墊112佈置在TSV 110與基底102之間。在一些實施例中，介電襯墊112進一步延伸於TSV 110與接觸蝕刻停止層202及/或介電層204之間。在一些實施例中，介電襯墊112可自沿著基底102的一或多個側壁連續地延伸至介電層204之上。在一些實施例中，介電襯墊112沿著基底102的一或多個側壁、接觸蝕刻停止層202及/或介電層204具有實質上恆定的厚度。在一些實施例中，介電襯墊112可具有介於近似50奈米與近似150奈米之間、近似50奈米與近似100奈米之間、近似60奈米與近似80奈米之間、或者其他類似的值的範圍內的厚度。具有帶有小於近似150奈米的厚度的介電襯墊112為TSV 110提供足夠的寬度以提供良好的電性連接。
介電襯墊112具有面對TSV 110的第一側壁112s1及第二側壁112s2。水平延伸凸部112h自第一側壁112s1向外突出並朝向第二側壁112s2。第一側壁112s1傾斜，進而使得第一側壁112s1與水平延伸凸部112h隔開藉由TSV 110量測的第一角度θ。在各種實施例中，第一角度θ處於近似80°與近似90°之間。在其他實施例中，第一角度θ可處於近似85°與近似88°之間、近似82°與近似86°之間、或者其他類似的值。在一些實施例中，與基底102的第一側102a及/或第二側102b垂直的假想垂直線206延伸穿過TSV 110且穿過介電襯墊112。
TSV 110在介電襯墊112的第一側壁112s1與第二側壁 112s2之間連續地延伸。由於第一側壁112s1及第二側壁112s2的傾斜方向，TSV 110具有隨著距基底102的第二側102b的距離增加而寬度增加的錐形形狀。舉例而言，在一些實施例中，TSV 110可具有未面對突出部110p且具有第一寬度w 1 的頂表面。在一些實施例中，TSV 110可具有沿著水平延伸表面110h量測的第二寬度w 2 ，第二寬度w 2 大於第一寬度w 1 。在各種實施例中，第二寬度w 2 可處於第一寬度w 1 的120%與近似200%之間、第一寬度w 1 的近似140%與近似180%之間、或者其他類似的值。具有大於第一寬度w 1 的120%的第二寬度w 2 會在積體晶片200的製作期間為介電襯墊112的側壁提供良好的保護。在各種實施例中，第一寬度w 1 可介於近似1,000奈米與近似2,000奈米之間、近似800奈米與近似1,500奈米之間、或者其他類似的值的範圍內。
在一些實施例中，TSV 110包括位於基底102的側壁之間的第一側壁110s1以及位於ILD結構106的側壁之間的第二側壁110s2。在一些實施例中，第二側壁110s2界定自TSV 110的水平延伸表面110h向外延伸至所述多個內連件108中的一者的突出部110p。在一些實施例中，第一側壁110s1可傾斜，進而使得TSV 110的由第一側壁110s1界定的寬度隨著距水平延伸表面110h的距離減小而增大，同時第二側壁110s2可傾斜，進而使得突出部110p的寬度隨著距水平延伸表面110h的距離增大而減小。在一些實施例中，突出部110p可具有大於或等於第一寬度w 1 的寬度w p 。在一些此種實施例中，TSV 110具有頂表面及底表面，所述頂表面及 底表面的寬度小於TSV 110的在垂直方向上位於頂表面與底表面之間的最大寬度。
圖3示出具有帶有凹入輪廓的TSV的積體晶片300的一些其他實施例的剖視圖。
積體晶片300包括基底102，基底102具有在基底102的第一側102a與基底102的和第一側102a相對的第二側102b之間延伸的一或多個側壁。介電襯墊112襯於基底102的一或多個側壁。蝕刻阻擋層302佈置在介電襯墊112的一或多個側壁上。TSV 110延伸穿過基底102至多個內連件108，多個內連件108設置於位於基底102的第一側102a上的ILD結構106內。在一些實施例中，蝕刻阻擋層殘餘物304可沿著TSV 110的下表面設置。
在一些實施例中，蝕刻阻擋層302可沿著較介電襯墊112的高度h D 小的高度h B 連續地延伸。在一些實施例中，蝕刻阻擋層302具有底部，所述底部與介電襯墊112的水平延伸凸部112h隔開非零距離。在一些實施例中，蝕刻阻擋層302可具有介於近似0.1千埃(kilo-Angstrom)與1千埃之間、近似0.5千埃(kilo-Angstrom)與0.7千埃之間、或者其他類似的值的範圍內的厚度。在一些實施例中，蝕刻阻擋層302具有隨著蝕刻阻擋層302的高度h B 變化的厚度。在一些實施例中，蝕刻阻擋層302可自介電襯墊112的側壁連續地延伸至沿著基底102的第二側102b。在一些實施例中，蝕刻阻擋層302可包括朝向TSV 110的彎曲隅角。在各種實施例中，蝕刻阻擋層302可包含氮化物(例如，氮化矽)、 氧化物(例如，氧化矽)、碳化物(例如，碳化矽)、或類似物。
蝕刻阻擋層302被配置成沿著基底102的第二側102b減小TSV 110的寬度。藉由減小TSV 110的寬度，蝕刻阻擋層302能夠進一步局限在積體晶片300的製作期間用於形成TSV孔洞的蝕刻劑。藉由進一步局限用於形成TSV孔洞的蝕刻劑，可增加突出部110p與TSV 110的側壁之間的距離。舉例而言，在一些實施例中，TSV 110的頂表面可具有介於近似400奈米與近似600奈米之間的範圍內的第一寬度w 1 '，TSV 110的水平延伸表面可具有介於近似450奈米與近似650奈米之間的範圍內的寬度w h ，且突出部110p可具有介於近似50奈米與近似100奈米之間的範圍內的寬度w p '。
在一些實施例中，TSV 110可包括：第一段110a，直接位於蝕刻阻擋層302的側壁之間；第二段110b，直接位於介電襯墊112的側壁之間；以及第三段110c，直接位於ILD結構106的側壁之間。第一段110a可具有以第一斜率定向的側壁，第二段110b可具有以大於第一斜率的第二斜率定向的側壁，且第三段110c可具有以大於第二斜率的第三斜率成角度的第三側壁。在一些實施例中，第一斜率可大於第二斜率。在一些其他實施例中，第二斜率可大於第一斜率及/或第三斜率。
圖4示出具有帶有凹入輪廓的TSV的積體晶片400的一些其他實施例的剖視圖。
積體晶片400包括基底102，基底102具有在基底102 的第一側102a與基底102的和第一側102a相對的第二側102b之間延伸的一或多個側壁。一或多個側壁分別藉由彼此在垂直方向上隔開的一或多個彎曲凹陷部402(例如，扇形，弧形)界定。介電襯墊112襯於基底102的一或多個側壁且填充一或多個彎曲凹陷部402。介電襯墊112將基底102與延伸穿過基底102的TSV 110隔開。
在一些實施例中，沿著基底102的第一側壁的一或多個彎曲凹陷部402與沿著基底102的第二側壁的一或多個彎曲凹陷部402隔開沿著與基底102的第一側102a或第二側102b平行的方向量測的側向距離。在一些實施例中，第一對彎曲凹陷部之間的第一側向距離L 1 與第二對彎曲凹陷部之間的第二側向距離L 2 可實質上相等。在其他實施例中，第一對彎曲凹陷部之間的第一側向距離L 1 可小於第二對彎曲凹陷部之間的第二側向距離L 2 。在一些實施例中，一或多個彎曲凹陷部402的深度可隨著距基底102的第二側102b的距離增加而改變(例如，減小)。
在各種實施例中，所揭露的TSV(例如，圖1所示TSV 110)的凹入輪廓可具有不同的橫截面輪廓。圖5至圖6示出具有凹入輪廓的TSV的示例性輪廓的一些非限制性實施例。
圖5示出積體晶片500的一些其他實施例的剖視圖，積體晶片500具有佈置於基底102的側壁之間的TSV 110、接觸蝕刻停止層202及ILD結構106。TSV 110具有以下側壁：所述側壁藉由向內彎曲的彎曲隅角耦合至水平延伸表面110h，以沿著彎曲部 減小TSV 110的寬度。在一些實施例中，TSV 110的彎曲隅角可位於基底102的側壁與接觸蝕刻停止層202的側壁之間。
TSV 110在基底102的第二側102b下方的第一深度d 1 處具有第一寬度w a ，在第二側102b下方的第二深度d 2 處具有第二寬度w b ，且在第二側102b下方的第三深度d 3 處具有第三寬度w c 。在一些實施例中，第二寬度w b 大於第一寬度w a 及第三寬度w c 。在一些實施例中，第一寬度w a 及第二寬度w b 可直接位於基底102的側壁之間，而第三寬度w c 可直接位於接觸蝕刻停止層202的側壁之間。
圖6示出積體晶片600的一些其他實施例的剖視圖，積體晶片600具有佈置於基底102的側壁之間的TSV 110、接觸蝕刻停止層202及ILD結構106。TSV 110在基底102的第二側102b下方的第一深度d 1 處具有第一寬度w a ，在第二側102b下方的第二深度d 2 處具有第二寬度w b ，且在第二側102b下方的第三深度d 3 處具有第三寬度w c 。在一些實施例中，第三寬度w c 大於第一寬度w a 及第二寬度w b 。在一些實施例中，第一寬度w a 及第二寬度w b 可直接位於基底102的側壁之間，而第三寬度w c 可直接位於接觸蝕刻停止層202的側壁之間。
圖7A示出具有帶有凹入輪廓的TSV的積體晶片700的一些其他實施例的剖視圖。
積體晶片700包括：電晶體閘極結構702，沿著基底102的第一側102a(例如，前側)佈置。電晶體閘極結構702具有沿 著基底102的第一側102a設置的閘極介電層以及佈置於閘極介電層上的閘極電極。在一些實施例中，在閘極電極的相對側上佈置有側壁間隔件。
在一些實施例中，電晶體閘極結構702對應於轉移電晶體。在此種實施例中，電晶體閘極結構702在側向上佈置於光電二極體704與浮動擴散阱706之間。光電二極體704可包括：位於基底102內且具有第一摻雜類型(例如，n型摻雜)的第一區以及位於基底102內且具有不同於第一摻雜類型的第二摻雜類型(例如，p型摻雜)之鄰接的第二區。電晶體閘極結構702被配置成控制電荷自光電二極體704至浮動擴散阱706的轉移。舉例而言，如圖7B所示示例性示意圖720中所示，若浮動擴散阱706內的電荷位準足夠高，則激活源極隨耦器電晶體722且根據用於尋址的列選擇電晶體724的操作而選擇性地輸出電荷。複位電晶體726被配置成在曝光週期之間對光電二極體704進行複位。
再次參照圖7A，沿著基底102的第一側102a佈置有ILD結構106。ILD結構106包括多個堆疊的層間介電(ILD)層106a至106c。在各種實施例中，所述多個堆疊的ILD層106a至106c可包含以下中的一或多者：二氧化矽、氮化矽、摻雜碳的二氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphorus silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass， USG)、多孔介電材料、或類似物。ILD結構106環繞電性耦合至電晶體閘極結構702的多個內連件108。
在一些實施例中，第一鈍化層710沿著基底102的與第一側102a相對的第二側102b(例如，背側)設置。在一些實施例中，一或多個重佈線層(redistribution layer，RDL)712設置在第一鈍化層710上。一或多個RDL 712可包括：延伸穿過第一鈍化層710中的開口的垂直組件(例如，重佈線通孔)，以及在第一鈍化層710之上延伸的側向組件(例如，重佈線走線)。側向組件將電性訊號重佈線至沿著基底102的第二側102b的不同區域，藉此能夠達成與不同封裝選項的兼容性。在一些實施例中，所述一或多個RDL 712可佈置於設置於第一鈍化層710下方的接合接墊708之上。
第二鈍化層714佈置在所述一或多個RDL 712之上。在一些實施例中，凸塊下金屬(under bump metallurgy，UBM)結構716延伸穿過第二鈍化層714以接觸一或多個RDL 712。UBM結構716用作一或多個RDL 712與導電凸塊718(例如，焊料凸塊)之間的可焊接介面。在一些實施例中，UBM結構716包括用作擴散層、阻障層、潤濕層、及/或抗氧化層之不同金屬層716a及716b的堆疊。在各種實施例中，導電凸塊718可包括焊料凸塊、銅凸塊、包含鎳(Ni)或金(Au)的金屬凸塊、或其組合。
圖8至圖16示出形成具有帶有凹入輪廓的TSV的積體晶片的方法的一些實施例的剖視圖800至剖視圖1600。儘管圖8 至圖16是針對一種方法來闡述，但應理解，圖8至圖16中揭露的結構並不限於此種方法，而是可單獨地作為獨立於所述方法的結構。
如圖8所示剖視圖800中所示，提供基底102。基底102包括第一側102a及與第一側102a相對的第二側102b。在一些實施例中，在基底102的第一側102a上或所述第一側102a內形成一或多個半導體裝置104。在各種實施例中，一或多個半導體裝置104可包括電晶體裝置、影像感測器裝置、及/或類似裝置。
在一些實施例中，在基底102的第一側102a上形成接觸蝕刻停止層202。接觸蝕刻停止層202可包含氮化物(例如，氮化矽)、碳化物(例如，碳化矽)、或類似物。可在形成於接觸蝕刻停止層202上的層間介電(ILD)結構106內形成多個內連件108。在一些實施例中，可使用鑲嵌製程(例如，單鑲嵌製程或雙鑲嵌製程)分別形成所述多個內連件108。鑲嵌製程是藉由以下方式實行：在基底102的第一側102a上形成ILD層；蝕刻ILD層以形成通孔孔洞及/或溝渠；以及利用導電材料填充通孔孔洞及/或溝渠。在一些實施例中，可藉由沈積製程(例如，物理氣相沈積(physical vapor deposition，PVD)製程、化學氣相沈積(chemical vapor deposition，CVD)製程、電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition，PE-CVD)製程、原子層沈積(atomic layer deposition，ALD)製程等)來沈積ILD層，且可使用沈積製程及/或鍍覆製程(例如，電鍍、無電鍍覆等)來形成導 電材料(例如，鎢、銅、鋁、或類似物)。
如圖9所示剖視圖900中所示，在基底102與第一側102a相對的第二側102b上形成介電層204。在一些實施例中，介電層204可包含氧化物(例如，氧化矽)、氮化物(例如，氮化矽)、或類似物。在一些實施例中，可藉由沈積製程(例如，PVD製程、CVD製程、PE-CVD製程、ALD製程等)來形成介電層204。在介電層204之上形成罩幕層902。罩幕層902包括一或多個側壁，所述一或多個側壁界定暴露出介電層204的一部分的開口904。在一些實施例中，罩幕層902可包含感光性材料(例如，光阻)。在此種實施例中，可藉由旋塗製程來形成罩幕層902。
如圖10所示剖視圖1000中所示，實行第一蝕刻製程以根據罩幕層902將介電層204及基底102圖案化。第一蝕刻製程形成基底102的側壁，所述側壁延伸穿過基底102且界定第一TSV開口1002(即，中間TSV孔洞)。在一些實施例中，第一TSV開口1002亦延伸穿過接觸蝕刻停止層202以暴露出ILD結構106。基底102的所述側壁傾斜，以使第一TSV開口1002具有凹入輪廓，所述凹入輪廓的寬度隨著距基底102的第二側102b的距離增加而增加。舉例而言，第一TSV開口1002沿著基底102的第二側102b具有上部寬度w u 且沿著基底102的第一側102a具有大於上部寬度w u 的下部寬度w L 。在一些實施例中，根據罩幕層902，藉由將基底102暴露於第一蝕刻劑1004來實行第一蝕刻製程。在一些實施例中，第一蝕刻劑1004可包括具有氟系蝕刻化學物質(例 如，SF6電漿、或類似物)的電漿蝕刻劑。在一些實施例中，直流(direct current，DC)自偏壓可隨著第一蝕刻製程的深度增加而增加。舉例而言，在一些實施例中，隨著第一蝕刻製程的深度增加，DC自偏壓可自近似100伏增加至近似150伏。增加DC自偏壓會增加第一蝕刻劑1004的蝕刻速率及第一TSV開口1002的寬度。
如圖11所示剖視圖1100中所示，沿著基底102、介電層204及/或ILD結構106的界定第一TSV開口1002的表面形成介電襯墊112。沿著剖視圖1100觀察，介電襯墊112自基底102的第一側壁連續地延伸至基底102的相對的第二側壁。在一些實施例中，介電襯墊112可包含氧化物(例如，氧化矽)、碳化物(例如，碳化矽)、或類似物。在一些實施例中，可藉由沈積製程(例如，PVD製程、CVD製程、PE-CVD製程、ALD製程等)來形成介電襯墊112。
如圖12所示剖視圖1200中所示，在介電襯墊112上形成蝕刻阻擋層302。可沿著介電襯墊112的側壁且在介電襯墊112的未面對基底102的上表面上形成蝕刻阻擋層302。蝕刻阻擋層302具有在第一TSV開口1002之上界定開口1202的側壁。在一些實施例中，蝕刻阻擋層302可進一步形成於位於第一TSV開口1002內的介電襯墊112的水平延伸表面1204上。在一些實施例中，蝕刻阻擋層302覆蓋介電襯墊112的側壁的一部分，而非全部。在此種實施例中，蝕刻阻擋層302沿著較介電襯墊112小的 高度連續地延伸。在一些實施例中，蝕刻阻擋層302可包含氧化物(例如，氧化矽)、氮化物(例如，氮化矽)、碳化物(例如，碳化矽)、或類似物。在各種實施例中，可藉由沈積製程(例如，PVD製程、CVD製程、PE-CVD製程、ALD製程等)來形成蝕刻阻擋層302。在一些實施例中，蝕刻阻擋層302可被形成為介於近似1千埃與近似2千埃之間的範圍內的厚度。
如圖13所示剖視圖1300中所示，自位於第一TSV開口1002內的介電襯墊112的水平延伸表面1204選擇性地移除蝕刻阻擋層302。在一些實施例中，可藉由將蝕刻阻擋層302暴露於移除蝕刻劑1302來移除蝕刻阻擋層302。在一些實施例中，移除蝕刻劑1302可包括乾式蝕刻劑(例如，具有氯系蝕刻化學物質及/或氟系蝕刻化學物質)。在一些實施例中，在將蝕刻阻擋層302暴露於移除蝕刻劑1302之前，可向位於第一TSV開口1002的外部區域中的介電襯墊112上形成罩幕層(未示出)。在一些實施例中，罩幕層可包含感光性材料(例如，光阻)。
在一些實施例中，移除蝕刻劑1302可沿著介電襯墊112的側壁減小蝕刻阻擋層302的厚度。舉例而言，在一些實施例中，移除蝕刻劑1302可將蝕刻阻擋層302的厚度減小近似50%至近似75%之間。在一些實施例中，蝕刻阻擋層302在自介電襯墊112的水平延伸表面被移除之後可具有處於近似0.5千埃與近似07千埃之間的厚度。在一些實施例(未示出)中，移除蝕刻劑1302可沿著介電襯墊112的水平延伸表面1204的外邊緣留下蝕刻阻擋層 302的殘餘物。
如圖14所示剖視圖1400中所示，實行第二蝕刻製程，以根據蝕刻阻擋層302選擇性地蝕刻介電襯墊112及ILD結構106。第二蝕刻製程界定暴露出所述多個內連件108中的一者的TSV孔洞1406(包括第一TSV開口(圖13所示1002)及第二TSV開口1404)。在一些實施例中，根據由蝕刻阻擋層302界定的開口1202，第二蝕刻製程將介電襯墊112及ILD結構106暴露於第二蝕刻劑1402。在一些實施例中，第二蝕刻劑1402是與第一蝕刻劑(圖10所示1004)不同的蝕刻劑。在一些實施例中，第二蝕刻劑1402是非等向性蝕刻劑(例如，乾式蝕刻劑)。由於第一TSV開口(圖13所示1002)的凹入輪廓，因此介電襯墊112及/或基底102上覆於介電襯墊112的一部分上，且藉此減輕到達介電襯墊112的側壁的第二蝕刻劑1402的量。藉由減輕到達介電襯墊112的側壁的第二蝕刻劑1402的量，可減少對介電襯墊112的側壁的損壞。此外，由於到達介電襯墊112的側壁的第二蝕刻劑1402的量減輕，因此第二蝕刻劑1402形成第二TSV開口1404，第二TSV開口1404在與介電襯墊112的側壁隔開非零距離d的位置處延伸穿過介電襯墊112。第二TSV開口1404暴露出多個內連件108中的第一內連件。在第二蝕刻製程完成之後，介電襯墊112具有水平延伸凸部112h。在一些實施例中，第二TSV開口1404可具有寬度w 2 ，寬度w 2 大於或等於蝕刻阻擋層302的界定開口1202的側壁之間的距離d B 。
如圖15所示剖視圖1500中所示，在TSV孔洞1406內形成導電材料。可藉由沈積製程及/或鍍覆製程(例如，電鍍、無電鍍覆等)來形成導電材料。在各種實施例中，導電材料可包含銅、鋁、或類似物。在TSV孔1406內形成導電材料之後，可實行平坦化製程(沿著線1502)，以自蝕刻阻擋層302之上移除多餘的導電材料且界定延伸穿過基底102的基底穿孔(TSV)110。在一些實施例(未示出)中，平坦化製程可進一步自基底102之上移除蝕刻阻擋層302及/或介電襯墊112。在其他實施例中，在平坦化製程完成之後，蝕刻阻擋層302及/或介電襯墊112可保留於基底102之上。在一些實施例中，平坦化製程可包括化學機械拋光(chemical mechanical polishing，CMP)製程。在其他實施例中，平坦化製程可包括例如蝕刻製程及/或研磨製程。
如圖16所示剖視圖1600中所示，在TSV 110之上形成接合接墊708。可在接合接墊708之上形成第一鈍化層710。在第一鈍化層710之上形成一或多個重佈線層(RDL)712。在一些實施例中，可藉由以下方式形成一或多個RDL 712：蝕刻第一鈍化層710以暴露出接合接墊708；以及在第一鈍化層710之上形成第二導電材料。在第一鈍化層710之上形成第二鈍化層714。隨後蝕刻第二鈍化層714以形成暴露出一或多個RDL 712的凸塊下金屬(UBM)開口1602。
在UBM開口1602內形成凸塊下金屬(UBM)結構716。UBM結構716包括用作擴散層、阻障層、潤濕層、及/或抗氧化層 的不同金屬層716a及716b的堆疊。可藉由連續沈積製程形成UBM結構716。在UBM結構716上形成導電凸塊718。在各種實施例中，導電凸塊718可包括焊料凸塊、銅凸塊、包含鎳(Ni)或金(Au)的金屬凸塊、或其組合。
圖17至圖24示出形成具有帶有凹入輪廓的TSV的積體晶片的方法的一些其他實施例的剖視圖1700至剖視圖2400。儘管圖17至圖24是針對一種方法來闡述，但應理解，圖17至圖24中揭露的結構並不限於此種方法，而是可單獨地作為獨立於所述方法的結構。
如圖17所示剖視圖1700中所示，在基底102的第一側102a上及/或所述第一側102a內形成一或多個半導體裝置104(例如，電晶體裝置、影像感測器裝置、及/或類似裝置)。在一些實施例中，在基底102的第一側102a上形成接觸蝕刻停止層202。可在形成於接觸蝕刻停止層202上的ILD結構106內形成多個內連件108。
如圖18所示剖視圖1800中所示，在基底102的與基底102的第一側102a相對的第二側102b上形成介電層204。在介電層204之上形成罩幕層902。罩幕層902包括一或多個側壁，所述一或多個側壁界定暴露出介電層204的一部分的開口904。
如圖19A至圖19E所示剖視圖1900至剖視圖1912中所示，實行第一蝕刻製程以根據罩幕層902將介電層204及基底102圖案化。第一蝕刻製程形成側壁，所述側壁界定延伸穿過基底102 的第一TSV開口1916(即，中間TSV孔洞)。在一些實施例中，第一TSV開口1916亦延伸穿過接觸蝕刻停止層202，以暴露出沿著基底102的第一側102a佈置的ILD結構106。所述側壁傾斜，以使第一TSV開口1916具有凹入輪廓，所述凹入輪廓的寬度隨著距基底102的第二側102b的距離增加而增加。
在一些實施例中，第一蝕刻製程可包括多步式乾式蝕刻製程(multi-step dry etch process)(例如，博世(Bosch)蝕刻製程)。多步式乾式蝕刻製程包括多個循環，多個循環分別實行將基底102暴露於第一蝕刻劑1902以在基底102內形成彎曲凹陷部402且然後隨後在基底102上形成保護層1908的步驟。多個循環中的每一者在基底102的側壁內形成彎曲凹陷部402。在一些實施例中，在循環內，可將第一氣體引入至處理室中以在第一時間週期期間實行蝕刻，可清洗(purge)處理室，並且接著可將第二氣體物質原位(即，在不破壞真空的條件下)引入至處理室中，以在隨後的時間週期期間形成保護層1908。
舉例而言，在第一循環期間，如圖19A所示剖視圖1900中所示，將第一蝕刻劑1902與基底102接觸以形成空腔1904，所述空腔1904在基底102的相對的側壁內具有第一對彎曲凹陷部402a。在一些實施例中，第一對彎曲凹陷部402a隔開第一側向距離L1。在形成第一對彎曲凹陷部402a之後，將保護層1908形成至基底102的界定空腔1904的內表面上，如圖19B所示剖視圖1906中所示。在第二循環期間，如圖19C所示剖視圖1910中所 示，將第一蝕刻劑1902再次引入至空腔1904中，以在基底102的相對側壁內形成第二對彎曲凹陷部402b。在一些實施例中，將第二對彎曲凹陷部402b隔開第二側向距離L2。在形成第二對彎曲凹陷部402b之後，向基底102的界定空腔1904的內表面上形成保護層1908，如圖19D所示剖視圖1912中所示。圖19E所示剖視圖1914示出第一蝕刻製程完成之後的第一TSV開口1916。第一TSV開口1916延伸穿過基底102及接觸蝕刻停止層202，以暴露出ILD結構106。
在一些實施例中，第一蝕刻劑1902可包括具有蝕刻化學物質的乾式蝕刻劑，所述蝕刻化學物質包含例如四氟甲烷(CF4)、六氟化硫(SF6)及/或三氟化氮(NF3)。在一些實施例中，可藉由將基底102暴露於聚合物氣體(例如，C4F8)而形成保護層1908。在一些實施例中，第一蝕刻製程的各個循環可持續達0.05秒與0.3秒之間的時間。在一些實施例中，在循環內，保護層1908的蝕刻時間對沈積時間之間的比率可處於近似2與近似3之間，以形成具有凹入輪廓的第一TSV開口1916。舉例而言，在一些實施例中，循環的蝕刻部分可持續達近似0.2秒且循環的沈積部分可持續達近似0.1秒。在一些實施例中，第一蝕刻製程的DC自偏壓可隨著蝕刻深度的增加而增加。舉例而言，在一些實施例中，隨著第一蝕刻製程的深度增加，DC自偏壓可自近似100伏增加至近似150伏。
在一些實施例中，一旦第一蝕刻製程完成，便自第一 TSV開口1916內移除保護層1908。在一些實施例中，可藉由將保護層1908暴露於濕式蝕刻劑來移除保護層1908。在一些實施例中，濕式蝕刻劑可包含稀釋的氫氟酸、氫氧化鉀、或類似物。
如圖20所示剖視圖2000中所示，沿著界定第一TSV開口1916的表面形成介電襯墊112。舉例而言，可沿著基底102的側壁、介電層204的側壁及/或在ILD結構106上形成介電襯墊112。
如圖21所示剖視圖2100中所示，在介電襯墊112上形成蝕刻阻擋層302。可沿著介電襯墊112的側壁且在介電襯墊112的未面對基底102的上表面上形成蝕刻阻擋層302。蝕刻阻擋層302具有在第一TSV開口1916之上界定開口2102的側壁。在一些實施例(未示出)中，可進一步在位於第一TSV開口1916內的介電襯墊112的水平延伸表面2104上形成蝕刻阻擋層302。在此種實施例中，隨後自位於第一TSV開口1916內的介電襯墊112的水平延伸表面2104移除蝕刻阻擋層302。
如圖22所示剖視圖2200中所示，實行第二蝕刻製程，以根據由蝕刻阻擋層302的側壁界定的開口2102選擇性地蝕刻介電襯墊112及ILD結構106。第二蝕刻製程界定暴露出所述多個內連件108中的一者的TSV孔洞2206(包括第一TSV開口(圖21所示1916)及第二TSV開口2204)。在一些實施例中，根據由蝕刻阻擋層302界定的開口2102，第二蝕刻製程將介電襯墊112及ILD結構106暴露於第二蝕刻劑2202。由於第一TSV開口(圖 21所示1916)的凹入輪廓，因此介電襯墊112及/或基底102上覆於介電襯墊112的一部分上，且藉此減輕到達並損壞介電襯墊112側壁的第二蝕刻劑2202的量。此外，由於到達介電襯墊112的側壁的第二蝕刻劑2202的量減輕，因此第二蝕刻劑2202形成第二TSV開口2204，第二TSV開口2204在與介電襯墊112的側壁隔開非零距離d的位置處延伸穿過介電襯墊112。第二TSV開口2204暴露出所述多個內連件108中的第一內連件。
如圖23所示的剖視圖2300中所示，在TSV孔洞2206內形成導電材料。在形成導電材料之後，可實行平坦化製程(沿著線1502)，以自蝕刻阻擋層302之上移除多餘的導電材料且界定延伸穿過基底102的基底穿孔(TSV)110。
如圖24所示剖視圖2400中所示，在TSV 110之上形成接合接墊708。可在接合接墊708之上形成第一鈍化層710。在第一鈍化層710之上形成一或多個RDL 712。在一些實施例中，可藉由以下方式形成所述一或多個RDL 712：蝕刻第一鈍化層710以暴露出接合接墊708；以及在第一鈍化層710之上形成第二導電材料。在第一鈍化層710之上形成第二鈍化層714。隨後蝕刻第二鈍化層714以形成暴露出所述一或多個RDL 712的UBM開口1602。在UBM開口1602內形成UBM結構716。
圖25至圖32示出形成具有帶有凹入輪廓的TSV的積體晶片的方法的一些其他實施例的剖視圖2500至剖視圖3200。儘管圖25至圖32是針對一種方法來闡述，但應理解，圖25至圖32 中揭露的結構並不限於此種方法，而是可單獨地作為獨立於所述方法的結構。
如圖25所示剖視圖2500中所示，在基底102的第一側102a上及/或所述第一側102a內形成一或多個半導體裝置104(例如，電晶體裝置、影像感測器裝置、及/或類似裝置)。在一些實施例中，在基底102的第一側102a上形成接觸蝕刻停止層202。可在形成於接觸蝕刻停止層202上的ILD結構106內形成多個內連件108。
如圖26所示剖視圖2600中所示，在基底102的與基底102的第一側102a相對的第二側102b上形成介電層204。在介電層204之上形成罩幕層902。罩幕層902包括一或多個側壁，所述一或多個側壁界定暴露出介電層204的一部分的開口904。
如圖27所示剖視圖2700中所示，實行第一蝕刻製程以根據罩幕層902將介電層204及基底102圖案化。第一蝕刻製程形成基底的側壁，所述側壁延伸穿過基底且界定延伸穿過基底102的第一TSV開口2702(即，中間TSV孔洞)。在一些實施例中，第一TSV開口2702亦延伸穿過接觸蝕刻停止層202，以暴露出沿著基底102的第一側102a佈置的ILD結構106。所述側壁傾斜，以使第一TSV開口2702具有凹入輪廓，所述凹入輪廓的寬度隨著距基底102的第二側102b的距離增加而增加。在一些實施例中，根據罩幕層902，藉由將基底102暴露於第一蝕刻劑2704來實行第一蝕刻製程。
如圖28所示剖視圖2800中所示，沿著界定第一TSV開口2702的表面形成介電襯墊112。舉例而言，可沿著基底102的側壁、介電層204的側壁及/或ILD結構106的側壁形成介電襯墊112。
如圖29所示剖視圖2900中所示，在介電襯墊112上形成蝕刻阻擋層2902。可沿著介電襯墊112的側壁且在介電襯墊112的未面對基底102的上表面上形成蝕刻阻擋層2902。在一些實施例中，蝕刻阻擋層2902可包含感光性材料。在一些實施例中，可選擇性地將感光性材料圖案化以界定開口2904，開口2904暴露出介電襯墊112的位於第一TSV開口2702內的水平延伸表面。
如圖30所示剖視圖3000中所示，實行第二蝕刻製程以根據蝕刻阻擋層2902選擇性地蝕刻介電襯墊112及ILD結構106。第二蝕刻製程會界定暴露出所述多個內連件108中的一者的TSV孔洞3006(包括第一TSV開口(圖29所示2702)及第二TSV開口3004)。在一些實施例中，根據蝕刻阻擋層2902，第二蝕刻製程將介電襯墊112及ILD結構106暴露於第二蝕刻劑3002。在第二蝕刻製程完成之後，移除蝕刻阻擋層2902。在一些實施例中，可藉由電漿灰化製程移除蝕刻阻擋層2902。
由於第一TSV開口(圖29所示2702)的凹入輪廓，因此介電襯墊112及/或基底102上覆於介電襯墊112的一部分上，且藉此防止第二蝕刻劑3002到達介電襯墊112。由於第二蝕刻劑3002無法到達介電襯墊112的側壁，因此第二蝕刻劑3002形成第 二TSV開口3004，第二TSV開口3004在與介電襯墊112的側壁隔開非零距離d的位置處延伸穿過介電襯墊112。第二TSV開口3004暴露出多個內連件108中的第一內連件。
如圖31所示剖視圖3100中所示，在TSV孔洞3006內形成導電材料。在形成導電材料之後，可實行平坦化製程(沿著線1502)，以自介電襯墊112之上移除多餘的導電材料且界定延伸穿過基底102的基底穿孔(TSV)110。
如圖32所示剖視圖3200中所示，在TSV 110之上形成接合接墊708。可在接合接墊708之上形成第一鈍化層710。在第一鈍化層710之上形成一或多個RDL 712。在一些實施例中，可藉由以下方法形成所述一或多個RDL 712：蝕刻第一鈍化層710以暴露出接合接墊708；以及在第一鈍化層710之上形成第二導電材料。在第一鈍化層710之上形成第二鈍化層714。隨後蝕刻第二鈍化層714以形成暴露出所述一或多個RDL 712的UBM開口1602。在UBM開口1602內形成UBM結構716。
圖33示出形成具有帶有凹入輪廓的TSV的積體晶片的方法3300的一些實施例的流程圖。
儘管以下將所揭露方法3300示出並闡述為一系列動作或事件，然而應理解，此些動作或事件的示出次序不應被解釋為具有限制性意義。舉例而言，一些動作可能以不同的次序發生及/或與除本文中示出及/或闡述的動作或事件之外的其他動作或事件同時發生。另外，在實施本文說明的一或多個態樣或實施例時可 能並不需要所有所示出的動作。此外，本文中所繪示的動作中的一或多個動作可在一或多個不同的動作及/或階段中施行。
在動作3302處，在基底的第一側上或所述第一側內形成一或多個半導體裝置。圖8示出對應於動作3302的一些實施例的剖視圖800。圖17示出對應於動作3302的一些替代實施例的剖視圖1700。圖25示出對應於動作3302的一些替代實施例的剖視圖2500。
在動作3304處，在形成於基底的第一側上的層間介電(ILD)結構內形成多個內連件。圖8示出對應於動作3304的一些實施例的剖視圖800。圖17示出對應於動作3304的一些替代實施例的剖視圖1700。圖25示出對應於動作3304的一些替代實施例的剖視圖2500。
在動作3306處，在基底的第二側上形成罩幕層。圖9示出對應於動作3306的一些實施例的剖視圖900。圖18示出對應於動作3306的一些替代實施例的剖視圖1800。圖26示出對應於動作3306的一些替代實施例的剖視圖2600。
在動作3308處，實行第一蝕刻製程以根據罩幕層蝕刻基底，進而界定第一TSV開口，第一TSV開口具有隨著距罩幕層的距離增加而增加的寬度。圖10示出對應於動作3308的一些實施例的剖視圖1000。圖19A至圖19E示出對應於動作3308的一些替代實施例的剖視圖1900。圖27示出對應於動作3308的一些替代實施例的剖視圖2700。
在動作3310處，在基底的界定第一TSV開口的側壁上形成介電襯墊。圖11示出對應於動作3310的一些實施例的剖視圖1100。圖20示出對應於動作3310的一些替代實施例的剖視圖2000。圖28示出對應於動作3310的一些替代實施例的剖視圖2800。
在動作3312處，在一些實施例中，在介電襯墊的側壁上形成蝕刻阻擋層。圖12示出對應於動作3312的一些實施例的剖視圖1200。圖21示出對應於動作3312的一些替代實施例的剖視圖2100。圖29示出對應於動作3312的一些替代實施例的剖視圖2900。
在動作3314處，實行第二蝕刻製程以根據蝕刻阻擋層及/或介電襯墊蝕刻介電襯墊及ILD結構，以界定暴露出所述多個內連件中的第一內連件的第二TSV開口。圖13示出對應於動作3314的一些實施例的剖視圖1300。圖22示出對應於動作3314的一些替代實施例的剖視圖2200。圖30示出對應於動作3314的一些替代實施例的剖視圖3000。
在動作3316處，在一些實施例中，可移除蝕刻阻擋層。圖31示出對應於動作3316的一些實施例的剖視圖3100。
在動作3318處，在第一TSV開口及第二TSV開口內形成導電材料。圖14示出對應於動作3318的一些實施例的剖視圖1400。圖23示出對應於動作3318的一些替代實施例的剖視圖2300。圖31示出對應於動作3318的一些替代實施例的剖視圖 3100。
在動作3320處，實行平坦化製程以移除多餘的導電材料。圖15示出對應於動作3320的一些實施例的剖視圖1500。圖23示出對應於動作3320的一些替代實施例的剖視圖2300。圖31示出對應於動作3320的一些替代實施例的剖視圖3100。
因此，在一些實施例中，本揭露是有關於一種具有帶有凹入輪廓的基底穿孔(TSV)(例如，背側基底穿孔(BTSV))的積體晶片，所述凹入輪廓被配置成防止對介電襯墊的損壞。
在一些實施例中，本揭露是有關於一種積體晶片。所述積體晶片包括：半導體裝置，沿著半導體基底的第一側佈置，所述半導體基底包括自所述半導體基底的所述第一側延伸至所述半導體基底的相對的第二側的一或多個側壁；介電襯墊，襯於所述半導體基底的所述一或多個側壁；基底穿孔(TSV)，佈置於所述一或多個側壁之間且藉由所述介電襯墊而與所述半導體基底隔開；且所述TSV在距所述第二側第一距離處具有第一寬度且在距所述第二側第二距離處具有第二寬度，所述第一寬度小於所述第二寬度且所述第一距離小於所述第二距離。在一些實施例中，所述介電襯墊自沿著所述半導體基底的所述一或多個側壁連續地延伸至沿著所述半導體基底的所述第二側。在一些實施例中，所述介電襯墊包括：第一側壁及第二側壁，面對所述TSV的相對側；以及水平延伸凸部，自所述第一側壁向外突出並朝向所述第二側壁。在一些實施例中，所述積體晶片更包括：蝕刻阻擋層，佈置 於所述介電襯墊與所述TSV的側壁之間，所述蝕刻阻擋層具有與所述介電襯墊的所述水平延伸凸部隔開的底部。在一些實施例中，所述蝕刻阻擋層具有隨著所述蝕刻阻擋層的高度變化的厚度。在一些實施例中，所述蝕刻阻擋層自所述介電襯墊的側壁連續地延伸至沿著所述半導體基底的所述第二側。在一些實施例中，所述TSV包括：水平延伸表面，未面對所述半導體基底；以及突出部，自所述水平延伸表面向外延伸。在一些實施例中，所述積體晶片更包括：多個內連件，設置於沿著所述半導體基底的所述第一側佈置的層間介電(ILD)結構內，所述突出部延伸穿過所述層間介電結構以接觸所述多個內連件中的一者。在一些實施例中，所述半導體基底的所述一或多個側壁分別由多個彎曲凹陷部界定。
在其他實施例中，本揭露是有關於一種積體晶片。所述積體晶片包括：多個內連件，設置於沿著基底的第一側佈置的層間介電(ILD)結構內；基底穿孔(TSV)，延伸穿過所述基底；介電襯墊，將所述TSV與所述基底隔開，其中所述介電襯墊包括：第一側壁及第二側壁，面對所述TSV的相對側；以及水平延伸凸部，自所述第一側壁向外突出並朝向所述第二側壁；且所述TSV包括：水平延伸表面，設置於所述介電襯墊的所述水平延伸凸部上；以及突出部，自所述水平延伸表面向外延伸至所述多個內連件中的一者。在一些實施例中，所述介電襯墊自沿著所述基底的側壁連續地延伸至沿著所述基底的與所述基底的所述第一側相對 的第二側。在一些實施例中，所述積體晶片更包括：蝕刻阻擋層，佈置於所述介電襯墊與所述TSV的側壁之間，所述蝕刻阻擋層與所述介電襯墊的所述水平延伸凸部在垂直方向上隔開非零距離。在一些實施例中，所述蝕刻阻擋層包含氧化物或氮化物。在一些實施例中，所述蝕刻阻擋層具有面對所述TSV的側壁；並且所述蝕刻阻擋層的所述側壁隔開第一距離，且所述突出部具有大於或等於所述第一距離的寬度。在一些實施例中，所述TSV具有第一寬度的頂表面及具有第二寬度的底表面；且所述TSV具有在垂直方向上設置於所述頂表面與所述底表面之間的最大寬度，所述最大寬度大於所述第一寬度及所述第二寬度。在一些實施例中，所述介電襯墊的所述第一側壁與所述介電襯墊的所述水平延伸凸部隔開處於近似80°與近似90°之間的角度。在一些實施例中，所述TSV具有第一側壁，所述第一側壁直接位於所述基底的側壁之間且具有第一斜率；並且所述TSV具有第二側壁，所述第二側壁直接位於所述ILD結構的側壁之間且具有大於所述第一斜率的第二斜率。在一些實施例中，與所述基底的所述第一側垂直的假想垂直線延伸穿過所述TSV且穿過所述介電襯墊。
在其他實施例中，本揭露是有關於一種形成積體晶片的方法。所述方法包括：沿著基底的第一側在層間介電(ILD)結構內形成多個內連件；在所述基底的與所述第一側相對的第二側上形成罩幕層；實行第一蝕刻製程以根據所述罩幕層蝕刻所述基底且形成所述基底的側壁，所述側壁界定延伸穿過所述基底的第一 基底穿孔(TSV)開口，所述第一TSV開口具有隨著距所述罩幕層的距離增加而增加的寬度；沿著所述基底的所述側壁及在所述ILD結構上形成介電襯墊；對所述介電襯墊及所述ILD結構實行第二蝕刻製程，以形成暴露出所述多個內連件中的一者的第二TSV開口，所述第二TSV開口與所述介電襯墊的側壁隔開非零距離；以及在所述第一TSV開口及所述第二TSV開口內形成導電材料。在一些實施例中，所述方法更包括：在所述介電襯墊的側壁上形成蝕刻阻擋層，所述第二蝕刻製程根據所述蝕刻阻擋層蝕刻所述介電襯墊及所述ILD結構。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100:積體晶片
102:基底
102a:第一側
102b:第二側
104:半導體裝置
106:層間介電結構
108:內連件
110:基底穿孔
110h:水平延伸表面
110p:突出部
110s1:第一側壁
110s2:第二側壁
112:介電襯墊
114:導電特徵
116:介電結構
d:距離/非零距離
w 1 :第一寬度
w 2 :第二寬度

Claims (10)

  1. 一種積體晶片，包括：半導體裝置，沿著半導體基底的第一側佈置，其中所述半導體基底包括自所述半導體基底的所述第一側延伸至所述半導體基底的相對的第二側的一或多個側壁；介電襯墊，襯於所述半導體基底的所述一或多個側壁；基底穿孔，佈置於所述一或多個側壁之間且藉由所述介電襯墊而與所述半導體基底隔開；且其中所述基底穿孔在距所述第二側第一距離處具有第一寬度且在距所述第二側第二距離處具有第二寬度，所述第一寬度小於所述第二寬度且所述第一距離小於所述第二距離。
  2. 如請求項1所述的積體晶片，其中所述介電襯墊自沿著所述半導體基底的所述一或多個側壁連續地延伸至沿著所述半導體基底的所述第二側。
  3. 如請求項1所述的積體晶片，其中所述介電襯墊包括：第一側壁及第二側壁，面對所述基底穿孔的相對側；以及水平延伸凸部，自所述第一側壁向外突出並朝向所述第二側壁。
  4. 如請求項1所述的積體晶片，其中所述基底穿孔包括：水平延伸表面，未面對所述半導體基底；以及 突出部，自所述水平延伸表面向外延伸。
  5. 如請求項1所述的積體晶片，其中所述半導體基底的所述一或多個側壁分別由多個彎曲凹陷部界定。
  6. 一種積體晶片，包括：多個內連件，設置於沿著基底的第一側佈置的層間介電結構內；基底穿孔，延伸穿過所述基底；介電襯墊，將所述基底穿孔與所述基底隔開，其中所述介電襯墊包括：第一側壁及第二側壁，面對所述基底穿孔的相對側；以及水平延伸凸部，自所述第一側壁向外突出並朝向所述第二側壁；且其中所述基底穿孔包括：水平延伸表面，設置於所述介電襯墊的所述水平延伸凸部上；以及突出部，自所述水平延伸表面向外延伸至所述多個內連件中的一者。
  7. 如請求項6所述的積體晶片，更包括：蝕刻阻擋層，佈置於所述介電襯墊與所述基底穿孔的側壁之間，其中所述蝕刻阻擋層與所述介電襯墊的所述水平延伸凸部在垂直方向上隔開非零距離。
  8. 如請求項6所述的積體晶片，其中所述基底穿孔具有第一側壁，所述第一側壁直接位於所述基底的側壁之間且具有第一斜率；並且其中所述基底穿孔具有第二側壁，所述第二側壁直接位於所述層間介電結構的側壁之間且具有大於所述第一斜率的第二斜率。
  9. 一種形成積體晶片的方法，包括：沿著基底的第一側在層間介電(ILD)結構內形成多個內連件；在所述基底的與所述第一側相對的第二側上形成罩幕層；實行第一蝕刻製程以根據所述罩幕層蝕刻所述基底且形成界定延伸穿過所述基底的第一基底穿孔開口的所述基底的側壁，其中所述第一基底穿孔開口具有隨著距所述罩幕層的距離增加而增加的寬度；沿著所述基底的所述側壁及在所述層間介電結構上形成介電襯墊；對所述介電襯墊及所述層間介電結構實行第二蝕刻製程，以形成暴露出所述多個內連件中的一者的第二基底穿孔開口，其中所述第二基底穿孔開口與所述介電襯墊的側壁隔開非零距離；以及在所述第一基底穿孔開口及所述第二基底穿孔開口內形成導電材料。
  10. 如請求項9所述的方法，更包括：在所述介電襯墊的側壁上形成蝕刻阻擋層，其中所述第二蝕刻製程根據所述蝕刻阻擋層蝕刻所述介電襯墊及所述層間介電結構。
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