TWI772999B - 晶圓及晶片的多層階堆疊方法 - Google Patents

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Abstract

在一種方法中，將晶圓接合至第一載體。晶圓包括半導 體基底及延伸至半導體基底中的第一多個穿孔。所述方法更包括：將多個晶片接合於晶圓上，其中所述多個晶片之間存在間隙；執行間隙填充製程以在間隙中形成間隙填充區；將第二載體接合至所述多個晶片及間隙填充區上；將第一載體自晶圓剝離；以及形成電性連接至晶圓中的導電特徵的電性連接件。電性連接件藉由所述第一多個穿孔電性連接至所述多個晶片。

Description

晶圓及晶片的多層階堆疊方法
本發明實施例是關於晶圓及晶片的多層階堆疊方法。
在封裝積體電路時，可將多個層階的晶片封裝至同一封裝中。封裝的所述多個層階需要經受多個拾起與放置(pick-and-place)製程以堆疊多個各別晶片。對於每一層階的晶片而言，需要以晶圓的形式製造並自相應的晶圓鋸割出晶片。然後拾起並放置晶片，後續接著進行間隙填充及平坦化製程。因此，封裝製程具有長的製程週期(cyclc time)、低產出量及高成本。
根據本揭露的一些實施例，一種方法包括：將第一晶圓接合至第一載體，其中所述第一晶圓包括半導體基底及延伸至所述半導體基底中的第一多個穿孔；將第一多個晶片接合於所述第一晶圓上，其中所述第一多個晶片之間存在間隙；執行間隙填充製程以在所述間隙中形成間隙填充區；將第二載體接合至所述第一多個晶片及所述間隙填充區上；將所述第一載體自所述第一晶圓剝離；以及形成電性連接至所述第一晶圓中的導電特徵的電性 連接件，其中所述電性連接件藉由所述第一多個穿孔電性連接至所述第一多個晶片。
根據本揭露的一些實施例，一種方法包括：形成間隙填充區以填充多個晶片之間的間隙，以形成重構晶圓；將晶圓與所述多個晶片進行接合，其中所述晶圓包括：半導體基底，延伸至所述晶圓的所有邊緣；以及多個穿孔，自所述半導體基底的前表面延伸至所述半導體基底的中間層階，其中所述中間層階位於所述半導體基底的所述前表面與所述半導體基底的背表面之間；對所述半導體基底進行薄化，以顯露出所述多個穿孔；以及形成電性連接至所述多個穿孔的多個電性連接件。
根據本揭露的一些實施例，一種方法包括：將第一晶圓的前側接合至第一載體；在所述第一晶圓接合至所述第一載體的情況下，對所述第一晶圓的半導體基底進行薄化以顯露出所述第一晶圓中的多個穿孔；在所述第一晶圓的背側上形成第一多個接合墊及第一介電層；將多個晶片藉由混合接合而接合至所述第一多個接合墊及所述第一介電層；將所述第一載體自所述第一晶圓及所述多個晶片剝離；以及在所述第一晶圓的所述前側上形成電性連接件，其中所述電性連接件電性連接至所述多個穿孔。
20、62:載體
20-1、20-m、22-1、22-2、22-m:晶圓
20A、60:基礎層
20B:頂表面層
22:晶圓
22’:晶片
22-3:晶圓
23:電路
24:基底
24-1、48:半導體基底
24BS、48BS:背表面
24BS’:背表面
26:穿孔
30、50:內連線結構
32、41、42、43、52、58、78、80、84、90、94、98:介電層
36:通孔
40:導電特徵
44:介電層
45:接合墊
46:晶片
46-1、46-2、46-n:晶片
48FS:前表面
54、74-1、74-2、92、96:接合墊
56、56-1、56-2:間隙填充區
61:表面層
63、88、114:金屬柱
64、89、116:焊料區
66、91、118:電性連接件
68:切割道
70、70-1、70-2、70-n、100:重構晶圓
72-1、72-2:表面介電層
76、82、82-1、82-2:穿孔
83:重佈線線
86、112:凸塊下金屬
102:晶圓
102’:封裝
103:虛線
110:金屬墊
200:製程流程
202、204、206、208、210、212、214、216、218、220:製程
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本產業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A、圖1B、圖2A、圖2B、圖3、圖4A、圖4B及圖5至圖8說明形成根據一些實施例的晶片堆疊的中間階段的剖視圖及立體圖。
圖9及圖10說明根據一些實施例的一些晶片堆疊的剖視圖。
圖11至圖16說明形成根據一些實施例的晶片堆疊的中間階段的剖視圖。
圖17及圖18說明根據一些實施例的一些晶片堆疊的剖視圖。
圖19至圖24說明形成根據一些實施例的晶片堆疊的中間階段的剖視圖。
圖25及圖26說明根據一些實施例的一些晶片堆疊的剖視圖。
圖27說明形成根據一些實施例的晶片堆疊的製程流程。
以下揭露提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而非自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明起見，本文中可使用例如「下伏的 (underlying)」、「位於...下方(below)」、「下部的(lower)」、「上覆的(overlying)」、「上部的(upper)」等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據一些實施例，提供具有堆疊晶片(亦被稱為晶片堆疊)的封裝及形成所述封裝的方法。根據本揭露的一些實施例，封裝製程包括將至少一個晶圓接合至晶片或其他晶圓。使用間隙填充材料填充位於同一層階處的晶片之間的間隙。藉由使用晶圓而非逐個地拾起並放置的晶片來提高封裝製程的產出量且節約製造成本。本文中所論述的實施例提供能夠製成或使用本揭露標的的實例，且熟習此項技術者將易於理解可做出而仍處於不同實施例的涵蓋範圍內的潤飾。在各種視圖及說明性實施例通篇，相似的參考編號用於標示相似的元件。儘管可將方法實施例論述為按照特定次序執行，但可按照任何邏輯次序執行其他方法實施例。
圖1A、圖1B、圖2A、圖2B、圖3、圖4A、圖4B及圖5至圖8說明形成根據本揭露的一些實施例的包括堆疊晶片的封裝的中間階段的剖視圖及立體圖。圖27中所示的製程流程中亦示意性地反映對應製程。
圖1A及圖1B分別說明將裝置晶圓22對準並放置至載體20上的立體圖及剖視圖。根據一些實施例，整個載體20由可包含矽的均質材料形成，且所述均質材料可呈基本元素形式或化合物 形式。舉例而言，載體20可包含(元素)晶體矽或矽化合物(例如氧化矽、氮化矽、氮氧化矽等)。載體20亦可具有複合結構，所述複合結構例如具有基礎層20A及位於基礎層20A上的頂表面層20B。基礎層20A可以是矽層(例如晶體矽層)、玻璃或其他類型的半導體或介電層。頂表面層20B可以是含矽的層(非晶質矽或多晶矽)或包含氧化矽、氮化矽、氮氧化矽等的矽化合物層。根據一些實施例，基礎層20A及頂表面層20B中的每一者是由均質材料形成的均質層。可藉由沉積、熱氧化、氮化及/或相似製程形成頂表面層20B。載體20不具有主動裝置(例如電晶體及二極體)及被動裝置(例如電容器、電阻器、電感器)。載體20中亦可不具有導電線，例如金屬線。
圖1A及圖1B亦說明根據一些實施例的裝置晶圓22。隨後論述的裝置晶圓22(例如，晶圓20-1至晶圓20-m(圖10、圖18及圖26，其中m可以是大於2的任何整數))可與裝置晶圓22具有類似或相同的結構，因此隨後使用的晶圓22的細節不再詳細地論述，且可參考圖1B中對晶圓22的論述找到所述細節。晶圓22中包括多個裝置晶片22’。裝置晶圓22未經鋸割且包括遍及晶圓22連續地延伸(至所有邊緣)的半導體基底24。根據一些實施例，基底24是半導體基底，所述半導體基底可由晶體矽基底形成或包括晶體矽基底，而所述半導體基底亦可由其他半導體材料(例如矽鍺、矽碳等)形成或包含所述其他半導體材料。根據一些實施例，裝置晶片22’包括形成於半導體基底24的前表面(所說明的底表面)處的電路23。電路23包括例如電晶體等主動電路(未示出)，且可能包括例如電容器、電阻器、電感器及/或相似裝置的 被動裝置。根據一些實施例，穿孔(有時被稱為基底穿孔(Through-Substrate Via，TSV))26可被形成為延伸至基底24中。TSV 26在形成於矽基底中時有時亦被稱為矽穿孔。TSV 26中的每一者可被隔離襯層(未示出)圍繞，所述隔離襯層由例如氧化矽、氮化矽等介電材料形成。所述隔離襯層將相應的TSV 26與半導體基底24隔離。TSV 26及隔離襯層自所說明的半導體基底24的前表面延伸至位於半導體基底24的前表面與背表面(所說明的頂表面)之間的中間層階。TSV 26可延伸至或可不延伸至內連線結構30中的介電層中。
內連線結構30形成於半導體基底24之下。內連線結構30可包括多個介電層32。金屬線及通孔36形成於介電層32中，且電性連接至晶片22’中的TSV 26及電路23。根據一些實施例，介電層32包含氧化矽、氮化矽、碳化矽、氮氧化矽、其組合及/或其多個層。介電層32可包括由具有低介電常數值的低介電常數介電材料形成的一或多個金屬間介電(Inter-Metal-Dielectric，IMD)層，所述低介電常數可例如低於約3.0或處於約2.5與約3.0之間的範圍中。
內連線結構30更包括導電特徵40，導電特徵40有時被稱為凸塊下金屬(Under-Bump-Metallurgy，UBM)。導電特徵40可由非焊料材料形成，所述非焊料材料可由銅、鈦、鎳、其多個層、其合金及/或相似材料形成或包含銅、鈦、鎳、其多個層、其合金及/或相似材料。導電特徵40可藉由金屬線及通孔36且藉由一些其他導電特徵(未示出)電性連接至積體電路23，所述一些其他導電特徵包括但不限於鋁墊、鈍化後內連線(Post Passivation Interconnect，PPI)等。此外，在導電特徵40與金屬線及通孔36之間可存在介電層(例如低介電常數介電層)、鈍化(非低介電常數)層、聚合物層等。
導電特徵40形成於介電層41中。根據一些實施例，介電層41由聚合物形成或包含聚合物，所述聚合物可以是聚醯亞胺、聚苯並噁唑(polybenzoxazole，PBO)等。介電層42可更形成於介電層41上且形成為晶圓22的表面層。根據本揭露的一些實施例，介電層42由含矽的介電材料形成或包含含矽的介電材料，所述含矽的介電材料可包含或可不包含氧。舉例而言，介電層42可包括氧化矽、氮化矽、氮氧化矽等。
在本說明通篇中，半導體基底24的具有電路23及內連線結構30的一側被稱為半導體基底24的前側(或主動側)，且相對側被稱為半導體基底24的背側(或非主動側)。此外，半導體基底24的背側亦被稱為對應的晶片22’(及晶圓22)的背側(或非主動側)，且相對側被稱為晶片22’(及晶圓22)的前側(或主動側)。因此，在圖1B中，晶圓22及晶片22’的背側是面朝上的側。
圖2A及圖2B分別說明對載體20與晶圓22進行接合的立體圖及剖視圖。相應的製程被說明為圖27中所示的製程流程200中的製程202。所述接合是藉由直接晶圓接合達成，其中載體20的平滑、平整且乾淨的表面與晶圓22的平滑、平坦且乾淨的表面彼此接合。根據一些實施例，所述接合是藉由熔融接合達成。舉例而言，可形成Si-O-Si鍵，Si-O鍵來自載體20及晶圓22中的一者，且Si原子來自載體20及晶圓22中的另一者。
根據替代實施例，不使用熔融接合，而是可藉由光熱轉換(Light-To-Heat-Conversion，LTHC)膜將載體20貼合至晶圓22。
圖3說明包括對基底24進行薄化在內的多個製程。舉例而言，可執行化學機械拋光(Chemical Mechanical Polish，CMP)製程或機械研磨製程以拋光背表面24BS，並產生經加工的背表面24BS’。相應的製程被說明為圖27中所示的製程流程200中的製程204。然後，藉由蝕刻使半導體基底24凹陷，以使得TSV 26高於所得的凹陷背表面24BS’突出。然後沉積介電層43，後續接著進行平坦化製程(例如，CMP製程或機械拋光製程)以使得TSV 26的頂表面與介電層43的頂表面共面或者使得TSV 26的頂表面略高於介電層43的頂表面。接下來，可形成介電層44及接合墊45，介電層44與接合墊45具有共面的頂表面或者接合墊45略高於介電層44。相應的製程被說明為圖27中所示的製程流程200中的製程206。根據一些實施例，接合墊45由銅形成或包含銅。介電層44由適合於熔融接合的介電材料形成，所述介電材料可由氧化矽、氮化矽、氮氧化矽等形成或包含氧化矽、氮化矽、氮氧化矽等。
參考圖4A及圖4B，將晶片46接合至晶圓22。相應的製程被說明為圖27中所示的製程流程200中的製程208。儘管圖4A中說明一個晶片46，但例如藉由面對背接合將多個晶片46(圖4B)接合至晶圓22中的裝置晶片22’，面對背接合是晶片46的前側(正面)面向晶圓22的背面。可存在單個或多個晶片46接合至同一晶片22’。晶片46可包括半導體基底48、內連線結構50、介電層 52及接合墊54。可藉由混合接合達成晶片46至晶圓22的接合。在混合接合中，接合墊54藉由金屬對金屬直接接合而接合至接合墊45。根據本揭露的一些實施例，金屬對金屬直接接合包括銅對銅直接接合。此外，表面介電層52藉由介電質對介電質接合而接合至表面介電層44，所述介電質對介電質接合可以是熔融接合。舉例而言，可產生Si-O-Si鍵，其中Si-O鍵在介電層52及介電層44中的第一者中，且Si原子在介電層52及介電層44中的第二者中。
根據一些實施例，使用更成熟(可更陳舊)的技術製造晶圓22，以使得良率是高的。否則，若晶圓22中的晶片22’中的任一者有缺陷，則接合至晶圓22的所有晶片皆將被浪費。另一方面，當需要更高要求的效能且使用良率較低的較新技術製造對應的晶片時，對應的晶片可採用晶粒形式，以使得使用已知良好晶粒46，而摒棄有缺陷晶片。舉例而言，晶圓22可由10奈米技術或更陳舊的技術形成，而晶片46可使用7奈米技術或更新型的技術來製造。因此，晶片46中的電晶體的臨界尺寸(閘極的寬度)小於晶圓22中的電晶體的臨界尺寸。舉例而言，晶圓22中的電晶體的臨界尺寸可以是10奈米或寬於10奈米，且晶片46中的電晶體的臨界尺寸可以是7奈米或窄於7奈米。
為達成混合接合，藉由將晶片46輕微按壓成抵靠晶圓22來執行預接合。在將所有的晶片46預接合之後，執行退火製程以使得接合墊45中的金屬與對應的上覆接合墊54中的金屬相互擴散。根據一些實施例，退火溫度可高於約350攝氏度，且可處於約350攝氏度與約550攝氏度之間的範圍中。根據一些實施例， 退火時間可處於約1.5小時與約3.0小時之間的範圍中，且可處於約1.0小時與約2.5小時之間的範圍中。藉由混合接合，接合墊54藉由金屬的相互擴散所引起的直接金屬接合而接合至對應的接合墊45。
根據一些實施例，在接合製程之後，執行背側研磨製程以對晶片46進行薄化。藉由對晶片46進行薄化，減小鄰近的晶片46之間的間隙的縱橫比以減小後續間隙填充製程的難度。根據替代實施例，跳過薄化製程。
圖5說明其中形成間隙填充區56以填充鄰近的晶片46之間的間隙的間隙填充製程。相應的製程被說明為圖27中所示的製程流程200中的製程210。根據一些實施例，間隙填充製程包括沉積介電襯層(其用作黏合層)及沉積填充材料。根據本揭露的一些實施例，介電襯層由含氮化物的材料(例如，氮化矽)形成。介電襯層可以是共形層。可藉由例如原子層沉積(Atomic Layer Deposition，ALD)或化學氣相沉積(Chemical Vapor Deposition，CVD)等共形沉積製程達成所述沉積。填充材料不同於介電襯層的材料。根據本揭露的一些實施例，填充材料由氧化矽形成，而亦可使用其他介電材料，例如氮氧化矽、氧碳氮化矽、磷矽酸鹽玻璃(Phospho-silicate-Glass，PSG)、硼矽酸鹽玻璃(Boro-silicate-Glass，BSG)、硼磷矽酸鹽玻璃(Boro-Phospho-silicate-Glass，BPSG)等。可使用CVD、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、可流動CVD、旋轉塗佈等形成填充材料。根據替代實施例，間隙填充區56由包封體形成或包含包封體，所 述包封體可由模製化合物、模製底部填充膠、樹脂、環氧樹脂、聚合物及/或相似物形成。
然後執行平坦化製程(例如，CMP製程或機械研磨製程)以移除間隙填充材料的過多部分，以裸露出晶片46。間隙填充材料的剩餘部分是間隙填充區56。
接下來，亦如圖5中所示，沉積介電層58作為平坦的層。相應的製程被說明為圖27中所示的製程流程200中的製程212。根據一些實施例，介電層58包含氧化矽、氮化矽、氮氧化矽等。在本說明通篇中，在前述製程中形成的結構被稱為重構晶圓100。晶片46、間隙填充區56及介電層58被統稱為重構晶圓70。
圖6說明將載體62接合至重構晶圓100。相應的製程被說明為圖27中所示的製程流程200中的製程214。載體62可具有自與載體20相同的候選結構選擇的結構，且可與載體20具有相同的結構(相同的材料)或不同的結構。舉例而言，載體62可具有基礎層60及表面層61。基礎層60可以是矽層(例如晶體矽)、玻璃或其他類型的半導體或介電材料。表面層61可以是含矽的層(例如，非晶質矽層或多晶矽層)或含氧化矽的層。載體62至重構晶圓100的接合可包括熔融接合，例如藉由形成有Si-O-Si鍵以接合介電層58與介電層61。
接下來，將載體20自上覆的結構剝離，且圖7中展示所得的重構晶圓100。相應的製程被說明為圖27中所示的製程流程200中的製程216。當晶圓22與載體20之間形成熔融接合時，可例如藉由傳導氫並施加力以將所述接合斷開來達成剝離。根據採用LTHC的其他實施例，可使用輻射(例如，雷射束)來使LTHC 分解。
圖8說明電性連接件66的形成。相應的製程被說明為圖27中所示的製程流程200中的製程218。舉例而言，可形成罩幕(例如光阻)並將其圖案化，且藉由蝕刻移除介電層41的一些部分及介電層42的一些部分，從而顯露出導電特徵40。然後，可藉由鍍覆形成電性連接件66。電性連接件66可包括金屬柱63及焊料區64。所得的結構被稱為重構晶圓102。
根據一些實施例，藉由將載體62自下伏的結構移除來對重構晶圓102進行薄化。根據替代實施例，載體62留在最終的結構中。所得的結構亦被稱為重構晶圓102。可將介電層61自重構晶圓102移除或可不將介電層61自重構晶圓102移除。亦可將介電層58自重構晶圓102移除或可不將介電層58自重構晶圓102移除。換言之，重構晶圓102(及封裝102’)的底表面可處於虛線103所示的層階中的任一者處，且移除對應的虛線103下邊的部分。
然後，沿著切割道68將重構晶圓102單體化(例如，藉由鋸割)以形成多個完全相同的封裝102’。相應的製程被說明為圖27中所示的製程流程200中的製程220。封裝102’中的每一者包括間隙填充區56及晶片46，且可包括或可不包括位於間隙填充區56及晶片46之下的特徵。在封裝102’中，晶片22’與晶片46是堆疊的。然後，可將封裝102’接合至另一封裝組件(未示出)，例如封裝基底、印刷電路板等。可在封裝102’與接合的封裝組件之間施配底部填充膠。
在封裝是由堆疊晶片形成的傳統結構中，將多個第一層 級晶片拾起並放置於載體上，後續接著進行間隙填充製程。然後將多個第二層級晶片拾起並放置於載體上，後續接著進行另一間隙填充製程。拾起並放置所述層級中的每一者的晶片耗時且成本高昂。此外，若欲在第一層級中形成穿孔，則所述穿孔可能位於間隙填充區中。在本揭露中，採用晶圓22，且將晶片46拾起並放置於晶圓22上。此能節約拾起並放置晶片22’的時間及成本。由於使用晶圓形式，因此TSV 26形成於半導體基底24中而非形成於間隙填充區中。
圖9及圖10說明根據一些實施例的包括堆疊晶粒的封裝。該些實施例類似於圖1至圖8中所示的實施例，但接合有更多層級的晶圓及晶片。因此，形成製程包括圖1至圖8中所示的製程，但增加了附加層級的形成製程。圖9說明根據一些實施例的重構晶圓102及經單體化封裝102’的剖視圖。在後續論述中，相似的特徵可由「-」符號後續接著數字來加以標注，以區分對應的晶圓及晶片的層級。舉例而言，第一層級晶圓及第二層級晶圓可分別被稱為晶圓22-1及晶圓22-2，且第一層級晶片及第二層級晶片可分別被稱為晶片46-1及晶片46-2。重構晶圓102包括晶圓22-1及晶圓22-2，晶圓22-2位於晶圓22-1之下且藉由混合接合而接合至晶圓22-1。舉例而言，晶圓22-2的正面藉由面對背接合而接合至晶圓22-1的背面。晶片46-1及間隙填充區56-1位於晶圓22-2之下且接合至晶圓22-2以形成重構晶圓70-1。所述接合可以是面對背接合，即晶片46-1的正面接合至晶圓22-2的背面。晶片46-2及間隙填充區56-2位於重構晶圓70-1之下且接合至重構晶圓70-1以形成重構晶圓70-2。所述接合可以是面對背接合，即 晶片46-2的正面接合至晶片46-1的背面。重構晶圓70-1及重構晶圓70-2的形成可類似於圖7中所示的重構晶圓70的形成。可藉由參考圖1至圖8中所示的製程實現製程的其餘部分。晶圓22-1與晶圓22-2之間的接合、晶圓22-2與重構晶圓70-1之間的接合及重構晶圓70-1與重構晶圓70-2之間的接合可以是混合接合。在所得的重構晶圓102及封裝102’中，可將介電層61及介電層58以及載體62自重構晶圓102及封裝102’移除或可不將介電層61及介電層58以及載體62自重構晶圓102及封裝102’移除。所得的封裝102’的對應的底部層階可位於虛線103中的任一者處。
圖10說明根據一些實施例的重構晶圓102及經單體化封裝102’的剖視圖。該些實施例類似於圖9中所示的實施例，但可存在更多層級的晶圓22(包括22-1至22-m)及重構晶圓70(包括70-1至70-n)。根據一些實施例，整數m及整數n中的每一者可以是大於2的任何整數，例如3、4、5或大於5。可藉由參考對前述實施例的論述實現形成製程。圖9及圖10中所示的封裝的形成類似於前述各圖中所示的封裝的形成，所述封裝的形成包括對載體20與載體62進行接合。
圖11至圖16說明形成根據本揭露的替代實施例的封裝的中間階段的剖視圖。該些實施例類似於前述實施例，但不是將晶圓22接合至載體20，而是將兩個晶圓(22-1與22-2)接合在一起。除非另有規定，否則該些實施例中的組件的材料及形成製程與相似組件本質上相同，該些實施例中的組件由前述實施例中的相似參考編號來標注。因此，可在對前述實施例的論述中找到關於圖11至圖16(及圖17至圖26)中所示的組件的形成製程及 材料的細節。
參考圖11，藉由面對面接合及晶圓對晶圓接合將晶圓22-2接合至晶圓22-1。晶圓22-1及晶圓22-2中的每一者可具有與參考圖1B所論述的結構類似的結構，且本文中不再加以贅述。藉由混合接合執行所述接合，所述混合接合是藉由金屬對金屬直接接合將接合墊74-1接合至接合墊74-2，且藉由介電質對介電質接合將表面介電層72-1接合至表面介電層72-2。圖12中說明所得的經接合晶圓。
圖12更說明對半導體基底24進行薄化以及形成介電層43及44及接合墊45。接下來，參考圖13，藉由晶圓上疊晶片接合(chip-on-wafer bonding)將晶片46接合至晶圓22-2。根據一些實施例，所述接合是面對背接合。可參考圖4A及圖4B找到接合的細節。根據一些實施例，晶片46包括延伸至半導體基底48的前表面48FS與半導體基底48的背表面48BS之間的中間層階的穿孔(TSV)76。
圖14說明填充介電材料並將所述介電材料平坦化以形成間隙填充區56。執行平坦化製程直至裸露出穿孔76為止。接下來，使半導體基底48凹陷，以使得穿孔76突出於半導體基底48的背表面之外。接下來，形成介電層78及介電層80。介電層78及介電層80中的每一者可由氧化矽、氮化矽、氮氧化矽等形成。根據一些實施例，當半導體基底48凹陷時，間隙填充區56不會凹陷。因此，在半導體基底48的凹槽中形成介電層78，且介電層78的頂表面與間隙填充區56的頂表面共面。因此介電層78的側壁與半導體基底48的側壁齊平，且與間隙填充區56的側壁接觸。 根據替代實施例，半導體基底48及間隙填充區56二者皆凹陷，如圖14中所示。因此，介電層78直接延伸於晶片46及間隙填充區56二者之上。根據該些實施例，所說明的兩個介電層78及80亦可由單個介電層取代。因此形成重構晶圓70。
圖15說明穿孔82的形成，穿孔82有時被稱為介電質穿孔(Through-Dielectric Via，TDV)。形成製程可包括蝕刻間隙填充區56以形成通孔開口，其中一些導電接合墊45藉由通孔開口顯露出。然後，使用導電材料(例如鎢、銅、鋁、鈦、氮化鈦等、其多個層及/或其組合)填充所述通孔開口。然後，執行平坦化製程(例如，CMP製程或機械拋光製程)以移除導電材料的過多部分，而留下穿孔82。
參考圖16，形成重佈線線(redistribution line，RDL)83、介電層84、UBM 86及電性連接件91。UBM 86、介電層84及電性連接件91(包括金屬柱88及焊料區89)的材料及形成製程可類似於圖8中所示的UBM(導電特徵40)、介電層41及42以及電性連接件66的材料及形成製程。因此形成重構晶圓102。根據一些實施例，藉由對半導體基底24-1進行薄化來對重構晶圓102進行薄化。根據替代實施例，不對半導體基底24-1進行薄化。然後，穿過切割道68將重構晶圓102單體化以形成多個完全相同的封裝102’。
圖17及圖18說明根據一些實施例的包括堆疊晶粒的封裝。該些實施例類似於圖1至圖8中所示的實施例，但接合有更多層級的晶圓及晶片。因此，形成製程包括圖11至圖16中所示的製程，但增加附加層級的形成製程。圖17說明根據替代實施例 的晶圓102及封裝102’。該些實施例類似於圖16中所示的實施例，但附加晶圓22-3藉由面對背接合而接合至晶圓22-2。此外，形成兩個層級的重構晶圓70-1及70-2而不是具有一個層級的重構晶圓70，其中晶片46-1及晶片46-2包封於重構晶圓70-1及重構晶圓70-2中。在對應的間隙填充區56-1及56-2中分別形成穿孔82-1及82-2。重構晶圓70-1與重構晶圓70-2之間的接合以及晶圓22-1、晶圓22-2及晶圓22-3之間的接合可以是混合接合。重構晶圓70-1與晶圓22-3之間的接合亦可以是混合接合。
圖18說明根據又一些替代實施例的晶圓102及封裝102’。該些實施例類似於圖16及圖17中所示的實施例，但採用更多的晶圓22-1至22-m及更多的重構晶圓70-1至70-n，其中整數m及整數n中的每一者可以是大於2的任何整數。晶圓22-1至晶圓22-m中的上部晶圓藉由晶圓對晶圓混合接合而接合至晶圓22-1至晶圓22-m中相應的下部晶圓。晶片46-1至晶片46-n中的上部晶片藉由晶圓上疊晶片接合而接合至重構晶圓70-1至重構晶圓70-n中相應的下部重構晶圓。圖17及圖18中所示結構的形成製程可藉由前述實施例中的教示來實現。
圖19至圖24說明形成根據本揭露的一些實施例的封裝的中間階段的剖視圖。該些實施例類似於前述實施例，但不是將晶圓22接合至載體20，而是將晶片46拾起並放置於載體20上，並進行包封以首先形成重構晶圓70。因此，在預先形成重構晶圓70的情況下，將重構晶圓70而不是離散晶片46接合至晶圓22。
參考圖19，例如藉由熔融接合將晶片46接合至載體20。將晶片46的前側接合至載體20。圖20說明間隙填充區56的形 成，間隙填充區56的形成涉及填充介電材料/介電層，且然後執行平坦化製程。平坦化製程由虛線表示。接下來，如圖21中所示，在晶片46及間隙填充區56上沉積介電層58。根據一些實施例，介電層58包含含矽的介電材料，例如氧化矽、氮化矽、氮氧化矽等。因此形成重構晶圓70。在間隙填充製程之前可對晶片46進行薄化或可不對晶片46進行薄化。亦如圖21中所示，例如藉由熔融接合將先前形成重構晶圓70接合至載體62。藉由例如形成Si-O-Si鍵的熔融接合將介電層61接合至介電層58。在後續製程中，將載體20自重構晶圓70剝離。因此顯露出晶片46的前側。
圖22說明接合膜的形成，所述接合膜包括介電層90及接合墊92。根據一些實施例，介電層90是晶片46的在將晶片46自載體20剝離之後顯露出的部分。根據替代實施例，晶片46中可存在聚合物保護層，所述保護層在將晶片46自載體20剝離之後會顯露出。然後移除保護層以形成凹槽，且在所述凹槽中形成介電層90及接合墊92。接合墊92電性連接至晶片46中的裝置。介電層90可由含矽的介電材料(例如氧化矽、氮化矽、氮氧化矽等)形成。
參考圖23，將晶圓22接合至重構晶圓70。晶圓22包括介電層94及位於介電層94中的接合墊96。介電層94的表面(所說明的底表面)與接合墊96的表面(所說明的底表面)共面。晶圓22包括半導體基底24及延伸至半導體基底24中的穿孔26。根據一些實施例，接合是藉由混合接合達成，混合接合是接合墊92與接合墊96藉由金屬對金屬接合而彼此接合，且介電層90與介電層94藉由熔融接合而彼此接合。
圖24說明在晶圓22的背側上形成背側內連線結構。背側內連線結構可包括介電層98、連接至穿孔26的金屬墊110、UBM 112及電性連接件118。電性連接件118可包括金屬柱114及焊料區116。可藉由前述實施例中的教示實現內連線結構的形成製程。因此形成重構晶圓102。
根據一些實施例，藉由自上覆的結構至少移除載體62的基礎層60對重構晶圓102進行薄化。所得的結構亦被稱為重構晶圓102。可將介電層61自重構晶圓102移除或可不將介電層61自重構晶圓102移除。亦可將介電層58自重構晶圓102移除或可不將介電層58自重構晶圓102移除。換言之，剩餘的重構晶圓102的底表面可位於虛線103所示的層階中的任一者處，且移除對應的頂表面下邊的部分。
然後，穿過切割道68將重構晶圓102單體化以形成多個完全相同的封裝102’。封裝102’中的每一者包括間隙填充區56及晶片46，且可包括或可不包括位於間隙填充區56及晶片46之下的特徵。在封裝102’中，晶片22’與晶片46是堆疊的。
圖25及圖26說明根據一些實施例的包括堆疊晶粒的封裝。該些實施例類似於圖1至圖8中所示的實施例，但接合有更多層級的晶圓及晶片。因此，形成製程包括圖19至圖24中所示的製程，但增加附加層級的形成製程。圖25說明根據替代實施例的重構晶圓102及經單體化封裝102’的剖視圖。重構晶圓102包括晶圓22-1及晶圓22-2，晶圓22-2位於晶圓22-1上且藉由混合接合而接合至晶圓22-1。接合可以是晶圓22-2的正面接合至晶圓22-1的背面的面對背接合。晶片46-2及間隙填充區56-2位於晶圓 22-1之下且接合至晶圓22-1以形成重構晶圓70-2。所述接合可以是晶片46-2的正面接合至晶圓22-1的正面的面對面接合。晶片46-1及間隙填充區56-1位於重構晶圓70-2之下且接合至重構晶圓70-2以形成重構晶圓70-1。所述接合可以是晶片46-2的背面接合至晶片46-1的正面的背對面接合。重構晶圓70-1及重構晶圓70-2的形成可類似於圖19至圖21中所示的重構晶圓70的形成。可參考圖1至圖8以及圖19及圖24中所示的製程實現製程的其餘部分。晶圓22-1與晶圓22-2之間的接合、晶圓22-1與重構晶圓70-2之間的接合及重構晶圓70-1與重構晶圓70-2之間的接合可以是混合接合。在所得的重構晶圓102及封裝102’中，可將基礎層60、介電層61自重構晶圓102及封裝102’移除或可不將基礎層60、介電層61自重構晶圓102及封裝102’移除，此類似於已參考圖8所論述的內容。
圖26說明根據又一些替代實施例的重構晶圓102及經單體化封裝102’的剖視圖。該些實施例類似於圖25中所示的實施例，但可存在更多層級的晶圓22(包括22-1至22-m)及重構晶圓70(包括70-1至70-n)。根據一些實施例，整數m及整數n中的每一者可以是大於2的任何整數，例如3、4、5或大於5。可參考對前述實施例的論述實現形成製程。在所得的重構晶圓102及封裝102’中，可將基礎層60、介電層61自重構晶圓102及封裝102’移除或可不將基礎層60、介電層61自重構晶圓102及封裝102’移除，此類似於已參考圖8所論述的內容。
根據圖9、圖10、圖17、圖18、圖25及圖26中所示的一些實施例，所有晶圓22皆可使用較用於形成晶片46的技術陳 舊的技術來形成。因此，根據一些示例性實施例，所有晶片46中的電晶體的臨界尺寸(閘極的寬度)可小於所有晶圓22中的電晶體的臨界尺寸。根據其他實施例，可使用較一些晶片46新型的技術形成一些晶圓22。
在上文所說明的實施例中，論述了根據本揭露的一些實施例的用於形成三維(three dimensional，3D)封裝的一些製程及特徵。亦可包括其他特徵及製程。舉例來說，可包括測試結構來輔助對3D封裝或三維積體電路(3D integrated circuit，3DIC)裝置進行驗證測試。測試結構可包括例如形成於重佈線層中或形成於基底上的測試墊，所述測試墊允許測試3D封裝或3DIC、允許使用探針及/或探針卡等。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可與包括對已知良好晶片進行中間驗證的測試方法接合使用以提高良率且降低成本。
本揭露的實施例具有一些有利特徵。藉由對晶圓與晶片進行組合以形成具有堆疊晶片的封裝，由於對晶圓進行接合能省去逐個地拾起並放置晶片的努力，因此提高產出量。此外，提高良率的需要、提高產出量的需要及降低製造成本的需要達到平衡。舉例而言，就製造製程更成熟且良率高的老一代電路而言，可採用晶圓，原因在於晶圓中的晶片中的任一者不太可能有缺陷。另一方面，就使用更新且高要求的技術製造的晶片而言，由於可各別地挑選並使用已知良好晶粒且有缺陷晶片將不會被接合至封裝中，因此可使用離散晶片形成封裝。
根據本揭露的一些實施例，一種方法包括：將第一晶圓接合至第一載體，其中所述第一晶圓包括半導體基底及延伸至所 述半導體基底中的第一多個穿孔；將第一多個晶片接合於所述第一晶圓上，其中所述第一多個晶片之間存在間隙；執行間隙填充製程以在所述間隙中形成間隙填充區；將第二載體接合至所述第一多個晶片及所述間隙填充區上；將所述第一載體自所述第一晶圓剝離；以及形成電性連接至所述第一晶圓中的導電特徵的電性連接件，其中所述電性連接件藉由所述第一多個穿孔電性連接至所述第一多個晶片。在一實施例中，所述第一晶圓的前側接合至所述第一載體，且其中所述方法更包括：對所述半導體基底進行拋光以顯露出所述第一多個穿孔；以及形成電性連接至所述第一多個穿孔的接合墊。在一實施例中，所述第一晶圓藉由熔融接合而接合至所述第一載體。在一實施例中，所述方法更包括形成第一介電層作為所述第一載體的表面層，其中所述第一介電層接合至所述第一晶圓中的第二介電層。在一實施例中，所述第一多個晶片藉由混合接合而接合於所述第一晶圓上。在一實施例中，所述方法更包括在將所述第一多個晶片接合於所述第一晶圓上之前，將第二晶圓接合於所述第一晶圓上，其中所述第一多個晶片更接合於所述第二晶圓上。在一實施例中，所述方法更包括將第二多個晶片接合至所述第一多個晶片上。在一實施例中，所述方法更包括將所述第二載體自所述第一多個晶片剝離。在一實施例中，所述方法更包括執行單體化製程，以將所述第一多個晶片及所述第一晶圓中的附加晶片分離至多個封裝中，其中所述多個封裝中的每一者包括所述第二載體的一部分。在一實施例中，將所述第一晶圓接合至所述第一載體包括將所述第一晶圓接合至空白矽晶圓。
根據本揭露的一些實施例，一種方法包括：形成間隙填充區以填充多個晶片之間的間隙，以形成重構晶圓；將晶圓與所述多個晶片進行接合，其中所述晶圓包括：半導體基底，延伸至所述晶圓的所有邊緣；以及多個穿孔，自所述半導體基底的前表面延伸至所述半導體基底的中間層階，其中所述中間層階位於所述半導體基底的所述前表面與所述半導體基底的背表面之間；對所述半導體基底進行薄化，以顯露出所述多個穿孔；以及形成電性連接至所述多個穿孔的多個電性連接件。在一實施例中，所述方法更包括將所述晶圓接合至載體，其中將所述多個晶片接合至所述晶圓是在將所述晶圓接合至所述載體時且在形成所述間隙填充區之前執行。在一實施例中，所述方法更包括在形成所述間隙填充區之後，將所述載體自所述晶圓剝離。在一實施例中，所述方法更包括將所述多個晶片接合至載體，其中在已接合至所述載體的所述多個晶片上形成所述間隙填充區。在一實施例中，所述方法更包括在將所述晶圓與所述多個晶片進行接合之前，將所述載體自所述多個晶片及所述間隙填充區剝離，其中當將所述晶圓與所述多個晶片進行接合時，所述多個晶片位於所述重構晶圓中。
根據本揭露的一些實施例，一種方法包括：將第一晶圓的前側接合至第一載體；在所述第一晶圓接合至所述第一載體的情況下，對所述第一晶圓的半導體基底進行薄化以顯露出所述第一晶圓中的多個穿孔；在所述第一晶圓的背側上形成第一多個接合墊及第一介電層；將多個晶片藉由混合接合而接合至所述第一多個接合墊及所述第一介電層；將所述第一載體自所述第一晶圓及所述多個晶片剝離；以及在所述第一晶圓的所述前側上形成電 性連接件，其中所述電性連接件電性連接至所述多個穿孔。在一實施例中，所述第一晶圓藉由熔融接合而接合至所述第一載體，其中所述第一晶圓中的第二介電層接合至所述第一載體。在一實施例中，所述方法更包括將所述第二介電層圖案化以形成開口；以及對所述開口中的所述電性連接件進行電鍍。在一實施例中，所述方法更包括在對所述多個晶片進行接合之前，將第二晶圓接合至所述第一晶圓，其中所述第一晶圓及所述第二晶圓二者位於所述第一載體上。在一實施例中，所述方法更包括在剝離所述第一載體之前，接合第二載體，其中所述第一載體與所述第二載體位於所述第一晶圓及所述多個晶片的相對的側上。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
200:製程流程
202、204、206、208、210、212、214、216、218、220:製程

Claims (10)

  1. 一種晶圓及晶片的多層階堆疊方法，包括：將第一晶圓接合至第一載體，其中所述第一晶圓包括半導體基底及延伸至所述半導體基底中的第一多個穿孔；將第一多個晶片接合於所述第一晶圓上，其中所述第一多個晶片之間存在間隙；執行間隙填充製程，以在所述間隙中形成間隙填充區；將第二載體接合至所述第一多個晶片及所述間隙填充區上；將所述第一載體自所述第一晶圓剝離；以及形成電性連接至所述第一晶圓中的導電特徵的電性連接件，其中所述電性連接件藉由所述第一多個穿孔電性連接至所述第一多個晶片。
  2. 如請求項1所述的晶圓及晶片的多層階堆疊方法，其中所述第一晶圓的前側接合至所述第一載體，且其中所述方法更包括：對所述半導體基底進行拋光，以顯露出所述第一多個穿孔；以及形成電性連接至所述第一多個穿孔的接合墊。
  3. 如請求項1所述的晶圓及晶片的多層階堆疊方法，更包括：在將所述第一多個晶片接合於所述第一晶圓上之前，將第二晶圓接合於所述第一晶圓上，其中所述第一多個晶片更接合於所述第二晶圓上。
  4. 如請求項1所述的晶圓及晶片的多層階堆疊方法，更包括：將第二多個晶片接合至所述第一多個晶片上。
  5. 如請求項1所述的晶圓及晶片的多層階堆疊方法，更包括：將所述第二載體自所述第一多個晶片剝離。
  6. 如請求項1所述的晶圓及晶片的多層階堆疊方法，更包括：執行單體化製程，以將所述第一多個晶片及所述第一晶圓中的附加晶片分離至多個封裝中，其中所述多個封裝中的每一者包括所述第二載體的一部分。
  7. 一種晶圓及晶片的多層階堆疊方法，包括：形成間隙填充區以填充多個晶片之間的間隙，以形成重構晶圓；將晶圓與所述多個晶片進行接合，其中所述晶圓包括：半導體基底，延伸至所述晶圓的所有邊緣；以及多個穿孔，自所述半導體基底的前表面延伸至所述半導體基底的中間層階，其中所述中間層階位於所述半導體基底的所述前表面與所述半導體基底的背表面之間；對所述半導體基底進行薄化，以顯露出所述多個穿孔；以及形成電性連接至所述多個穿孔的多個電性連接件。
  8. 如請求項7所述的晶圓及晶片的多層階堆疊方法，更包括：將所述晶圓接合至載體，其中將所述多個晶片接合至所述晶圓是在將所述晶圓接合至所述載體時且在形成所述間隙填充區之前執行。
  9. 如請求項7所述的晶圓及晶片的多層階堆疊方法，更包括：將所述多個晶片接合至載體，其中在已接合至所述載體的所 述多個晶片上形成所述間隙填充區。
  10. 一種晶圓及晶片的多層階堆疊方法，包括：將第一晶圓的前側接合至第一載體；在所述第一晶圓接合至所述第一載體的情況下，對所述第一晶圓的半導體基底進行薄化以顯露出所述第一晶圓中的多個穿孔；在所述第一晶圓的背側上形成第一多個接合墊及第一介電層；將多個晶片藉由混合接合而接合至所述第一多個接合墊及所述第一介電層；將所述第一載體自所述第一晶圓及所述多個晶片剝離；以及在所述第一晶圓的所述前側上形成電性連接件，其中所述電性連接件電性連接至所述多個穿孔。
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