TWI762173B - 半導體記憶體結構及其形成方法 - Google Patents

Abstract

一種半導體記憶體結構，包含半導體基底，半導體基底包含第一主動區和截斷區。此半導體記憶體結構還包含設置於第一主動區中的源極/汲極區、設置於截斷區中的隔離結構、以及至少延伸通過截斷區中的隔離結構的第一閘極結構。第一閘極結構包含第一閘極電極層以及內襯於第一閘極電極層上的第一閘極襯層。第一閘極襯層包含在截斷區中的第一部分，且第一閘極襯層的第一部分的上表面低於源極/汲極區的底面。

Description

半導體記憶體結構及其形成方法

本揭露係有關於一種半導體記憶體結構，且特別是有關於動態隨機存取記憶體。

動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)裝置廣泛地應用於消費性電子產品中。為了增加動態隨機存取記憶體裝置內的元件密度以及改善其整體表現，目前動態隨機存取記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。然而，當元件尺寸持續縮小時，許多挑戰隨之而生。例如，改善源極/汲極接面漏電流(junction leakage)。因此，業界仍需要改進動態隨機存取記憶體裝置的製造方法，以克服元件尺寸縮小所產生的問題。

本發明實施例提供半導體記憶體結構。此半導體記憶體結構包含半導體基底，半導體基底包含第一主動區和截斷區。此半導體記憶體結構還包含設置於第一主動區中的源極/汲極區、設置於截斷區中的隔離結構、以及至少延伸通過截斷區中的隔離結構的第一閘極結構。第一閘極結構包含第一閘極電極層以及內襯於第一閘極電極層上的第一閘極襯層。第一閘極襯層包含在截斷區中的第一部分，且第一閘極襯層的第一部分的上表面低於源極/汲極區的底面。

本發明實施例提供半導體記憶體結構。此半導體記憶體結構包含半導體基底以及埋置於半導體基底中的閘極結構。閘極結構包含閘極襯層，閘極襯層包含第一部分以及突出於第一部分之上的第二部分。此半導體記憶體結構還包含設置於半導體基底中的源極/汲極區。源極/汲極區的底面高於閘極襯層的第一部分的上表面且低於閘極襯層的第二部分的上表面。

本發明實施例提供半導體記憶體結構的形成方法，此方法包含提供半導體基底，半導體基底包含截斷區和主動區。此方法還包含形成第一閘極結構通過截斷區且形成第二閘極結構通過主動區。第一閘極結構和第二閘極結構的每一個包含閘極電極層以及內襯於閘極電極層上的閘極襯層。此方法還包含形成圖案化遮罩層覆蓋第二閘極結構且暴露出第一閘極結構、使用圖案化遮罩層，蝕刻第一閘極結構的閘極襯層、以及形成源極/汲極區於主動區中。在蝕刻第一閘極結構的閘極襯層之後，第一閘極結構的閘極襯層的上表面低於源極/汲極區的底面。

以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。

第1A至1H圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在不同階段的平面示意圖。為了易於說明，第1A至1H圖標示參考方向，其中第一方向D1是通道延伸方向，第二方向D2是字元線延伸方向(或閘極延伸方向)，第三方向D3是位元線延伸方向。第一方向D1與第二方向D2之間夾一銳角，其範圍例如在約10度至約80度。第二方向D2大致垂直於第三方向D3。

第1A至1H圖也標示參考剖面，剖面A-A是平行於閘極結構(即第二方向D2)的軸向且通過閘極電極層的面。剖面B-B是平行於主動區的軸向(即第一方向D1)且通過主動區的面。剖面C-C是平行於閘極結構的軸向且通過閘極襯層的面。

第1A-1至1H-1圖顯示沿著第1A至1H圖的剖面A-A擷取的半導體記憶體結構的剖面示意圖。第1A-2至1H-2圖顯示沿著第1A至1H圖的剖面B-B擷取的半導體記憶體結構的剖面示意圖。第1D-3至1H-3圖顯示沿著第1D至1H圖的剖面C-C擷取的半導體記憶體結構的剖面示意圖。

提供半導體基底102，以用於形成半導體記憶體結構於其上。半導體基底102包含主動區104、隔離區106以及截斷區(chop region)108，如第1A、1A-1和1A-2圖所示。主動區104是沿著第一方向D1延伸的半導體區塊，並且每一個主動區104被兩個隔離區106以及截斷區108所定義。隔離結構110形成於半導體基底102的隔離區106和截斷區108中，從而圍繞且電性隔離這些主動區104。

隔離區106沿著第一方向D1延伸，並且在第二方向D2上間隔排列，從而將半導體基底102劃分出多個半導體長條(未顯示)。截斷區108(其以虛線表示)對應於半導體長條設置，且將半導體長條截斷成多個主動區104。在第二方向D2上，相鄰的截斷區108可以是錯位或不重疊的。

在一些實施例中，半導體基底102是元素半導體基底，例如矽基底、或鍺基底；或化合物半導體基底，例如碳化矽基底、或砷化鎵基底。在一些實施例中，半導體基底102可以是絕緣體上的半導體(semiconductor-on-insulator，SOI)基底。

隔離結構110自半導體基底102的上表面向下延伸。在一些實施例中，隔離結構110由介電材料形成，例如，氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合。隔離結構110的形成可包含使用一或多道蝕刻製程，形成溝槽於半導體基底102的隔離區106和截斷區108中，並且沉積介電材料以填充溝槽。之後，進行平坦化製程，移除形成於半導體基底102上表面之上的介電材料。

為了易於說明，將第1A圖中央的主動區標示為104A，並且將主動區104A兩側的截斷區標示為108A。

對半導體記憶體結構進行圖案化製程，以形成溝槽114(包含114 ₁、114 ₂、114 ₃以及114 ₄)於半導體基底102中，如第1B、1B-1和1B-2圖所示。溝槽114 ₁、114 ₂、114 ₃以及114 ₄沿著第二方向D2延伸，並在第三方向D3上排列。溝槽114延伸交替地通過主動區104和隔離結構110。

在一些實施例中，溝槽114 ₂與114 ₃延伸通過主動區104A，而溝槽114 ₁與114 ₄延伸通主動區104A兩側的截斷區108A，如第1B和1B-2圖所示。

形成溝槽114的圖案化製程包含形成圖案化遮罩層112於半導體基底102的上表面。圖案化遮罩層112具有對應於溝槽114的開口。在一些實施例中，圖案化遮罩層112可以是由介電材料形成的硬遮罩層，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合。圖案化製程還包含使用蝕刻製程移除半導體記憶體結構未被圖案化遮罩層112覆蓋的部分，以形成溝槽114。溝槽114的蝕刻深度在主動區104與隔離結構110中可以是不同的。

依序形成閘極介電層116、閘極襯層118、以及閘極電極層120於半導體記憶體結構之上，如第1C、1C-1和1C-2圖所示。閘極介電層116沿著圖案化遮罩層112上表面和側壁以及溝槽114側壁和底面形成，以部分填充溝槽114。在一些實施例中，閘極介電層116由氧化矽、氮化矽、氮氧化矽、及/或高介電常數的介電材料形成。閘極襯層118形成於閘極介電層116之上，以部分填充溝槽114。在一些實施例中，閘極襯層118由氮化鈦(TiN)、氮化鎢(WN)、及/或氮化鉭(TaN)形成。閘極電極層120形成於閘極襯層118上，以過量填充溝槽114的剩餘部分。在一些實施例中，閘極電極層120由金屬材料形成，例如，鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、釕(Ru)、及/或其他金屬材料。

對閘極電極層120和閘極襯層118進行蝕刻製程，以形成凹陷124延伸至半導體基底102中，如第1D、1D-1、1D-2、1D-3圖所示。蝕刻製程也可移除形成於圖案化遮罩層112上方的閘極介電層116。

在蝕刻製程之後，形成閘極結構122(包含122 ₁、122 ₂、122 ₃以及122 ₄)，並且每一個閘極結構122包含閘極介電層116、閘極襯層118、以及閘極電極層120。閘極襯層118內襯於閘極介電層116與閘極電極層120之間，閘極電極層120嵌套於閘極襯層118內。根據一些實施例，每一個閘極結構122延伸交替地通過主動區104和隔離結構110。閘極結構122可以作為所得到的半導體記憶體裝置的字元線，亦可稱為埋入式字元線(buried word line，BWL)。

在一些實施例中，閘極結構122 ₂與122 ₃延伸通過主動區104A。閘極結構122 ₁與122 ₄分別通過主動區104A兩側的截斷區108A，如第1D和1D-2圖所示。

形成圖案化遮罩層126於半導體記憶體結構之上，如第1E、1E-1、1E-2和1E-3圖所示。圖案化遮罩層126具有開口128，開口128對應於半導體基底102的截斷區108。在一些實施例中，圖案化遮罩層126可以由光阻材料形成。

在一些實施例中，開口128暴露出閘極結構122延伸通過截斷區108中的隔離結構110的部分。例如，開口128暴露出閘極結構122 ₁與122 ₄延伸通過截斷區108A的部分。圖案化遮罩層126覆蓋閘極結構122延伸通過主動區104以及通過隔離區106中的隔離結構110的部分。例如，圖案化遮罩層126覆蓋閘極結構122 ₂與122 ₃延伸通過主動區104A的部分。

使用圖案化遮罩層126，對閘極結構122進行蝕刻製程，以凹蝕閘極襯層118，從而在閘極電極層120與閘極介電層116之間形成間隙130，如第1F、1F-1、1F-2、1F-3圖所示。在蝕刻製程期間，閘極襯層118與閘極電極層120之間存在蝕刻選擇性，因此閘極電極層120可以被些許蝕刻或大致未被蝕刻。在蝕刻製程之後，移除圖案化遮罩層126。

閘極襯層118延伸通過截斷區108中的隔離結構110的部分被凹蝕，以形成間隙130於截斷區108中。閘極襯層118延伸通過主動區104和隔離區106中的隔離結構110的部分保持未蝕刻。舉例而言，如第1F-2圖所示，間隙130形成於截斷區108A中，並且主動區104A中的閘極襯層118保持未蝕刻。

在蝕刻製程之後，閘極襯層118被凹蝕的部分稱為凹部118A，而閘極襯層118保持未蝕刻的部分稱為凸部118B，其突出於凹部118A之上。根據一些實施例，凹部118A對應且位於截斷區108中，而凸部118B對應且位於主動區104與隔離區106中，如第1F-3圖所示。凹部118A與凸部118B在第二方向D2上交替排列。此外，凸部118B的上表面與閘極電極層120的上表面共平面。

形成蓋層132於凹陷124中，如第1G、1G-1、1G-2以及1G-3圖所示。蓋層132密封間隙130，以形成氣隙134於閘極電極層120與閘極介電層116之間。氣隙134位於截斷區108中，但未形成於主動區104中。此外，氣隙134在第二方向D2上介於閘極襯層118的相鄰兩個凸部118B之間。氣隙134暴露出凸部118B的側表面。

在一些實施例中，蓋層132由介電材料形成，例如，氧化矽、氮化矽、氮氧化矽、及/或前述之組合。形成蓋層132可包含沉積介電材料以填充凹陷124中，並且進行平坦化製程，移除形成於圖案化遮罩層112上表面之上的介電材料。

根據一些實施例，透過植入製程，形成源極/汲極區136和138於半導體基底102的主動區104中，如第1H-2圖所示。源極/汲極區138位於主動區104的中央，而源極/汲極區136位於主動區104的兩端。源極/汲極區136和138可以是摻雜的，並且PN接面(PN junction)形成於主動區104與源極/汲極區136或138之間。源極/汲極區136和138和延伸通過主動區的閘極結構(例如，主動區104A中的閘極結構122 ₂和122 ₃)的部分可結合形成電晶體，以用於所得到的半導體記憶體裝置。

在一些實施例中，閘極襯層118(位於截斷區108中)的凹部118A的上表面的水平低於源極/汲極區136的底面(即上述PN接面)的水平，而閘極襯層118(位於主動區104與隔離區106中)的凸部118B的上表面的水平高於源極/汲極區136的底面(即上述PN接面)的水平。

可形成介電結構144於半導體記憶體結構之上，並且形成導電部件於介電結構144中，以電性耦接源極/汲極區136和138。舉例而言，如第1H、1H-1、1H-2和1H-3圖所示，形成接觸插塞140於源極/汲極區138上；形成位元線142於接觸插塞140之上；以及形成接觸插塞146於源極/汲極區136上。在形成介電結構144和導電部件期間，可移除圖案化遮罩層112。還可形成額外組件於半導體記憶體結構之上，例如，電容器結構、內連線結構、或其他適用組件，以製得半導體記憶體裝置。舉例而言，電容器結構形成且電性連接至於接觸插塞146之上。透過接觸插塞146電容器結構電性偶接至源極/汲極區136。在一些實施例中，半導體記憶體裝置是動態隨機存取記憶體(DRAM)。

在一些實施例中，介電結構144包含多層介電層，並且由介電材料形成，例如，氧化矽、氮化矽、氮氧化矽、前述之多層、及/或前述之組合。

在一些實施例中，接觸插塞140部分延伸至半導體基底102中，且落在源極/汲極區138上。接觸插塞140可由半導體材料形成，例如多晶矽。

在一些實施例中，位元線142沿著第三方向D3延伸，並且透過接觸插塞140電性耦接至於源極/汲極區138。位元線142可由金屬或金屬氮化物形成，例如鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、前述之多層、或前述之組合。阻障層141可形成於位元線142與接觸插塞140之間。

在一些實施例中，接觸插塞146部分延伸至半導體基底102中，且落在源極/汲極區136上。形成於介電結構144之上的電容器結構(未顯示)可透過接觸插塞146電性耦接至源極/汲極區136。接觸插塞146可包含下部146L和上部146U。例如，接觸插塞146的下部146L由半導體材料形成，例如多晶矽。接觸插塞146的上部146U由金屬或金屬氮化物形成，例如鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、及/或氮化鉭(TaN)。矽化物層147可形成於接觸插塞146的下部146L與上部146U之間。

在一些情況下，於操作期間，閘極結構在截斷區的隔離結構中的部分(可稱為旁通字元線，passing WL)可能會在與其相鄰的主動區中(或隔離結構的側壁上)感應出通道層。這個通道層是不必要，並且可能會提供各種漏電路徑，例如自源極/汲極區的接面漏至半導體基底、至其他源極/汲極區上的接觸插塞、及/或其他的導電部件，從而導致半導體記憶體裝置儲存資料的劣化或損失。

根據本發明實施例，凹蝕截斷區(例如，截斷區108A)中的閘極襯層118，使得閘極襯層118的凹部118A的上表面水平低於源極/汲極區136的底面(即接面)水平，這增加了源極/汲極區136與相鄰的旁通字元線(例如，截斷區108A中的閘極結構122 ₁及/或122 ₄) 的導電材料之間的距離。此增加的距離可降低源極/汲極區與旁通字元線之間的電容，從而降低形成前述不必要之通道的可能性。這也進一步降低閘極引發汲極漏電流(GIDL)，從而提升半導體記憶體裝置的可靠性和製造良率。

再者，形成於截斷區108中的氣隙134具有較低的介電常數值(例如，約1)，其可降低源極/汲極區與旁通字元線之間的電容，進一步提升半導體記憶體裝置的可靠性和製造良率。

此外，主動區(例如主動區104A)中的閘極襯層118保持未凹蝕，使得閘極襯層118的凸部118B的上表面水平高於源極/汲極區136的底面水平。如此，可維持半導體記憶體裝置的電晶體的通道長度，這也維持半導體記憶體裝置的導通電流(Ion)。

第2圖是根據本發明的一些實施例，顯示半導體記憶體結構的剖面示意圖。第2圖所示的半導體記憶體結構與第1H-2圖所示的半導體記憶體結構相似，除了沒有閘極介電層形成於閘極襯層與隔離結構之間，閘極襯層118與隔離結構110界面相接。

第3A-1至3C-2圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在不同階段的剖面示意圖。第3A-1至3C-1圖對應於第1D至1H圖的剖面B-B。第3A-2至3C-2圖對應於1D至1H圖的剖面C-C。

在進行第1A-1至1D-3圖所述的步驟之後，對閘極結構122全面地進行蝕刻製程，以凹蝕閘極襯層118。在蝕刻製程之後，閘極電極層120突出於閘極襯層118之上，從而在閘極電極層120與閘極介電層116之間形成間隙302，如第3A-1和3A-2圖所示。

接著，對半導體記憶體結構進行如第1E-1至1F-3圖所述的步驟。使用圖案化遮罩層126(未顯示)，凹蝕截斷區108中的閘極襯層118，從而向下延伸位於截斷區108中的間隙302，如第3B-1和3B-2圖。擴大的間隙302標示為間隙302’。主動區104和隔離區106中的間隙302被圖案化遮罩層126(未顯示)覆蓋，因而未向下延伸。

閘極襯層118被凹蝕較多的部分稱為凹部118A，而閘極襯層118被凹蝕較少的部分稱為凸部118B。根據一些實施例，凹部118A對應且位於截斷區108，而凸部118B對應且位於主動區104與隔離區106。凹部118A與凸部118B在第二方向D2上交替排列。

接著對半導體記憶體結構進行如第1G-1至1H-3圖所述的步驟，以形成蓋層132、源極/汲極區136和138、介電結構144、接觸插塞140和146、以及位元線142，如第3C-1和3C-2圖所示。在一些實施例中，蓋層132密封間隙302和302’，以形成氣隙304於閘極電極層120與閘極介電層116之間。氣隙304連續地延伸通過主動區104、隔離區106和截斷區108，如第3C-2圖所示。

源極/汲極區136和138形成於半導體基底102的主動區104中。在一些實施例中，閘極襯層118(位於截斷區108中)的凹部118A的上表面的水平低於源極/汲極區136的底面的水平。閘極襯層118(位於主動區104與隔離區106中)的凸部118B的上表面的水平高於源極/汲極區136的底面的水平。

凹蝕的凸部118B可降低主動區104中的閘極結構(例如122 ₂或122 ₃)所產生的電場強度，以降低閘極引發汲極漏電流(GIDL)。再者，凸部118B的上表面保持高於源極/汲極區136的底面，這可維持半導體記憶體裝置的導通電流(Ion)。

根據上述，本發明實施例提供包含具有交替凹凸輪廓的閘極襯層，其中凹部對應於截斷區，而凸部對應於主動區。因此，在降低源極/汲極區與旁通字元線的電容的同時，保持半導體記憶體裝置的電晶體的導通電流(Ion)。提升半導體記憶體裝置的可靠性和製造良率，並且維持半導體記憶體裝置的導通電流。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102:半導體基底

104:主動區

104A:主動區

106:隔離區

108:截斷區

108A:截斷區

110:隔離結構

112:圖案化遮罩層

114:溝槽

114 ₁:溝槽

114 ₂:溝槽

114 ₃:溝槽

114 ₄:溝槽

116:閘極介電層

118:閘極襯層

118A:凹部

118B:凸部

120:閘極電極層

122:閘極結構

122 ₁:閘極結構

122 ₂:閘極結構

122 ₃:閘極結構

122 ₄:閘極結構

124:凹陷

126:圖案化遮罩層

128:開口

130:間隙

132:蓋層

134:氣隙

136:源極/汲極區

138:源極/汲極區

140:接觸插塞

141:阻障層

142:位元線

144:介電結構

146:接觸插塞

146L:下部

146U:上部

147:矽化物層

302:間隙

302’:間隙

304:氣隙

D1:第一方向

D2:第二方向

D3:第三方向

讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下： 第1A至1H圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在不同階段的平面示意圖。 第1A-1至1H-1圖、第1A-2至1H-2圖、以及第1D-3至1H-3圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在不同階段的剖面示意圖。 第2圖是根據本發明的一些實施例，顯示半導體記憶體結構的剖面示意圖。 第3A-1至3C-1圖以及第3A-2至3C-2圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在不同階段的剖面示意圖。

102:半導體基底

104A:主動區

108A:截斷區

110:隔離結構

116:閘極介電層

118:閘極襯層

118A:凹部

118B:凸部

120:閘極電極層

122₁:閘極結構

122₂:閘極結構

122₃:閘極結構

122₄:閘極結構

132:蓋層

134:氣隙

136:源極/汲極區

138:源極/汲極區

140:接觸插塞

141:阻障層

142:位元線

144:介電結構

146:接觸插塞

146L:下部

146U:上部

147:矽化物層

Claims (13)

1. 一種半導體記憶體結構，包括：一半導體基底，包括一第一主動區、兩個隔離區和一截斷區，其中該主動區被所述兩個隔離區和該截斷區所定義；一源極/汲極區，設置於該第一主動區中；一隔離結構，設置於該截斷區中；以及一第一閘極結構，至少延伸通過該截斷區中的該隔離結構，其中該第一閘極結構包括：一第一閘極電極層以及內襯於該第一閘極電極層上的一第一閘極襯層，其中該第一閘極襯層包括在該截斷區中的一第一部分，且該第一閘極襯層的該第一部分的一上表面低於該源極/汲極區的一底面。
2. 如請求項1之半導體記憶體結構，更包括：一第二閘極結構，延伸通過該第一主動區，其中該第二閘極結構包括：一第二閘極電極層以及內襯於該第二閘極電極層上的一第二閘極襯層，其中該第二閘極襯層包括在該第一主動區中的一第二部分，該第二閘極襯層的該第二部分的一上表面高於該源極/汲極區的該底面，且該源極/汲極區設置於該第一閘極結構與該第二閘極結構之間。
3. 如請求項1之半導體記憶體結構，其中該第一閘極結構更延伸通過該半導體基底的一第二主動區，其中該第一閘極襯層更包括在該第二主動區中的一第二部分，且該第一閘極襯層的該 第二部分的一上表面高於該第一閘極襯層的該第一部分的該上表面。
4. 如請求項3之半導體記憶體結構，更包括：一蓋層，設置於該第一閘極結構之上；以及一氣隙，位於該蓋層與該第一閘極襯層之間，其中該氣隙暴露出該第二部分的側表面。
5. 如請求項4之半導體記憶體結構，其中該氣隙連續地延伸於該第一閘極襯層的該第一部分和該第二部分之上。
6. 如請求項1之半導體記憶體結構，其中該第一閘極襯層與該截斷區中的該隔離結構界面相接。
7. 一種半導體記憶體結構，包括：一半導體基底，包括一第一主動區、兩個隔離區和一截斷區，其中該主動區被所述兩個隔離區和該截斷區所定義；一隔離結構，設置於該截斷區中；一閘極結構，埋置於該半導體基底中，其中該閘極結構延伸通過該主動區以及該截斷區，且該閘極結構包括一閘極襯層，該閘極襯層包括：一第一部分，位於該截斷區，以及突出於該第一部分之上的一第二部分，位於該主動區；以及一源極/汲極區，設置於該半導體基底中，其中該源極/汲極區的一底面高於該閘極襯層的該第一部分的一上表面且低於該閘極襯層的該第二部分的一上表面。
8. 如請求項7之半導體記憶體結構，其中該閘極結構更包括：一閘極介電層和一閘極電極層，其中該閘極襯層設置於該閘極電極層與該閘極介電層之間。
9. 如請求項7之半導體記憶體結構，更包括：一隔離結構，設置於該半導體基底中，其中該閘極襯層的該第一部分設置於該隔離結構中，該隔離結構隔開該源極/汲極區與該閘極襯層的該第一部分，且該半導體基底包括一主動區，且該源極/汲極區與該閘極襯層的該第二部分設置於該主動區中。
10. 如請求項7之半導體記憶體結構，更包括：一介電結構，設置於該半導體基底之上；一接觸插塞，設置於該介電結構中且位於該源極/汲極區之上，其中該接觸插塞電性連接至一電容器。
11. 一種半導體記憶體結構的形成方法，包括：提供一半導體基底，該半導體基底包括一截斷區和一主動區；形成一第一閘極結構通過該截斷區且形成一第二閘極結構通過該主動區，其中該第一閘極結構和該第二閘極結構的每一個包括：一閘極電極層以及內襯於該閘極電極層上的一閘極襯層；形成一圖案化遮罩層覆蓋該第二閘極結構且暴露出該第一閘極結構；使用該圖案化遮罩層，蝕刻該第一閘極結構的該閘極襯層；以及 形成一源極/汲極區於該主動區中，其中在蝕刻該第一閘極結構的該閘極襯層之後，該第一閘極結構的該閘極襯層的一上表面低於該源極/汲極區的一底面。
12. 如請求項11之半導體記憶體結構的形成方法，其中蝕刻該第一閘極結構的該閘極襯層形成一間隙，其中該方法更包括：形成一蓋層於該第一閘極結構之上，以密封該間隙。
13. 如請求項11之半導體記憶體結構的形成方法，更包括：在蝕刻該第一閘極結構的該閘極襯層之前，凹蝕該第一閘極結構和該第二閘極結構兩者的該等閘極襯層，使得該等閘極電極層突出於該等閘極襯層之上。

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