TWI808383B - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構包括一基底以及設置於基底內的一埋入式閘極結構。埋入式閘極結構係包含閘極介電層、第一功函數層、一阻障層以及第二功函數層。閘極介電層係位於基底中之溝槽的側壁和底面上。第一功函數層位於溝槽中，且接觸前述閘極介電層的側壁和底面。阻障層位於第一功函數層的頂面上。第二功函數層則位於前述阻障層的上方，且第二功函數層的側壁係與閘極介電層之間相隔一距離。半導體結構更包括位於溝槽中且位於第二功函數層上的一絕緣層。

Description

半導體結構及其製造方法

本發明係有關於一種半導體結構及其製造方法，且特別係有關於一種動態隨機存取記憶體的半導體結構及其製造方法。

動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)裝置廣泛地應用於消費性電子產品中。為了增加動態隨機存取記憶體裝置內的元件集積度以及改善其整體表現，目前動態隨機存取記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。然而，當元件尺寸持續縮小時，許多挑戰隨之而生。例如，改善閘極引發汲極漏電流(gate induced drain leakage，GIDL)。因此，業界仍需要改進動態隨機存取記憶體裝置的製造方法，以克服元件尺寸縮小所產生的問題。

本發明揭示一種半導體結構，包括：一基底以及設置於前述基底內的一埋入式閘極結構。埋入式閘極結構包含一閘極介電層、一第一功函數層、一阻障層以及一第二功函數層。閘極介電層位於前述基底中之一溝槽的側壁和底面上。第一功函數層位於溝槽中，且接觸前述閘極介電層的側壁和底面。阻障層位於第一功函數層的頂面上。第二功函數層位於阻障層的上方，且第二功函數層的側壁與閘極介電層之間相隔一距離。半導體結構更包括位於溝槽中且位於前述第二功函數層上的一絕緣層。

本發明揭示一種半導體結構的製造方法，包括提供一基底，且在前述基底中形成向下延伸之一溝槽；在前述溝槽的側壁和底面上形成一閘極介電層；在前述閘極介電層的下方側壁和底面上以及在前述溝槽的下部中形成一第一功函數層；在前述閘極介電層的上方側壁及前述第一功函數層的頂面上形成一阻障材料層；在前述阻障材料層上形成一第二功函數材料層；下凹前述第二功函數材料層，以在前述阻障材料層上形成一第二功函數層，並暴露出位於前述閘極介電層的上方側壁上的部分的前述阻障材料層；去除部分的前述阻障材料層，以形成一阻障層於前述第二功函數層和前述第一功函數層之間，並在前述第二功函數層的側壁與前述閘極介電層之間形成空隙；以及形成一絕緣層於前述溝槽中且位於前述第二功函數層上。

100:基底

102:淺溝槽隔離結構

103:溝槽

A_A:主動區

BL:位元線

104:字元線組

104A,104B:埋入式字元線

106:摻雜區域之底面

107:電容器接觸件

109:位元線接觸件

111:遮罩層

100a,102a,111a,115a,117a,123a:頂面

103s,112s,117s,120s,123s:側壁

103b,112b,117b:底面

112:閘極介電層

112s-2:閘極介電層的下方側壁

112s-1:閘極介電層的上方側壁

115:第一阻障層

WF-1:第一功函數層

117:導電層

119:阻障材料層

120:第二阻障層

122:第二功函數材料層

123:第二功函數層

125,125’:空隙

125G:氣隙

126,127:絕緣部

128:絕緣層

605:絕緣蓋層

607:間隔物

610:層間絕緣層

t1,t2:厚度

D1,D2,D3:方向

第1A-1F圖為根據本發明的一實施例之製造半導體結構的不同中間階段所對應的剖面示意圖。

第2圖為根據本發明的另一實施例之製造半導體結構的中間階段的剖面示意圖。

第3圖為根據本發明的另一實施例之製造半導體結構的中間階段的剖面示意圖。

第4圖為根據本發明的其他實施例之製造半導體結構的中間階段的剖面示意圖。

第5圖是根據本發明的一實施例之製造半導體結構的中間階段的剖面示意圖。

第6圖是根據本發明的一實施例之記憶體裝置的上視示意圖，第7圖為根據第6圖中的剖面線7-7線段繪製的剖面示意圖。

參照本發明實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似 之元件標號表示相同或相似之元件，以下段落將不再一一贅述。

第1A-1F圖是根據本發明的一實施例之製造半導體結構的不同中間階段所對應的剖面示意圖。第6圖是根據本發明的一實施例之記憶體裝置的上視示意圖。其中第1A-1F圖係對應第6圖中的剖面線7-7所繪製。

請參照第1A圖，提供一基底100，基底100包含向下延伸之溝槽103，且溝槽103的側壁103s和底面103b上具有一閘極介電層112。基底100的材料例如可包含半導體材料。在一實施例中，基底100係包括矽、砷化鎵、氮化鎵、矽化鍺、其他合適之材料或前述之組合。在其他實施例中，基底100為絕緣層上覆矽之基底。

在一實施例中，可在基底100上形成一遮罩材料層，對遮罩材料層進行圖案化而形成遮罩層111。遮罩層111例如可包括氧化矽或其他合適之材料。遮罩層111例如包括四乙氧基矽烷(tetraethoxysilane，TEOS)。接著，以遮罩層111為一蝕刻遮罩，可對遮罩層111和下方的基底100進行蝕刻和填入隔離材料，以形成環繞多個主動區A_A的淺溝槽隔離結構102(如第6圖所示主動區A_A以外的區域)。之後，在對應後續形成字元線的位置，對遮罩層111和下方的基底100進行蝕刻製程以形成溝槽103，其中相鄰的溝槽103係在方向D1(第6圖)上互相分離，而各個溝槽103在基底100中沿著方向D3水平延伸，並沿著方向D2向下延伸。

回到第1A圖，接著，在溝槽103的側壁103s和底面103b上形成閘極介電層112。閘極介電層112可通過熱氧化製程、沉積製程、任何合適的製程或前述之組合而形成。在一實施例中，例如是對含矽的基底100進行熱氧化製程，以在溝槽103的側壁103s和底面103b上形成氧化矽層，而作為閘極介電層112。在其他實施例中，例如可先在基底100的溝槽103中形成多晶矽襯層(包括覆蓋遮罩層111的側壁)，之後再進行熱氧化製程以氧化多晶矽襯層，而形成閘極介電層112。

在一實施例中，閘極介電層112可為單層結構或多層結構，且其材料可包括氧化矽、氮化矽、其他合適之材料或前述之組合。舉例而言，閘極介電層112可為氧化矽/氮化矽/氧化矽的結構(ONO結構)，或者NONON結構。為簡化圖式，係繪示單層的閘極介電層112以利說明。於一示例中，閘極介電層112為一氧化矽層。

之後，在溝槽103的下方部分形成第一功函數層WF-1。第一功函數層WF-1可包含單層或多層的材料層，例如單層的金屬層、或是金屬氮化物層和金屬層之組合。在此實施例中，第一功函數層WF-1例如是(但不限於)包含第一阻障層115和導電層117。繼續參照第1A圖。可順應性地(conformably)於基底100上和溝槽103的閘極介電層112上沉積一第一阻障材料層(未示出)，然後在基底100和第一阻障材料層上形成導電材料層(未示出)並填滿溝槽103。之後，利用例如化學機械研磨(CMP)製程、回蝕(etching back)製程或其他合適的製程，以去除位於溝槽103以外的第一阻障材料層和導電材料層。之後，例如使用選擇性蝕刻製程，下凹(recessing)溝槽103內的第一阻障材料層和導電材料層，而留在溝槽103的下方部分的第一阻障材料層和導電材料層的部分則分別形成第一阻障層115和導電層117，且第一阻障層115的頂面115a和導電層117的頂面117a大致上共平面。

如第1A圖所示，第一阻障層115和導電層117係形成於溝槽103的下方部分，並構成第一功函數層WF-1。其中，第一阻障層115接觸閘極介電層112，並形成於閘極介電層112及導電層117之間。具體而言，第一阻障層115係位於閘極介電層112的下方側壁112s-2和底面112b及導電層117的側壁117s和底面117b之間。

在一實施例中，第一阻障層115的材料係包括導電金屬，例如金屬、金屬合金、金屬氮化物或金屬矽化物。在一實施例中，第一阻障層115的材料包括氮化鈦(TiN)、氮化鈦矽(TiSiN)、氮化鉭(TaN)、氮化鎢(WN)、鉭(Ta)、鈦(Ti)、鎢(W)、釕(Ru)、鋁(Al)、或其他合適的導電材料。在一實施例中，第一阻障層115可通過使用一沉積製程，例如物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、或原子層沉積(ALD)製程而形成。

在一實施例中，導電層117的材料係包括導電金屬，例如金屬、金屬合金、金屬氮化物或金屬矽化物。在一實施例中，導電 層117的材料包括鎢、鉭、鈦、釕、鋁、氮化鎢、氮化鈦、氮化鈦矽、氮化鉭、或其他合適的導電材料。在一實施例中，導電層117可通過使用一沉積製程，例如PVD、CVD、或ALD等製程而形成。

接著，如第1B圖所示，在基底100上方以及溝槽103的上方部分順應性的形成一阻障材料層119。在一實施例中，係在閘極介電層112的上方側壁112s-1、第一阻障層115的頂面115a上、以及導電層117的頂面117a上形成阻障材料層119。如第1B圖所示，阻障材料層119係延伸至基底100的上方，例如是延伸至遮罩層111的頂面111a上。

在一實施例中，第一阻障層115係具有大致上均勻的厚度，例如厚度t1；阻障材料層119係具有大致上均勻的厚度，例如厚度t2。根據實施例提出的製造方法，阻障材料層119的厚度t2係定義了後續製程中形成的空隙(如後續第1E、2圖所示之空隙125、125’)在方向D1上的寬度，進而影響了後續製得的埋入式閘極結構與溝槽103側壁上的閘極介電層112之間的距離。阻障材料層119越厚，後續形成的第二功函數層(如後續第1E、2圖所示之第二功函數層123)至閘極介電層112之間的距離越遠，則第二功函數層123在基底中引發的電場越小，可縮窄在基底中形成的通道寬度，進而抑止閘極引發汲極漏電流。

在一實施例中，阻障材料層119的厚度t2係大致等於第一 阻障層115的厚度t1，如第1B圖所示。在其他實施例中，厚度t2係大於厚度t1。在一示例中，厚度t1例如是在3.5nm至5.5nm的範圍之間，例如4nm至5nm；厚度t2例如是在4.5nm至7.5nm的範圍之間，例如5nm至7nm。

在一實施例中，阻障材料層119的材料係包括導電金屬，例如金屬、金屬合金、金屬氮化物或金屬矽化物。在一實施例中，阻障材料層119的材料包括氮化鈦、氮化鈦矽、氮化鉭、氮化鎢、鉭、鈦、鎢、釕、鋁、或其他合適的導電材料。在一實施例中，阻障材料層119可藉由沉積製程，例如PVD、CVD或ALD等製程而形成。

在一實施例中，阻障材料層119與第一阻障層115係包含相同的導電材料。在其他實施例中，阻障材料層119與第一阻障層115係包含不同的導電材料。再者，在一實施例中，阻障材料層119係不同於導電層117的材料，且阻障材料層119的功函數係小於導電層117的功函數。在一實施例中，第一阻障層115及阻障材料層119包含氮化鈦，而導電層117包含鎢。

接著，如第1C圖所示，在阻障材料層119上形成一第二功函數材料層122，其包含例如導體材料。第二功函數材料層122例如是填滿溝槽103的留下空間，且與阻障材料層119直接接觸。在一實施例中，導電層117係與第二功函數材料層122通過阻障材料層119 而隔離開來；亦即，第二功函數材料層122不與導電層117接觸。

在一實施例中，第二功函數材料層122例如包括摻雜或未摻雜之多晶矽、或金屬、金屬合金、金屬氮化物、金屬矽化物等。在一實施例中，第二功函數材料層122的材料包括多晶矽、氮化鈦、氮化鈦矽、氮化鉭、氮化鎢、鉭、鈦、鎢、釕、鋁、或其他合適的導電材料。在一實施例中，第二功函數材料層122可通過使用一沉積製程，例如PVD、CVD、ALD等製程而形成。

在一實施例中，第二功函數材料層122係不同於第一阻障層115的材料、導電層117的材料以及阻障材料層119的材料。再者，在一實施例中，第二功函數材料層122的功函數係小於導電層117的功函數。

接著，如第1D圖所示，去除位於基底100上方的第二功函數材料層122，並下凹位於溝槽103內的第二功函數材料層122，以形成一第二功函數層123。在一實施例中，形成的第二功函數層123係對應於導電層117之頂面117a的上方，且第二功函數層123與導電層117係以部分的阻障材料層119而彼此隔離。在一實施例中，可通過CMP、回蝕製程、選擇性蝕刻製程、其他合適的製程或前述之組合，去除位於溝槽103以外的第二功函數材料層122的部分，再下凹去除位於溝槽103內的一部份的第二功函數材料層122，以形成第二功函數層123。在一實施例中，第二功函數層123的頂面123a係 不高過主動區中的摻雜區域(未示出)(例如作為源極/汲極區域)之底面的水平高度，以增加摻雜區域之底部與埋入式閘極結構的距離，因此可有助於減少漏電流的情形。

接著，如第1E圖所示，在一實施例中，去除部分的阻障材料層119，而留下的阻障材料層119的部份則形成一第二阻障層120。形成的第二阻障層120例如是位於第二功函數層123和導電層117之間。再者，去除部分的阻障材料層119後，係在第二功函數層123的側壁123s與閘極介電層112之間形成空隙(spacing)125。

在一實施例中，可去除阻障材料層119暴露出的部分，以及去除位於第二功函數層123的側壁123s與閘極介電層112之間的阻障材料層119的至少一部分，以形成空隙125。在一實施例中，係利用選擇性蝕刻製程去除阻障材料層119。例如，可選用相對於第二功函數層123的材料具有選擇性的蝕刻劑或蝕刻氣體對阻障材料層119進行濕式蝕刻或乾式蝕刻。

值得一提的是，空隙125在方向D1上的寬度是根據阻障材料層119的厚度t2而決定，因此可通過控制厚度t2來控制第二功函數層123與基底100間在方向D1上的距離，進而控制第二功函數層123所形成的電場，以抑制GIDL的路徑。

此外，形成的空隙125的深度可以依實際應用條件而做合適的控制與調整。例如，在本實施例中，空隙125可以完全暴露出 第二功函數層123的側壁123s(如第1E圖)。詳細而言，係將未被第二功函數層123覆蓋的阻障材料層119的部份完全去除，因此，所形成的空隙125係暴露出部分的閘極介電層112、第二功函數層123的所有側壁123s以及第一阻障層115的頂面115a。在另一實施例中，空隙125可以僅暴露出第二功函數層123的部分的側壁123s(如第2圖)。在其他實施例中，空隙125亦可向下延伸至暴露出導電層117的部分的側壁117s。

請參照第1E圖，在進行前述之去除部分的阻障材料層119的步驟之後，第二功函數層123的側壁123s係與形成的第二阻障層120的側壁120s大致上共平面。另外，在一實施例中，在進行前述之去除部分的阻障材料層119的步驟之後，導電層117係被第一阻障層115與第二阻障層120包圍。

第2圖為根據本發明的另一實施例之製造半導體結構的中間階段的剖面示意圖，其係作為第1E圖的步驟的替代性實施例。相對於第1E圖，此處可以只去除位於第二功函數層123的側壁123s旁的阻障材料層119的一部分。因此，空隙125’僅暴露出第二功函數層123的部分的側壁123s。

接著，參照第1F圖，在形成空隙125(第1E圖)之後，形成一絕緣層128於溝槽103中且位於第二功函數層123的上方，以覆蓋第二功函數層123、第二阻障層120、以及第一阻障層115。本實施 例中，絕緣層128更填入位於第二功函數層123的側壁123s與閘極介電層112之間的空隙125。在其他實施例中，絕緣層128也可以部份填滿空隙125或保留完整的空隙125(如第3圖)。另外，在其他實施例中，也可以將多層的絕緣材料填入於溝槽103中。亦即，絕緣層128包含多層的絕緣材料層(如第4圖)。

絕緣層128的材料例如包括氮化物、氧化物、其他合適之介電材料或前述之組合。在一實施例中，絕緣層128的材料包括氮化矽、氧化矽、其他合適之材料或前述之組合。絕緣層128可以是單層或多層絕緣材料。在一實施例中，絕緣層128係包含與閘極介電層112不同的絕緣材料。再者，絕緣層128可以是通過PVD、CVD、ALD、旋轉塗佈製程、其他合適的製程或前述之組合而形成。

第3圖為根據本發明的另一實施例之製造半導體結構的中間階段的剖面示意圖。第4圖為根據本發明的其他實施例之製造半導體結構的中間階段的剖面示意圖。第3圖及第4圖係作為第1F圖的步驟的替代性實施例。

請參照第3圖，此處形成的絕緣層128僅部份填入或不填入空隙125，因此第二功函數層123的側壁123s與閘極介電層112之間具有一氣隙(air gap)125G，而絕緣層128位於第二功函數層123的頂面123a及氣隙125G的上方。在本實施例中，由於空氣的介電常數較絕緣層128高，因此相對於第1F圖的實施例而言，氣隙 125G可進一步減少漏電流的情形。

請參照第4圖，此處形成的絕緣層128包含兩個絕緣部126和127。具體而言，在第1E圖的步驟之後，可在基底100上以及溝槽103內，先順應性的形成絕緣部126，並繼續在基底100上以及溝槽103內毯覆性的形成絕緣部127。如圖所示，絕緣部126係位於溝槽103中且位於第二功函數層123上，且絕緣部126填入第二功函數層123的側壁123s與閘極介電層112之間的空隙125。絕緣部126更覆蓋第二功函數層123的頂面123a與側壁123s。在一實施例中，絕緣部126和絕緣部127可包含不同材料。例如，絕緣部126為一氧化層，絕緣部127為一氮化層。在另一實施例中，絕緣部126可包含與閘極介電層112相同的絕緣材料，例如氧化矽。在本實施例中，藉由形成多層結構的絕緣層128，可進一步的選取不同介電常數的絕緣材料以提高絕緣層128整體的介電常數，因此相對於第1F圖的實施例而言，可進一步減少漏電流的情形。

第5圖是根據本發明的一實施例之製造半導體結構的中間階段的剖面示意圖。接續於第1F圖，在形成絕緣層128之後，可進行平坦化製程，以去除部分的絕緣層128，直至暴露出遮罩層111的頂面111a。如第5圖所示，在平坦化後，溝槽103中位於留下的絕緣層128下方的第一功函數層WF-1、第二功函數層123、以及第二阻障層120係構成本發明的埋入式閘極結構。本實施例中，第一功函數層WF-1包括第一阻障層115及導電層117。在其他實施例 中，第一功函數層WF-1亦可僅包括導電層117。

本發明實施例的埋入式閘極結構可應用於一動態隨機存取記憶體(DRAM)裝置，以作為埋入式字元線。以下係提出一示例說明形成如實施例之埋入式閘極結構後，製作一DRAM裝置的後續製程。請參照第6、7圖。第6圖是根據本發明的一實施例之記憶體裝置的上視示意圖，第7圖為根據第6圖中的剖面線7-7線段繪製的剖面示意圖。第6、7圖中與第1A-1F、2-5圖中相同或相似的元件係沿用相同或相似的標號，以利清楚說明。再者，如第7圖所示之埋入式閘極結構係以前述第5圖之埋入式閘極結構接續進行說明，但本發明不限於此。

如第6圖所示，記憶體裝置包括基底100、多個淺溝槽隔離結構102、多個主動區A_A、多個位元線BL、多個字元線組104、多個電容器接觸件107以及多個位元線接觸件109。基底100中形成有多個摻雜區域以作為主動區A_A，各個主動區A_A大致沿著方向D1(例如X方向)排列並與方向D1呈一夾角。基底100中還形成有環繞主動區A_A的淺溝槽隔離結構102(未示出)。在此實施例中，主動區A_A是以波浪狀的形式在方向D1上交替形成，但本發明不限於此。

多條位元線BL係形成於基底100的上方，各條位元線BL沿著方向D1延伸，且相鄰的位元線BL在方向D3上相距排列。多條字元線組104係形成於基底100中，分別沿著方向D3延伸。在一實施例中，每一字元線組104具有兩個埋入式字元線104A、104B， 且相鄰的埋入式字元線104A、104B在方向D1上相距排列。各個埋入式字元線104A/104B的剖面結構與第5圖所示的埋入式閘極結構相同，此處不再贅述。

如第6圖所示，每一主動區A_A橫越一組對應的字元線組104(例如包含埋入式字元線104A、104B)，且每一主動區A_A與所對應的位元線BL具有一重疊區域(例如主動區A_A的中間區段)和位於兩側的非重疊區域。在每一主動區A_A與位元線BL的兩個非重疊區域中分別具有一電容器接觸件107與上方的電容器(未示出)電性連接。各個電容器接觸件107位於相鄰的兩條位元線BL之間。在一實施例中，電容器接觸件107位於基底100之上，且接觸一部分的基底100的摻雜區域的上表面。例如第6、7圖所示，對應於一個主動區A_A的兩個電容器接觸件107分別配置於此主動區A_A的字元線組104的兩側，以電性連接鄰近於字元線組104的兩側的摻雜區域(主動區A_A)。因此，電容器接觸件107接觸基底100的摻雜區域係作為記憶體裝置的源極/汲極區域。

如第6、7圖所示，每一主動區A_A在與位元線BL的重疊區域處具有一位元線接觸件109。在一實施例中，位元線接觸件109係埋置於兩相鄰埋入式字元線104A和104B的絕緣層128之間，其中位元線接觸件109的底面係與基底100的摻雜區域接觸。位元線接觸件109的製作方式例如是，在兩相鄰埋入式字元線104A和104B的絕緣層128之間形成開口，且前述開口暴露出部分的基底100的摻雜區域，接著於基底上及前述開口中全面性地沉積多晶矽，再依序 全面性地沉積例如鈦、鎢、鉭、氮化鈦、氮化鉭、氮化鎢等一或多種導電材料以及例如氮化矽之絕緣材料後，沉積光阻及遮罩材料並進行微影蝕刻製程以形成包括位元線接觸件109、位元線BL及絕緣蓋層605的堆疊結構。值得一提的是，位於前述開口中的多晶矽在此作為位元線接觸件109，而位於位元線接觸件109上的位元線BL可包含鈦、鎢、鉭、氮化鈦、氮化鉭、氮化鎢等一或多種導電材料，且位元線BL沿著方向D1延伸。

如第6、7圖所示，每一條位元線BL在橫越所對應的字元線組104時，可利用位元線接觸件109電性連接所對應的兩個埋入式字元線104A、104B，例如位元線接觸件109的底部係接觸兩個字元線之間的基底100的摻雜區域的上表面。

再者，如第7圖所示，可在絕緣蓋層605和位元線BL的側壁上形成間隔物607(其材料例如包括氧化矽、氮化矽、空氣隙等一或多種材料)。例如，在前述的微影蝕刻製程後，可順應性地在基底上沉積一襯層(例如氮化矽)並進行乾式蝕刻以在絕緣蓋層605及位元線BL的側壁上形成間隔物607。接著，在基底上全面性地形成絕緣材料後，以絕緣蓋層605為停止層進行平坦化製程以在位元線BL的兩側形成層間絕緣層610。之後，利用例如微影蝕刻等製程，形成貫穿層間絕緣層610及遮罩層111的接觸孔(未示出)，以暴露出部分的基底100的摻雜區域。接著，於接觸孔中沉積包括多晶矽、氮化鈦或鎢等一或多種導電材料，並且例如以CMP方式去除層間絕緣層610上方多餘的導電材料，以形成電容器接觸件107。在一實施例 中，電容器接觸件107、位元線接觸件109、位元線BL、與絕緣蓋層605係形成於層間絕緣層610中，電容器接觸件107的頂面以及絕緣蓋層605的頂面例如可與層間絕緣層610的頂面大致同平面。

綜合上述，本發明所提出之半導體結構及其製造方法，具有與第一功函數層117不同功函數的第二功函數層123，其中第二功函數層123的功函數小於第一功函數層117的功函數，因此可以減少第二功函數層123於基底中引發的電場，進而調整閘極通道的寬度以抑制閘極引發汲極漏電流。

此外，本發明更可透過控制空隙125/125’的寬度(即阻障材料層的厚度t2)來控制第二功函數層123到基底100的距離，來調整第二功函數層123在基底中引發的電場以抑制閘極引發汲極漏電流。此外，本發明亦可在第二功函數層123上方以及第二功函數123與基底100間形成不同結構的介電質，來抑制閘極引發汲極漏電流。例如，可形成單層結構(如第1E圖的絕緣層128)或多層結構(如第3圖的氣隙125G及絕緣層128、或第4圖包括絕緣部126及127的絕緣部128)的介電質，來抑制閘極引發汲極漏電流。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:基底

102:淺溝槽隔離結構

111:遮罩層

100a,111a,123a:頂面

103s,112s,117s,120s,123s:側壁

103b,117b:底面

112:閘極介電層

112s-2:閘極介電層的下方側壁

112s-1:閘極介電層的上方側壁

WF-1:第一功函數層

115:第一阻障層

117:導電層

120:第二阻障層

123:第二功函數層

125:空隙

128:絕緣層

Claims (15)

1. 一種半導體結構，包括：一基底；一埋入式閘極結構，設置於該基底內，該埋入式閘極結構包括：一閘極介電層，位於該基底中之一溝槽的側壁和底面上；一第一功函數層，位於該溝槽中且接觸該閘極介電層的側壁和底面；一阻障層，係位於該第一功函數層的頂面上；及一第二功函數層，位於該阻障層的上方，且該第二功函數層的側壁係與該閘極介電層之間相隔一距離，其中該阻障層的厚度定義該距離的寬度，且該距離的該寬度與該阻障層的該厚度相等，其中該阻障層的側壁與該第二功函數層的該側壁共平面，該第二功函數層的該側壁的所有部分與該閘極介電層之間以及該阻障層的該側壁的所有部分與該閘極介電層之間係完全地填入空氣或完全地填入不包含金屬的一介電材料層；以及一絕緣層，位於該溝槽中且位於該第二功函數層上。
2. 如請求項1所述之半導體結構，其中該絕緣層的一延伸部分為填入該第二功函數層的該側壁與該閘極介電層之間以及該阻障層的該側壁與該閘極介電層之間的空隙的前述介電材料層。
3. 如請求項1所述之半導體結構，其中該絕緣層包含： 一第一絕緣部，位於該溝槽中，且該第一絕緣部為填入該第二功函數層的該側壁與該閘極介電層之間以及該阻障層的該側壁與該閘極介電層之間的空隙的前述介電材料層；以及一第二絕緣部，位於該溝槽中且位於該第一絕緣部上。
4. 如請求項3所述之半導體結構，其中該第一絕緣部更覆蓋該第二功函數層的頂面及該側壁，該第二絕緣部與該第二功函數層係以該第一絕緣部相互分離。
5. 如請求項3所述之半導體結構，其中該第一絕緣部包含與該閘極介電層相同的材料，該第一絕緣部與該第二絕緣部包含不同的材料。
6. 如請求項1所述之半導體結構，其中該第二功函數層的該側壁與該閘極介電層之間以及該阻障層的該側壁與該閘極介電層之間係具有一氣隙，而該絕緣層位於該第二功函數層的頂面及該氣隙的上方。
7. 如請求項1所述之半導體結構，其中該第一功函數層包括：一第一阻障層，位於該溝槽中且位於該閘極介電層的該側壁和該底面上；以及一導電層，位於該溝槽中，且該第一阻障層圍繞該導電層的側壁和底面，其中位於該第一功函數層的該頂面上的該阻障層為一第二阻 障層。
8. 如請求項7所述之半導體結構，其中該第二阻障層的功函數係小於該導電層的功函數，而大於該第二功函數層的功函數。
9. 一種半導體結構的製造方法，包括：提供一基底，且在該基底中形成向下延伸之一溝槽；在該溝槽的側壁和底面上形成一閘極介電層；在該閘極介電層的下方側壁和底面上以及在該溝槽的下部中形成一第一功函數層；在該閘極介電層的上方側壁及該第一功函數層的頂面上形成一阻障材料層；在該阻障材料層上形成一第二功函數材料層；下凹該第二功函數材料層，以在該阻障材料層上形成一第二功函數層，並暴露出位於該閘極介電層的該上方側壁上的部分的該阻障材料層；去除部分的該阻障材料層，以形成一阻障層於該第二功函數層和該第一功函數層之間，並在該第二功函數層的側壁與該閘極介電層之間形成空隙(spacing)，其中該空隙的寬度與該阻障層的厚度相等，該阻障層的側壁與該第二功函數層的該側壁共平面，且該第二功函數層的該側壁的所有部分與該閘極介電層之間以及該阻障層的該側壁的所有部分與該閘極介電層之間係完全地填入空氣或完全地填入不包含金屬的一介電材料層；以及形成一絕緣層於該溝槽中且位於該第二功函數層上。
10. 如請求項9所述之半導體結構的製造方法，其中在該 阻障材料層上形成該第二功函數材料層時，該第二功函數材料層係直接接觸位於該閘極介電層的該上方側壁上之前述部分的該阻障材料層。
11. 如請求項9所述之半導體結構的製造方法，其中該絕緣層的一延伸部分為係填入該第二功函數層的該側壁與該閘極介電層之間以及該阻障層的該側壁與該閘極介電層之間的該空隙的前述介電材料層。
12. 如請求項9所述之半導體結構的製造方法，其中該絕緣層包含：一第一絕緣部，位於該溝槽中且位於該第二功函數材料層上，且該第一絕緣部為前述介電材料層，填入該第二功函數層的該側壁與該閘極介電層之間以及該阻障層的該側壁與該閘極介電層之間的該空隙，該第一絕緣部更覆蓋該第二功函數層的頂面及該側壁；以及一第二絕緣部，位於該溝槽中且位於該第一絕緣部上，其中該第二絕緣部與該第二功函數層係以該第一絕緣部相互分離。
13. 如請求項9所述之半導體結構的製造方法，其中該第二功函數層的該側壁與該閘極介電層之間以及該阻障層的該側壁與該閘極介電層之間係具有一氣隙，而該絕緣層位於該第二功函數層的頂面及該氣隙的上方。
14. 如請求項9所述之半導體結構的製造方法，其中形成該第一功函數層係包括： 在該閘極介電層的該下方側壁和該底面上形成一第一阻障層，以及在該溝槽的該下部中形成一導電層，且該第一阻障層圍繞該導電層的側壁和底面，其中該第一阻障層與該導電層形成該第一功函數層，其中該阻障材料層係形成於該閘極介電層的該上方側壁、該第一阻障層的頂面及該導電層的頂面上，其中去除部分的該阻障材料層後所形成的該阻障層為一第二阻障層。
15. 如請求項14所述之半導體結構的製造方法，其中該阻障材料層的功函數係小於該導電層的功函數，而大於該第二功函數材料層的功函數。

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