TWI750729B - 柱狀半導體裝置及其製造方法 - Google Patents

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Abstract

覆蓋Si柱6b、6e之頂部整體，而且於俯視觀察時與Si柱6b、6e自行對準地形成等寬地包圍Si柱6b、6e的P+層32b、32e，再者，在P+層32b、32e上形成W層33b、33e，再者，形成與W層33b、33e各者的一部分區域相接且朝Y方向延伸的帶狀接觸孔C3，且以填埋帶狀接觸孔C之方式形成電源配線金屬層Vdd。於俯視觀察時，W層33b、33e的一部分區域呈現出朝帶狀接觸孔之外側突出的形狀。

Description

柱狀半導體裝置及其製造方法
本發明係關於一種柱狀半導體裝置及其製造方法。
近年來，已於LSI(Large Scale Integration，大型積體電路)中使用三維構造電晶體(transistor)。其中，屬於柱狀半導體裝置的SGT(Surrounding Gate Transistor，環繞閘電晶體)，係作為提供高集積度之半導體裝置的半導體元件而受到矚目。此外，具有SGT之半導體裝置之更進一步的高集積化、高性能化亦受到要求。
在一般的平面(planar)型MOS(Metal Oxide semiconductor，金屬氧化物半導體)電晶體中，其通道(channel)係朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT的通道係朝相對於半導體基板之上表面為垂直的方向延伸(例如，參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。
圖5係顯示N通道SGT的示意構造圖。(a)圖係剖面圖，(b)圖係俯視圖。在具有P型或i型(本徵型)導電型之Si柱120(以下，將矽半 導體柱稱為「Si柱」)內之上下的位置，形成有當一方成為源極(source)時另一方成為汲極(drain)的N+層121a、121b(以下，將含有高濃度供體(donor)雜質的半導體區域稱為「N+層」)。成為此源極、汲極之N+層121a、121b間之Si柱120的部分即成為通道區域122。閘極絕緣層123係以包圍此通道區域122之方式形成。閘極導體層124係以包圍此閘極絕緣層123之方式形成。SGT係由成為源極、汲極的N+層121a、121b、通道區域122、閘極絕緣層123、及閘極導體層124所構成。N+層121b與源極配線金屬層S係通過開設於N+層121b上之絕緣層125的接觸孔C而連接。藉此，於俯視觀察時，SGT的佔有面積，係相當於平面型MOS電晶體之單一源極或汲極N+層的佔有面積。因此，具有SGT的電路晶片，相較於具有平面型MOS電晶體的電路晶片，能夠實現晶片尺寸更進一步的縮小化。
再者，當更進一步謀求晶片尺寸的縮小化時，有應要克服的問題。如圖5所示，連接源極配線金屬層S與N+層121b的接觸孔C，形成於俯視觀察時Si柱120的上方。當晶片尺寸進一步縮小化時，Si柱120與鄰接之Si柱的距離即變短。於俯視觀察時與接觸孔C鄰接之接觸孔的距離亦隨之變短。因此，乃要求接觸孔形成步驟的微細化與高密度化。
圖6係顯示使用了SGT的SRAM(靜態隨機存取記憶體；Static Random Access Memory)單元(cell)電路圖。本SRAM單元電路係包含二個反相器(inverter)電路。一個反相器電路係由作為負載電晶體的P通道SGT_Pc1、及作為驅動電晶體的N通道SGT_Nc1所構成。另一個反相器電路係由作為負載電晶體的P通道SGT_Pc2、及作為驅動電晶體的N通道SGT_Nc2所構成。P通道SGT_Pc1的閘極與N通道SGT_Nc1的閘 極係相連接。P通道SGT_Pc2的汲極與N通道SGT_Nc2的汲極係相連接。P通道SGT_Pc2的閘極與N通道SGT_Nc2的閘極係相連接。P通道SGT_Pc1的汲極與N通道SGT_Nc1的汲極係相連接。
如圖6所示，P通道SGT_Pc1、Pc2的源極係連接於電源端子Vdd。再者，N通道SGT_Nc1、Nc2的源極係連接於接地(ground)端子Vss。選擇N通道SGT_SN1、SN2係配置於二個反相器電路的兩側。選擇N通道SGT_SN1、SN2的閘極係連接於字元(word)線端子WLt。選擇N通道SGT_SN1的源極、汲極係連接於N通道SGT_Nc1、P通道SGT_Pc1的汲極與位元(bit)線端子BLt。選擇N通道SGT_SN2的源極、汲極係連接於N通道SGT_Nc2、P通道SGT_Pc2的汲極與反轉位元線端子BLRt。如此，具有SRAM單元的電路，係由二個負載P通道SGT_Pc1、Pc2、二個驅動用N通道SGT_Nc1、Nc2、及二個選擇用SN1、SN2所組成的合計共六個SGT所構成(例如，參照專利文獻2)。在此SRAM單元中，二個負載P通道SGT_Pc1、Pc2的Si柱係以最接近之方式形成。此時，負載P通道SGT_Pc1、Pc2的上部P+層上的接觸孔形成，在SRAM單元的高集積化上會變成問題。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：美國專利申請公開第2010/0219483號說明書
專利文獻3：美國註冊US8530960B2號說明書
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：C. Y. Ting, V. J. Vivalda, and H. G. Schaefer: “Study of planarized sputter-deposited SiO2”, J. Vac. Sci. Technol. 15(3), p.p.1105-1112, May/June (1978)
非專利文獻3：A. Raley, S. Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal.: “Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications” Proc. Of SPIE Vol.9782, 2016
要求使用SGT之電路的高性能化、高集積化。
本案之第一觀點的發明係一種柱狀半導體裝置的製造方法，該柱狀半導體裝置係具有：半導體柱，係朝垂直方向立於基板上；閘極絕緣層，係包圍前述半導體柱；及閘極導體層，係包圍前述閘極絕緣層；該柱狀半導體裝置的製造方法係具有下列步驟：
形成第一半導體柱和第二半導體柱的步驟，該第一半導體柱為前述半導體柱而且在其頂部具有第一材料層，該第二半導體柱係鄰接於前述第一半導體柱且為前述半導體柱，而且在其頂部具有第二材料層；
於比前述閘極導體層上表面更上方，且於前述第一半導體柱和前述第二半導體柱的頂部外周部形成第一層間絕緣層的步驟；
形成第三材料層和第四材料層的步驟，該第三材料層係位於前述第一層間絕緣層上而且包圍前述第一半導體柱的頂部側面，該第四材料層係位於前述第一層間絕緣層上而且包圍前述第二半導體柱的頂部側面；
在與前述第三材料層和前述第四材料層之側面相接的外周部形成第二層間絕緣層的步驟；
將前述第一材料層、前述第二材料層、前述第三材料層、和前述第四材料層予以去除而形成第一凹部和第二凹部的步驟，該第一凹部係包圍前述第一半導體柱的頂部，該第二凹部係包圍前述第二半導體柱的頂部；
以包圍前述第一半導體柱的頂部的方式在前述第一凹部內形成第一雜質層的步驟，與以包圍前述第二半導體柱的頂部的方式在前述第二凹部內形成第二雜質層的步驟；
於前述第一雜質層上而且在前述第一凹部內形成第一導體層的步驟，與於前述第二雜質層上而且在前述第二凹部內形成第二導體層的步驟；及
形成連接前述第一導體層和前述第二導體層的第一配線導體層的步驟；
於俯視觀察時，在前述第一配線導體層的形成區域，未形成有非為前述第一半導體柱和前述第二半導體柱之其他的前述半導體柱。
本發明更具有下列步驟：
在前述第一導體層、前述第二導體層、和前述第二層間絕緣層的上方，形成第三層間絕緣層的步驟；
在前述第三層間絕緣層，形成俯視觀察時與前述第一導體層的一部分區域和前述第二導體層的一部分區域重疊而且相接的第一帶狀接觸孔的步驟；及
填埋前述第一帶狀接觸孔以形成前述第一配線導體層的步驟；
於俯視觀察時，前述第一導體層和前述第二導體層的一部分區域比前述第一帶狀接觸孔更突出於外側。
本發明更具有下列步驟：
在形成前述第二層間絕緣層之後，形成俯視觀察時與前述第一材料層和前述第三材料層的一部分區域、及前述第二材料層和前述第四材料層的一部分區域重疊而且予以相連接而呈現空隙的第一遮罩材料層的步驟；
以前述第一遮罩材料層為遮罩，將前述第一材料層、前述第三材料層、前述第二材料層、前述第四材料層、和前述第二層間絕緣層進行蝕刻以形成第三凹部的步驟；
在前述第三凹部內，與前述第一雜質層和前述第二雜質層的形成同時地形成與前述第一雜質層和前述第二雜質層相連接的第三雜質層的步驟；
於前述第一雜質層、前述第二雜質層、和前述第三雜質層的上方而且在前述第三凹部內形成第三導體層的步驟；及
在前述第三導體層形成與其連接的前述第一配線導體層的步驟；
於俯視觀察時，前述第一帶狀接觸孔係位於前述第三導體層的內側，而且前述第一雜質層、前述第二雜質層、和前述第三雜質層係由相同的半導體材料層所構成。
前述第三導體層係可設為前述第一配線導體層。
前述第一雜質層和前述第二雜質層係可藉由磊晶結晶成長而形成。
本發明更具有下列步驟：
在前述第一凹部和前述第二凹部的底部面上形成單結晶半導體薄膜層的步驟；及
接著在前述第一凹部和前述第二凹部形成前述第一雜質層和前述第二雜質層的步驟。
可設為在前述第一半導體柱和前述第二半導體柱形成有SRAM(靜態隨機存取記憶體；Static Random Access Memory)單元電路的負載用SGT(環繞閘極電晶體；Surrounding Gate Transistor)。
本案之第二觀點的發明係一種柱狀半導體裝置，係具有：
第一半導體柱，係朝垂直方向立於基板上；
第二半導體柱，係鄰接於前述第一半導體柱而站立；
閘極絕緣層，其上表面位置位於比前述第一半導體柱和前述第二半導體柱的頂部上表面更下方，而且包圍前述第一半導體柱和前述第二半導體柱；
閘極導體層，係包圍前述閘極絕緣層；
第一層間絕緣層，係位於前述閘極導體層上；
第一雜質層和第二雜質層，該第一雜質層係覆蓋前述第一半導體柱頂部，而且於俯視觀察時，其外周與前述第一半導體柱的外周等寬地隔開，該第二雜質層係覆蓋前述第二半導體柱頂部，而且於俯視觀察時，與其外周等寬地隔開；
第一導體層和第二導體層，該第一導體層係位於前述第一雜質層上，該第二導體層係位於前述第二雜質層上；
第二層間絕緣層，係位於前述第一雜質層、前述第二雜質層、前述第一導體層、和前述第二導體層的外周部；
第三層間絕緣層，係位於前述第一導體層、前述第二導體層、和前述第二層間絕緣層的上方；
第一帶狀接觸孔，係位於前述第三層間絕緣層，且於俯視觀察時，與前述第一導體層的一部分區域和前述第二導體層的一部分區域重疊而且相接；及
第一配線導體層，係填埋前述第一帶狀接觸孔而成；
於俯視觀察時，前述第一導體層和前述第二導體層的一部分區域比前述第一帶狀接觸孔更突出於外側。
本發明更具有：
第三雜質層，係位於與前述第一雜質層和前述第二雜質層相同的表面上，而且與前述第一雜質層和前述第二雜質層相連接；
第三導體層，係位於前述第一雜質層、前述第二雜質層、和前述第三雜質層的上方，而且於俯視觀察時，與前述第一雜質層、前述第二雜質層、和前述第三雜質層為相同的形狀；及
前述第一配線導體層，係連接於前述第三導體層；
於俯視觀察時，前述第一帶狀接觸孔可設為位於前述第三導體層的內側。
前述第三導體層係可設為前述第一配線導體層。
前述第一雜質層和前述第二雜質層係可設為磊晶結晶成長半導體材料層。
可設為在前述第一雜質層和前述第二雜質層的側面及底部具有單結晶半導體薄膜層。
可設為在前述第一半導體柱和前述第二半導體柱設有SRAM(靜態隨機存取記憶體；Static Random Access Memory)單元電路的負載用SGT(環繞閘極電晶體；Surrounding Gate Transistor)。
1:P層基板
2,2a,2b,2A,2B:N層
3,3aa,3ab,3ba,3bb,3Aa,3Ab,3Ba,3Bb,32a,32c,32d,32f,32A,32C,32D,32F,46a,46c,46d,46e,47a,47c,47d:N+層
4a,4b,4aa,4bb,4Aa,4Ba,32b,32e,32B,32E,40b,46,46b,47b,47e:P+層
6:i層
7,7a,7b,7c,7d,7e,7f,49a,49b,49c,49d,49e:遮罩材料層
9a,9b,10,10a,10b,12aa,12ab,2ba,12bb:帶狀遮罩材料層、遮罩材料層
17a,17b:帶狀遮罩材料層、帶狀SiN層
19a,19b,19c,19d,19e,19f,19g,19h:矩形的遮罩材料層、遮罩材料層
8:SiGe層
8a,8b:帶狀SiGe層
13a,13b,13c,16,27,27a,35a,35b,41:SiN層
13aa,13ab,13ba,13bb:帶狀SiN層、帶狀遮罩材料層
6a,6b,6c,6d,6e,6f,6A,6B,6C,6D,6E,6F:Si柱
15,22,22A,25,25A,28a,28b,28c,28d,28e,28f,31a,31b,31c,31d,31e,31f,37,38,39,40,49,50,51,52:SiO2層
20a,20b,20c,20d,20e,20f,20g,20h:SiN柱
21a,21b,55a,55b:Si柱台
30a,30b,30c,30d,30e,30f,30A,30B,30C,30D,30E,30F,43,43A:凹部
23,23a:HfO2層
24a,24b,24c,24d,24A,24B,24C,24D:TiN層
33a,33b,33c,33d,33e,33f,34a,34b,48a,48b,48d,48e,48f,50a,50b,50c,50d,50e:W層
29:Al2O3層
42:阻劑層
45:Si層
C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,Ca,Cb,Cc,Cd,Ce,Cf,Cg,Ch:接觸孔
WL:字元配線金屬層
BL:位元輸出配線金屬層
RBL:反轉位元輸出配線金屬層
Vss1,Vss2:接地配線金屬層
Vdd,VDD:電源配線金屬層
XC1,XC2:連接配線金屬層
圖1A係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1B係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1C係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1D係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1E係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1F係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1G係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1H係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1I係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1J係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1K係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1L係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1M係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1N係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1O係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1P係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1Q係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1R係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1S係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1T係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2A係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2B係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2C係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2D係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2E係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2F係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2G係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3A係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3B係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3C係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖4係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖5係顯示習知例之SGT的示意構造圖。
圖6係使用習知例之SGT之SRAM單元電路圖。
以下參照圖式說明本發明之實施型態之柱狀半導體裝置的製造方法。
(第一實施型態)
以下參照圖1A至圖1T來說明本發明之第一實施型態之具有SGT之SRAM單元電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。
如圖1A所示，藉由磊晶(epitaxial)結晶成長法在P層基板1(申請專利範圍之「基板」的一例)上形成N層2。再者，藉由離子注入法在N層2的表層形成N+層3與P+層4a、4b。再者，形成i層6。再者，例如，形成由SiO2層、氧化鋁(Al2O3，亦稱為AlO)層、SiO2層所構成的遮罩材料層7。再者，堆積矽鍺(SiGe)層8。再者，堆積由SiO2層所構成的遮罩材料層9。再者，堆積由SiN層所構成的遮罩材料層10。另外，i層6亦可由包含少量供體或受體(acceptor)雜質原子的N型或P型Si所形成。
接著，以藉由微影(lithography)法所形成之俯視觀察時朝Y方向延伸之帶狀阻劑(resist)層(未圖示)為遮罩，將遮罩材料層10進行蝕刻。藉此，形成於俯視觀察時朝Y方向延伸的帶狀遮罩材料層(未圖示)。以阻劑層為遮罩，將該帶狀遮罩材料層進行等向性蝕刻，藉此將帶狀遮罩材料層的寬度，形成為較阻劑層的寬度更窄。藉此，即可形成具有較可藉由微影法所形成之最小之阻劑層之寬度更小寬度的帶狀遮罩材料層10a、10b。再者，以帶狀遮罩材料層10a、10b作為蝕刻遮罩，將遮罩材料層9例如藉由RIE(Reactive Ion Etching，反應離子蝕刻)進行蝕刻而形成帶狀遮罩材料層9a、9b。藉由等向蝕刻所形成之帶狀遮罩材料層10a、10b的剖面，其底部的寬度形成為較頂部的寬度為大的梯形，相對於此，由於帶狀遮罩材料層9a、9b的剖面係藉由RIE進行蝕刻，因此形成為矩形。此矩形剖面將會關係到以帶狀遮罩材料層9a、9b為遮罩之蝕刻圖案(etching pattern)之精確度的提升。接著，如圖1B所示，以帶狀遮罩材料層9a、9b為遮罩，將SiGe層8藉由例如RIE法進行蝕刻，藉此形成帶狀SiGe層8a、8b。前述之帶狀遮罩材料層9a、9b上的帶狀遮罩材料層10a、10b，係可在SiGe層8蝕刻之前去除，或亦可使之殘存。
接著，整體藉由ALD(Atomic Layered Deposition，原子層堆積)法，以覆蓋遮罩材料層7、帶狀SiGe層8a、8b、帶狀遮罩材料層9a、9b之方式形成SiN層(未圖示)。此時，SiN層的剖面係在頂部形成圓弧。此圓弧較佳為形成為比帶狀SiGe層8a、8b更上部。再者，將整體以例如藉由流動化學氣相沈積(Flow Chemical Vapor Deposition)法所形成之SiO2層(未圖示)覆蓋，然後，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)研磨SiO2層和SiN層以使上表面位置成為帶狀遮罩材料層9a、9b的上表面位置，而形成SiN層13a、13b、13c。再者，將SiN層13a、13b、13c的頂部進行蝕刻而形成凹部。此凹部的底部位置形成為位於帶狀遮罩材料層9a、9b的下部位置。再者，整體覆蓋SiN層(未圖示)，且將整體藉由CMP法將SiN層進行研磨以使上表面位置成為遮罩材料層9a、9b的上表面位置。再者，將藉由流動CVD所形成的SiO2層予以去除。藉此，如圖1C所示，在帶狀遮罩材料層9a、9b的兩側，形成於俯視觀察時具有與SiN層13a、13b、13c之頂部形狀呈相同形狀的帶狀遮罩材料層12aa、12ab、12ba、12bb。
接著，如圖1D所示，以帶狀遮罩材料層9a、9b、12aa、12ab、12ba、12bb為遮罩，將SiN層13a、13b、13c進行蝕刻，而形成帶狀SiN層13aa、13ab、13ba、13bb。此時，於俯視觀察時，帶狀SiN層13aa、13ab、13ba、13bb的寬度將會相同。
接著將帶狀遮罩材料層9a、9b、帶狀SiGe層8a、8b予以去除。藉此，如圖1E所示，在遮罩材料層7上，形成於俯視觀察時在各者 的頂部上具有朝Y方向延伸而且彼此平行排列之帶狀遮罩材料層12aa、12ab、12ba、12bb的帶狀SiN層13aa、13ab、13ba、13bb。
接著，以覆蓋整體之方式形成藉由流動CVD法所形成的SiO2層(未圖示)。再者，藉由CMP法將SiO2層進行研磨以使其上表面位置與帶狀遮罩材料層12aa、12ab、12ba、12bb的上表面位置相同，且如圖1F所示，形成SiO2層15。再者，在SiO2層15、帶狀遮罩材料層12aa、12ab、12ba、12bb上形成SiN層16。再者，使用與形成帶狀SiN層13aa、13ab、13ba、13bb之方法相同之基本的方法，在SiN層16上形成朝X方向延伸而且彼此平行排列的帶狀遮罩材料層17a、17b。
接著，如圖1G所示，以帶狀遮罩材料層17a、17b為遮罩，將SiN層16、帶狀遮罩材料層12aa、12ab、12ba、12bb、帶狀SiN層13aa、13ab、13ba、13bb、遮罩材料層7進行RIE蝕刻。再者，將殘存的SiN層16、SiO2層15予以去除。藉此，形成於俯視觀察時頂部具有矩形的遮罩材料層19a、19b、19c、19d、19e、19f、19g、19h的SiN柱20a、20b、20c、20d、20e、20f、20g、20h。
接著，如圖1H所示，將矩形的遮罩材料層19b、19g、SiN柱20b、20g予以去除。
接著，如圖11所示，以遮罩材料層19a、19c、19d、19e、19f、19h和SiN柱20a、20c、20d、20e、20f、20h為遮罩將遮罩材料層7進行蝕刻，而形成遮罩材料層7a、7b(申請專利範圍之「第一材料層」的一例)、7c、7d、7e(申請專利範圍之「第二材料層」的一例)、7f。在此蝕刻中，例如進行藉由CDE(Chemical Dry Etching，化學乾蝕刻)法的等向 性蝕刻，於俯視觀察時，使遮罩材料層7a、7b、7c、7d、7e、7f的形狀為圓形。此CDE蝕刻係當在此步驟之前遮罩材料層7a、7b、7c、7d、7e、7f的俯視觀察形狀已為圓形時則不需要。再者，將遮罩材料層19a、19c、19d、19e、19f、19h和SiN柱20a、20c、20d、20e、20f、20h予以去除。再者，以遮罩材料層7a、7b、7c、7d、7e、7f為遮罩將i層6進行蝕刻，在N+層3、P+層4a、4b上形成Si柱6a、6b(申請專利範圍之「第一半導體柱」的一例)、6c、6d、6e(申請專利範圍之「第二半導體柱」的一例)、6f。
接著，如圖1J所示，將相連於Si柱6a、6b、6c之底部的N+層3、P+層4a、N層2、P層基板1進行蝕刻，而形成由P層基板1之上部、N層2a、N+層3aa、3ab、P+層4aa所構成的Si柱台21a。同時，將相連於Si柱6d、6e、6f之底部的N+層3、P+層4b、N層2、P層基板1進行蝕刻，而形成由P層基板1之上部、N層2b、N+層3ba(未圖示)、3bb(未圖示)、P+層4bb所構成的Si柱台21b。再者，在N+層3aa、3ab、3ba、3bb、P+層4aa、4bb、N層2a、2b的外周部、和P層基板1上形成SiO2層22。再者，藉由ALD法，以覆蓋整體之方式形成HfO2層23(申請專利範圍之「閘極絕緣層」的一例)、TiN層(未圖示)。此時，在Si柱6b、6c間和Si柱6d、6e間，TiN層係以側面彼此接觸。再者，在包圍Si柱6a之外周而成之HfO2層23上形成TiN層24a、以包圍Si柱6b、6c之外周之HfO2層23之方式形成TiN層24b(申請專利範圍之「閘極導體層」的一例)、以包圍Si柱6d、6e之外周之HfO2層23之方式形成TiN層24c(申請專利範圍之「閘極導體層」的一例)、以包圍Si柱6f之外周之HfO2層23之方式形成TiN層24d。再者，整體覆蓋SiO2層(未圖示)，之後，藉由CMP法將整體進行研磨以使其上面位置成為遮罩材料層7a、7b、7c、7d、7e、7f的上面位置。再者，將經由RIE法平坦化後的SiO2層(未圖示)進行蝕刻，而形成SiO2層25。再者，以遮罩材料層7a、7b、7c、7d、7e、7f、SiO2層25為遮罩，而將HfO2層23、TiN層24a、24b、24c、24d的頂部去除。TiN層24a、24b、24c、24d係成為SGT的閘極導體層。此閘極導體層係有助於SGT之臨限值電壓之設定的層，可由單層或複數層所組成的閘極導體層所形成。此閘極導體材料層，係與Si柱6b、6c間、及Si柱6d、6e間的側面整體鄰接地形成。另外，亦可相連於TiN層24a、24b、24c、24d而形成例如鎢(W)層，且使用此W層作為閘極導體層。此W層亦可為其他導體材料層。
接著，如圖1K所示，在Si柱6a至6f之外周部的SiO2層25上，形成SiN層27(申請專利範圍之「第一層間絕緣層」的一例)。再者，整體覆蓋SiO2層(未圖示)。再者，藉由RIE法將該SiO2層進行蝕刻，藉此在露出之Si柱6a至6f的頂部和遮罩材料層7a至7f的側面，形成於俯視觀察時等寬的SiO2層28a、28b(申請專利範圍之「第三材料層」的一例)、28c、28d、28e(申請專利範圍之「第四材料層」的一例)、28f。此時，SiO2層28b與SiO2層28c係分開地形成。同樣地，SiO2層28d與SiO2層28e係分開地形成。另外，SiN層27係至少形成於屬於閘極導體層的TiN層24a、24b、24c、24d上即可。
接著，整體覆蓋氧化鋁(Al2O3)層(未圖示)。再者，如圖1L所示，藉由CMP法進行研磨以使Al2O3層的上表面位置成為遮罩材料層 7a至7f的上表面位置，而形成Al2O3層29(申請專利範圍之「第二層間絕緣層」的一例)。再者，將包圍Si柱6a至6f之頂部的SiO2層28a、28b、28c、28d、28e、28f予以去除，而形成包圍Si柱6a至6f之頂部的凹部30a、30b、30c、30d、30e、30f。由於SiO2層28a、28b、28c、28d、28e、28f係相對於Si柱6a至6f的頂部自行對準地形成，因此凹部30a、30b、30c、30d、30e、30f係相對於Si柱6a至6f自行對準地形成。
接著，如圖1M所示，將遮罩材料層7a、7b、7c、7d、7e、7f予以去除，而在Si柱6a至6f的頂部外周與上部，形成凹部30A、30B(申請專利範圍之「第一凹部」的一例)、30C、30D、30E(申請專利範圍之「第二凹部」的一例)、30F。
接著，藉由CVD法於整體覆蓋SiO2層(未圖示)。再者，如圖1N所示，藉由CMP法將SiO2層的上表面位置研磨至Al2O3層29的上表面位置，並以覆蓋Si柱6a至6f的頂部的方式在凹部30A、30B、30C、30D、30E、30F內形成SiO2層31a、31b(未圖示)、31c、31d、31e(未圖示)、31f。再者，藉由微影法和化學蝕刻法將SiO2層31b、31e予以去除。再者，藉由選擇磊晶結晶成長法將含有受體雜質的P+層32b(申請專利範圍之「第一雜質層」的一例)、32e(申請專利範圍之「第二雜質層」的一例)以覆蓋Si柱6b、6e的頂部的方式形成於凹部30B、30E內。P+層32b、32e的外周，係形成為於俯視觀察時不會較凹部30B、30E的外周更外側。另外，較佳為在形成P+層32b、32e之前，於將Si柱6b、6e的頂部略為氧化之後，進行去除此氧化膜的處理，且進行Si柱6b、6e之頂部表層之損傷(damage)層的去除及清洗。另外，P+層32b、32e亦可使用選擇磊晶結 晶成長法以外之例如分子線結晶成長法等其他方法而形成屬於單結晶的P+層32b、32e。此外，P+層32b、32e亦可於整面地覆蓋含有受體雜質的半導體層之後，藉由CMP法進行研磨以使其上表面位置到達Al2O3層29的上表面位置之後，將上表面藉由CDE法或進行化學蝕刻來形成。
接著，於整體覆蓋SiO2層(未圖示)，且藉由CMP法進行研磨以使SiO2層的上表面位置與Al2O3層29的上表面位置相同，而使SiO2層(未圖示)覆蓋於P+層32b、32e上。再者，藉由微影法和化學蝕刻，將SiO2層31a、31c、31d、31f予以去除。再者，如圖1O所示，藉由選擇磊晶結晶成長法將含有供體雜質的N+層32a、32c、32d、32f，以覆蓋Si柱6a、6c、6d、6f的頂部的方式形成於凹部30A、30C、30D、30F內。N+層32a、32c、32d、32f的外周，係形成為於俯視觀察時不會較凹部30A、30C、30D、30F的外周更外側。再者，將P+層32b、32e上的SiO2層予以去除。
接著，於整體覆蓋薄的Ta層(未圖示)與W層(未圖示)。再者，如圖1P所示，藉由CMP法進行研磨以使W層的上表面位置成為Al2O3層29的上表面位置，而形成於側面與底部具有Ta層的W層33a、33b(申請專利範圍之「第一導體層」的一例)、33c、33d、33e(申請專利範圍之「第二導體層」的一例)、33f。此時，位於N+層32a、32c、32d、32f、P+層32b、32e、與W層33a、33b、33c、33d、33e、33f之間的Ta層，係用以減小此二層之接觸電阻的緩衝層。此緩衝層亦可為單層或複數層的其他材料層。
接著，如圖1Q所示，在TiN層24c、N+層3aa、和P+層4aa之上方形成接觸孔C1。同時，在TiN層24b、N+層3bb、和P+層4bb之上方形成接觸孔C2。再者，於整體覆蓋薄的緩衝Ti層(未圖示)與W層(未圖示)。再者，進行藉由RIE的回蝕(etch back)以使W層的上表面位置成為比接觸孔C1、C2的上表面位置更下方，而於接觸孔C1、C2內形成W層34a(未圖示)、34b。再者，於整體覆蓋SiN層(未圖示)。再者，使用CMP法將SiN層進行研磨以使上表面位置成為W層33a、33b、33c、33d、33f的上表面位置，而於接觸孔C1內的W層34a上方和接觸孔C2內的W層34b上方形成SiN層35a(未圖示)、35b。
接著，於整體覆蓋SiO2層(未圖示)。再者，如圖1R所示，於於整體形成SiO2層37(申請專利範圍之「第三層間絕緣膜」的一例)之後，使用微影法、RIE法，形成俯視觀察時與Si柱6b、6e上之W層33b、33e之至少一部分重疊且朝Y方向延伸的帶狀接觸孔C3(申請專利範圍之「第一帶狀接觸孔」的一例)。另外，帶狀接觸孔C3的底部亦可不到達SiN層27的上表面。
接著，如圖1S所示，填埋帶狀接觸孔C3，形成連接W層33b和33e的電源配線金屬層Vdd(申請專利範圍之「第一配線導體層」的一例)。另外，電源配線金屬層Vdd不僅可為金屬，亦可使用單層或複數層由合金、較多地含有受體或供體雜質之半導體所構成的材料層來形成。
接著，如圖1T所示，以覆蓋整體之方式形成上表面平坦的SiO2層38。再者，通過形成於N+層32c上之W層33c上的接觸孔C4而形成接地配線金屬層Vss1。同時，通過形成於N+層32d上之W層33d上的接觸孔C5而形成接地配線金屬層Vss2。以覆蓋整體之方式形成上表面平坦的SiO2層39。再者，通過形成於TiN層24a、24d上的接觸孔C6、C7而形成字元配線金屬層WL。再者，以覆蓋整體之方式形成上表面平坦的SiO2層40。再者，通過形成N+層32a、32f上之W層33a、33f的接觸孔C8、C9而形成反轉位元輸出配線金屬層RBL、位元輸出配線金屬層BL。藉此，在P層基板1上形成SRAM單元電路。在本SRAM單元電路中，係於Si柱6b、6e形成有負載SGT，於Si柱6c、6d形成有驅動SGT，且於Si柱6a、6f形成有選擇SGT。
另外，藉由圖1N、圖1O所示之形成N+層32a、32c、32d、32f、P+層32b、32e後的熱步驟，以供體或受體雜質從N+層32a、32c、32d、32f、P+層32b、32e擴散至Si柱6a至6f之頂部之方式，形成N+層32A、32C、32D、32F(未圖示)、P+層32B、32E(未圖示)。N+層32A、32C、32D、32F、P+層32B、32E的分布形狀，係依據熱步驟的紀錄及Si柱6a至6f的直徑而形成於Si柱6a至6f的頂部表層或頂部內部整體。藉此，N+層32a、32c、32d、32f、P+層32b、32e、N+層32A、32C、32D、32F、P+層32B、32E係以連接於Si柱6a至6f的頂部之方式形成。另外，N+層32A、32C、32D、32F、P+層32B、32E之垂直方向之下端的位置，只要可進行正常的SGT動作，無論與閘極TiN層24a、24b、24c、24d的上端位置相同、或是分開、或是重疊均可。
此外，在圖1J的狀態中，亦可無遮罩材料層7a、7b、7c、7d、7e、7f。此時，在圖1K或圖1L中，藉由將Si柱6a至6f的頂部進行蝕刻、或在將Si柱6a至6f之頂部進行氧化之後予以去除的步驟等，可使Si柱6a至6f頂部的上表面位置比Al2O3層29更低。
另外，在圖1R所示之帶狀接觸孔C3的形成中，需要下列條件。
(條件一)
於俯視觀察時，在帶狀接觸孔C3的區域內無負載SGT以外的Si柱(在本實施型態中係對應6a、6c、6d、6f)。
(條件二)
於俯視觀察時，帶狀接觸孔C3係可形成為與在Y方向上鄰接的其他SRAM單元相連，亦可形成為與其分離。然而，於俯視觀察時，形成負載SGT的Si柱(本實施型態中係對應Si柱6b、6c)間必須在X方向、Y方向的兩方向上相連。
(條件三)
帶狀接觸孔C3係為了連接雜質區域(在本實施型態中係對應P+層32b、32e)和金屬、合金等配線導電層而形成，該雜質區域係形成為連接於Si柱之頂部之SGT的源極或汲極。
依據第一實施型態的製造方法，可獲得下列特徵。
(特徵一)
在本實施型態中，P+層32b、32e係形成於與Si柱6b、6e自行對準地形成的凹部30B、30E內。再者，同樣地P+層32b、32e上的W層33b、33e亦形成於凹部30B、30E內。藉此，W層33b、33e係與同樣地形成之鄰接的N+層32c、33d、W層33c、33d確實地分離。而且，由於P+層32b、32e係覆蓋Si柱6b、6e的頂部而形成，因此相較於僅在Si柱6b、6e的頂部形成雜質層而形成SGT的源極或汲極者，可將源極或汲極電阻減小。再 者，由於W層33b、33e相接於P+層32b、32e的上表面整體，因此屬於配線導體層的電源配線金屬層Vdd，係與鄰接的W層33c、33d分離地與W層33b、33e的一部分區域連接即可。此點係顯示可將用以連接屬於配線導體層之電源配線金屬層Vdd與W層33b、33e的接觸孔C3，以離開W層33c、33d之方式形成。藉此，形成使用了高密度而且具有低的源極或汲極電阻之SGT的SRAM單元電路。再者，形成於Si柱6b、6c的二個SGT係形成了CMOS(Complementary Metal Oxide Semiconductor，互補性金屬氧化半導體)反相器電路，同樣地形成於Si柱6d、6e的二個SGT係形成了CMOS反相器電路。此點係顯示了可將本實施型態應用於其他邏輯電路。藉此，本實施型態有助於使用SGT之高密度而且高性能的電路形成。
(特徵二)
以往，係在形成有負載SGT之Si柱6b、6e上的各者形成獨立的接觸孔。此二個接觸孔的距離，相較於其他驅動SGT、選擇SGT於接觸孔的距離為最近。此時，當SRAM單元更進一步高集積化時，即難以將此二個獨立的接觸孔藉由一次的微影法、RIE蝕刻法來形成。因此，將會產生例如要分成二次進行微影法、RIE蝕刻法之步驟的必要性。此時，除了伴隨著步驟數增加導致成本增加的問題外，還會有為了要加入二次微影步驟間之遮罩對位裕度所引起之集積度降低的問題。此外，為了精確度良好地形成獨立的微細的鄰接的二個接觸孔，會產生製造上困難的問題。針對此點，在本實施型態中，係於俯視觀察時，與形成有負載SGT之二個Si柱6b、6e上之P+層32b、32e、W層33b、33e重疊地形成帶狀接觸孔C3。藉此，通過帶狀接觸孔C3而連接電源配線金屬層Vdd和P+層32b、32e。如此， 在本實施型態中，不會在Si柱6b、6e上形成獨立的接觸孔。藉此，即可達成藉由一次微影法、RIE蝕刻法形成接觸孔而降低成本、及不會因為有遮罩對位裕度的問題而降低集積度。再者，由於帶狀接觸孔C3相較於習知之形成二個獨立的接觸孔的方法可形成為更寬廣，因此具有使圖案精確度更為良好的優點。藉此，依據本實施型態，可用低成本形成使用高集積度、高性能之SGT之SRAM單元電路。同樣地，可形成使用高集積度、高性能之SGT的邏輯電路。
(第二實施型態)
以下參照圖2A至圖2C來說明本發明之第二實施型態之具有SGT之SRAM單元電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。
在本實施型態中，首先進行第一實施型態中所說明之圖1A至圖1Q的步驟。再者，於整體覆蓋阻劑層(未圖示)。再者，如圖2A所示，使用微影法，在SiN層41、遮罩材料層7a至7f、SiO2層28a至28f的上方，形成俯視觀察時與Si柱6b、6e重疊而且呈帶狀空隙的阻劑層42(申請專利範圍之「第一遮罩材料層」的一例)。
接著，如圖2B所示，以阻劑層42為遮罩，藉由RIE法將SiN層41、遮罩材料層7b、7e、SiO2層28a、28e進行蝕刻以使其上表面位置成為比Si柱6b、6e的頂部上表面位置更下方，而形成凹部43。另外，此凹部43的底部亦可不到達SiN層27。
接著，將阻劑層42去除。再者，如圖2C所示，將Si柱6b、6e上的遮罩材料層7b、7e、和SiO2層28b、28e予以去除，而形成凹部 43A(申請專利範圍之「第三凹部」的一例)。凹部43A係由朝Y方向延伸的矩形部、和包圍Si柱6b、6e之頂部之所去除的SiO2層28b、28e部分所構成。
接著，於整體覆蓋藉由ALD法所形成之薄的單結晶Si層(未圖示)、和藉由磊晶結晶成長法所形成之含有受體雜質的P+層(未圖示)。再者，將P+層、薄的Si層進行研磨以使其上表面位置成為SiN層41的上表面位置，且如圖2D所示，形成薄的單結晶Si層45b(申請專利範圍之「單結晶半導體薄膜層」的一例)、P+層46。
接著，如圖2E所示，將薄的Si層45、P+層46的上部進行蝕刻而形成P+層46b。再者，使用CVD法與CMP法，形成位於P+層46b的上部而且其上表面位置位於SiN層41之上表面位置的遮罩材料層49b。再者，將位於Si柱6a、6c、6d、6f之頂部之外周部與上方的遮罩材料層7a、7c、7d、7f、SiO2層28a、28c、28d、28f予以去除，而於Si柱6a、6c、6d、6f的頂部上形成凹部43A、43C、43D、43E。另外，P+層46b係由第一實施型態之圖1N所示之與P+層32b(申請專利範圍之「第一雜質層」的一例)和P+層32e(申請專利範圍之「第二雜質層」的一例)相連接的雜質層(申請專利範圍之「第三雜質層」的一例)所構成。此外，如第一實施型態所示，P+層46b亦可藉由選擇磊晶結晶成長法而形成。此外，亦可使用例如分子線結晶成長法等其他方法來形成屬於單結晶的P+層46b。
接著，如圖2F所示，使用與形成P+層46b者相同的方法，在凹部43A、43C、43D、43E內，形成薄的單結晶Si層45a、45c(未圖示)、45d、45e(未圖示)、和含有供體雜質的N+層46a、46c、46d(未圖示)、 46e(未圖示)。再者，在N+層46a、46c、46d、46e上，形成其上表面位置成為與SiN層41之上表面位置相同的遮罩材料層49a、49c、49d、49e。
接著，將遮罩材料層49a、49b、49c、49d、49e予以去除。再者，如圖2G所示，使用CVD法、CMP法，在N+層46a、46c、46d、46e、P+層46b上形成W層50a、50b(申請專利範圍之「第三導體層」的一例)、50c、50e。再者，於整體形成SiO2層52。再者，使用微影法和RIE蝕刻法，形成去除W層50b上之SiO2層52後的帶狀接觸孔C10。再者，通過帶狀接觸孔50b，形成與W層50b相連接的帶狀電源配線金屬層Vdd。再者，藉由進行圖1T所示的步驟，在P層基板1上形成SRAM單元電路。另外，W層50a、50b、50c、50e亦可由單層或複數層其他金屬或合金所構成的導體層來形成。
另外，由於薄的單結晶Si層45a至45e為用以形成結晶性良好之P+層46b、N+層48a、48b、48c、48d的層，因此若為符合此目的者，亦可為其他單結晶半導體薄膜層。
另外，亦可在薄的單結晶Si層45a至45e之下方之Si柱6a、6c、6d、6f的頂部不形成含有供體雜質原子的雜質層，在Si柱6b、6e的頂部不形成含有受體雜質原子的雜質層。此雜質層亦可在形成薄的單結晶Si層45a至45e之後，藉由從P+層46b、N+層46a、46c、46e進行受體雜質原子及供體雜質原子的熱擴散來形成。此外，此雜質層亦可在形成薄的單結晶Si層45a至45e之前，使Si柱6a至6f的頂部含有受體雜質原子及供體雜質原子，而形成P+層46b、N+層46a、46c、46e。
依據第二實施型態的製造方法，可獲得下列特徵。
(特徵一)
在第一實施型態中，P+層32b、32e係藉由選擇磊晶結晶成長法，形成於Si柱6b、6e之頂部外周部的凹部30B、30E之中。與Si柱6b、6e之頂部相接的P+層32b、32e，被要求要具有良好的結晶性。當此結晶性不佳時，會產生P+層32b、32e所形成之二極體的電阻變大、或洩漏電流變大、或接合耐壓降低等問題。若欲使此結晶性變佳，較佳為增寬要使之結晶成長之凹部32b、32e之俯視觀察時的面積。然而，由於凹部32b、32e的面積會因為SRAM單元的高密度化而變小，因此難以形成具有良好結晶性的P+層32b、32e。相對於此，在本實施型態中，由於要使磊晶結晶成長之凹部43A的面積比第一實施型態之凹部32b、32e更大，因此可形成結晶性良好的P+層46。藉此，可謀求二極體電阻、洩漏電流的降低、及高耐壓化。再者，可在形成單結晶薄膜Si層45之後，藉由使P+層46磊晶結晶成長而形成結晶性更佳的P+層46。
(特徵二)
在本實施型態中，P+層46b、N+層46a、46c、46d、46e係相對於Si柱6a至6f的頂部，包含有自行對準地圍成同心圓狀的雜質區域。藉此，可將鄰接的Si柱6b、6c、與同樣鄰接之Si柱6d、6e之二個Si柱間的距離縮短。藉此，可謀求SRAM單元的高密度化。同樣地，位於P+層46b、N+層46a、46c、46d、46e上的W層50a至50e，係形成於藉由自行對準而形成的凹部43A至43E內。藉此，可使用以連接W層50b上和電源配線金屬層Vdd之接觸孔C10，從鄰接之Si柱6a、6c、6d、6f上的W層50a、50c、50d、50e離開。藉此，可謀求SRAM單元的高密度化。
(第三實施型態)
以下參照圖3A至圖3C說明本發明之第三實施型態之具有SGT之SRAM單元電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。
如圖3A所示，在P層基板1上，形成由N層2A、N+層3Aa、3Ab、P+層4Aa所構成的Si柱台55a、和由N層2B、N+層3Ba(未圖示)、3Bb(未圖示)、P+層4Ba所構成的Si柱台55b。再者，在Si柱台55a、55b上，形成Si柱6A、6B、6C、6D、6E、6F。連結Si柱6B、6E之中心的直線係沿著Y方向。同樣地，連結Si柱6A、6D的直線、和連結Si柱6C、6F之中心的直線亦沿著Y方向。再者，在Si柱6A至6F的底部外周部形成SiO2層22a。再者，以覆蓋整體之方式藉由ALD法形成閘極HfO2層23a。再者，以圍著包圍Si柱6A之閘極HfO2層23a的方式形成閘極TiN層24A。同時，以圍著包圍Si柱6B、6C之HfO2層23a之方式形成TiN層24B。同時，以圍著包圍Si柱6D、6E之HfO2層23a之方式形成閘極TiN層24C。同時，以圍著包圍Si柱6F之HfO2層23a之方式形成TiN層24D(未圖示)。再者，以圍著閘極TiN層24A、24B、24C、24D之方式形成SiO2層25a。再者，通過形成於SiO2層25a的接觸孔Ca，形成連接TiN層24C和N+層3Aa、P+層4Aa而且上表面位置比TiN層24A至24D上表面位置更低的W層26a。同時，通過形成於SiO2層25a的接觸孔Cb，形成連接TiN層24B和N+層3Bb、P+層4Ba而且上表面位置比TiN層24A至24D上表面位置更低的W層26b。再者，在Si柱6A至6F之頂部的外周部，且於閘極TiN層24A至24D的上端上形成SiN層 27a。再者，在Si柱6A、6C、6D、6F的頂部形成N+層46a、46c、46d(未圖示)、46f(未圖示)、在Si柱6B、6E的頂部形成P+層46b、46e。再者，藉由與第一實施型態之圖1K至圖1P所示者相同的步驟，以選擇磊晶結晶成長法形成N+層47a、47c、47d(未圖示)、47f(未圖示)、P+層47b、47e，再者，在N+層47a、47c、47d、47f、P+層47b、47e的上方形成W層48a、48b、48c、48d(未圖示)、48e、48f(未圖示)。再者，在N+層47a、47c、47d、47f、P+層47b、47e、W層48a、48b、48c、48d、48e、48f的外周部形成SiO2層49。
接著，如圖3B所示，在W層48a、48b、48c、48d、48e、48f、SiO2層49的上方形成SiO2層50。再者，藉由微影法和RIE蝕刻，形成底部位置位於P+層47b、47e的上面位置而且俯視觀察時與W層48b、48e重疊而朝Y方向延伸的帶狀接觸孔Cc。在俯視觀察時的X-X'線上，帶狀接觸孔Cc係位於W層48b的內側。再者，帶狀接觸孔Cc與W層48e的關係亦復相同。再者，以填埋接觸孔Cc之方式形成與P+層47b、47e連接的電源配線金屬層Vdd。此時，藉由CMP，使SiO2層50、與電源配線金屬層Vdd的上表面位置相同。藉此，於俯視觀察時，電源配線金屬層Vdd不會比帶狀接觸孔Cc更突出於外側。
接著，如圖3C所示，以覆蓋整體之方式形成上表面平坦的SiO2層51。再者，通過形成於W層48a上的接觸孔Cd形成接地配線金屬層Vss1。同時，通過形成於W層48f上的接觸孔Ce形成接地配線金屬層Vss2。再者，以覆蓋整體之方式形成上表面平坦的SiO2層52。再者，通過形成於TiN層24A、24D上的接觸孔Cf、Cg形成字元配線金屬層WL。 再者，以覆蓋整體之方式形成上表面平坦的SiO2層53。再者，通過形成於W層48c、48d上的接觸孔Ch、Ci形成位元輸出配線金屬層BL、反轉位元輸出配線金屬層RBL。藉此，在P層基板1上形成SRAM單元電路。
依據第三實施型態的製造方法，可獲得下列特徵。
(特徵一)
在第一實施型態中，Si柱6b、6e係在X方向上錯開地形成。相對於此，在本實施型態中，Si柱6B、6E的中心，係位於朝Y方向延伸的一條線上。如此，在本實施型態中之Si柱6A至6F於SRAM單元內的配置，雖與第一實施型態中之Si柱6a至6f的配置不同，但本實施型態具有與第一實施型態相同的特徵。P+層47b、47e、和W層48b、48e，係與Si柱6B、6E自行對準地形成。藉此，P+層47b、47e、和W層48b、48e，即可與形成於鄰接之Si柱6C、6D頂部之N+層47c、47d、W層48c、48d確實地分離。而且，由於P+層47b、47e係覆蓋著P+層47b、46e，因此形成低電阻源極或汲極區域。
(特徵二)
在本實施型態中，帶狀接觸孔Cc係在X-X'線上位於W層48b的內側。帶狀接觸孔Cc與W層48e的關係亦復相同。而且，由於帶狀接觸孔Cc係於俯視觀察時連接於W層48b、48e的一部分即可，因此可防止因為遮罩對位偏移所引起的良率降低。再者，由於帶狀接觸孔Cc係在W層48b、48e上形成二個獨立的接觸孔的方法可形成為更寬廣，因此具有可使圖案精確度良好的優點。藉此，可以低成本形成使用高集積度、高精確度之SGT的SRAM單元。
(第四實施型態)
以下參照圖四來說明本發明之第四實施型態之具有SGT之SRAM單元電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。
如圖4所示，不形成圖2G所示之接觸孔C10、電源配線金屬層Vdd。W層50b係成為電源配線金屬層Vdd。
依據第四實施型態的製造方法，可獲得下列特徵。
在本實施型態中，由於W層50b成為電源配線金屬層Vdd，因此不需要第二實施型態之圖2G所示在SRAM單元區域形成接觸孔C10、電源配線金屬層Vdd的步驟。藉此，即可防止伴隨著SRAM單元內之接觸孔、和配線金屬層之形成所導致之集積度的降低、良率的降低。此外，當將本發明應用於邏輯電路時，可將單位電路區域至外部之配線取出端子的距離縮短，因此可使對應於前述之W層50b的導體層形成更為容易。此外，在微處理器電路中，亦可將本實施型態僅應用於邏輯電路區域。
(其他實施型態)
另外，在本發明的實施型態中，雖於一個半導體柱形成一個SGT，但本發明亦可適用於形成二個以上的電路形成上。本發明係可應用於形成有二個以上SGT之二個半導體柱之最上部之SGT之頂部雜質層間的連接上。
另外，在第一實施型態中，雖形成了Si柱6a至6f，但亦可為由其他半導體材料所構成的半導體柱。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之N+層32a、32c、32d、32f、P+層32b、32e，亦可由含有供體或受體雜質之Si、或其他半導體材料層所形成。此外，N+層32a、32c、32d、32f、P+層32b、32e亦可由不同的半導體材料層所形成。此點在本發明之其他實施型態中亦復相同。
此外，在第一實施型態中，N+層32a、32c、32d、32f、P+層32b、32e，係使用選擇磊晶結晶成長法而形成。亦可藉由其他方法而選擇性地形成N+層32a、32c、32d、32f、P+層32b、32e，包含重複CDE與一般的磊晶結晶成長法而於凹部30A至30F內之Si柱6a至6f的頂部上形成N+層32a、32c、32d、32f、P+層32b、32e之方法。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之Si柱6a至6f之外周部的SiN層27、露出之Si柱6a至6f之頂部、遮罩材料層7a至7f之側面上所形成的SiO2層28a至28f、及包圍SiO2層28a至28f的Al2O3層29，若為符合本發明之目的的材料，則亦可使用由單層或複數層所構成之含有有機材料或無機材料的其他材料層。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，遮罩材料層7係由SiO2層、氧化鋁(Al2O3，亦稱為AlO)層、SiO2層所形成。遮罩材料層7若為符合本發明的材料，則亦可使用由單層或複數層所構成之含有有機材料或無機材料的其他材料層。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，如圖1C圖、圖1D所示，將藉由ALD法所形成之帶狀SiN層13aa、13ab、13ba、13bb於整體形成於帶狀SiGe層8a、8b的兩側。帶狀SiN層13aa、13ab、13ba、13bb、和帶狀SiGe層8a、8b，若為符合本發明的材料，則亦可使用由單層或複數層所構成之含有有機材料或無機材料的其他材料層。此點在本發明的其他實施型態中亦復相同。
此外，如圖1A至圖1G所述，藉由與形成帶狀SiN層13aa、13ab、13ba、13bb者相同的方法，形成與朝Y方向延伸之帶狀遮罩材料層12aa、12ab、12ba、12bb、帶狀SiN層13aa、13ab、13ba、13bb正交而朝X方向延伸之帶狀遮罩材料層17a、17b。藉此，X方向、Y方向上均以高精確度而且高密度地形成Si柱6a至6f。再者，在本實施型態的說明中，係於形成帶狀遮罩材料層12a、12ab、12ba、12bb、帶狀SiN層13aa、13ab、13ba、13bb之後，形成了帶狀遮罩材料層17a、17b。相對於此，在形成了帶狀遮罩材料層17a、17b之後，於形成帶狀SiN材料層12a、12ab、12ba、12bb、帶狀SiN層13aa、13ab、13ba、13bb的步驟中，亦可同樣以高精確度且高密度地形成Si柱6a至6f。此外，在設計中，當Y方向上有餘裕時，亦可不使用本方法而藉由微影法和RIE蝕刻法直接地形成帶狀遮罩材料層17a、17b。此外，當X方向上有餘裕時，亦可不使用本方法而藉由微影法和RIE蝕刻法直接地形成帶狀遮罩材料層13aa、13ab、13ba、13bb。此外，若可滿足SRAM單元性能，亦可使用SADP(Self Aligned Double Patterning(自對準雙重圖案法)，例如參照非專利文獻3)、SAQP(Self Aligned Quadruple Patterning(自對準四重圖案法)，例如參照非專利文獻3)來形成朝X方向延伸之帶狀遮罩材料層12aa、12ab、12ba、12bb、帶狀SiN層17a、17b。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，如圖1H、圖1I所說明，在形成頂部具有矩形的遮罩材料層19a、19b、19c、19d、19e、19f、19g、19h之SiN柱20a、20b、20c、20d、20e、20f、20g、20h之後，將矩形遮罩材料層19b、19g、SiN柱20b、20g予以去除。藉此，形成俯視觀察時於圖1所示之具有接觸孔C1、C2的區域不具有Si柱之接觸孔C1、C2形成區域。相對於此，亦可在形成Si柱於接觸孔C1、C2形成區域之後，將此等Si柱予以去除，而形成接觸孔C1、C2形成區域。此外，亦可藉由在形成帶狀遮罩材料層17a、17b之後，進行將接觸孔C1、C2形成區域之帶狀遮罩材料層17a、17b予以去除的步驟，而不在具有接觸孔C1、C2之區域形成Si柱的方法，形成接觸孔C1、C2形成區域。綜上所述，亦可藉由第一實施型態所說明之方法以外的方法作成接觸孔C1、C2形成區域。此點在本發明的其他實施型態中亦復相同。
此外，如圖1T所示，在第一實施型態中，於Si柱6a至6f的下部，係在N層2a、2b上相連接地形成有成為SGT之源極或汲極的N+層3aa、3ab、3ba、3bb、P+層4aa、4bb。相對於此，亦可將N+層3aa、3ab、3ba、3bb、P+層4aa、4bb形成於Si柱6a至6f的底部，而且通過金屬層、合金層來連接N+層3aa、3ab、3ba、3bb、P+層4aa、4bb間。此外，N+層3aa、3ab、3ba、3bb、P+層4aa、4bb亦可以連接於Si柱6a至6f之底部側面之方式形成。綜上所述，成為SGT之源極或汲極的N+層3aa、3ab、3ba、3bb、P+層4aa、4bb，亦可以相接於Si柱6a至6f之底部之內部或側面外側之方式形成於其外周，再者，亦可分別以其他導體材料來電性連接。此點在本發明之其他實施型態中亦復相同。
此外，在第一實施型態中，雖將帶狀遮罩材料層9a、9b、12aa、12ab、12ba、12bb之各者的上表面、和底部之垂直方向上的位置形成為相同，但若符合本發明之目的，則各者的上表面、和底部的位置亦可在垂直方向上不同。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，帶狀遮罩材料層9a、9b、12aa、12ab、12ba、12bb的厚度及形狀，係因為CMP所進行的研磨、及RIE蝕刻、清洗而變化。此變化若為符合本發明之目的的程度內，則無問題。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之各種配線金屬層34a、34b、WL、Vdd、Vss、BL、RBL的材料不僅為金屬，亦可為合金、較多地含有受體或供體雜質之半導體層等導電材料層，再者，亦可將該等組合單層或複數層來構成。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，如圖1J所示，係使用了TiN層24a、24b、24c、24d作為閘極金屬層。此TiN層24a、24b、24c、24d若為符合本發明之目的的材料，則可使用由單層或複數層所構成的材料層。TiN層24a、24b、24c、24d係可由至少具有所希望之工作函數之單層或複數層金屬層等導體層所形成。亦可在此外側，形成例如W層等其他導電層。此時，W層係發揮連接閘極金屬層之金屬配線層的作用。除W層以外亦可使用單層或複數層金屬層。此外，雖使用了HfO2層23作為閘極絕緣層，但亦可分別使用由單層或複數層所構成的其他材料層。此點在本發明的其他實施型態中亦復相同。
在第一實施型態中，Si柱6a至6f之俯視觀察時的形狀係圓形。再者，Si柱6a至6f之一部分或所有俯視觀察時的形狀，係可為圓形、橢圓、朝一方向延伸較長之形狀等。再者，在從SRAM區域離開地形成的邏輯電路區域中，亦可依據邏輯電路設計而在邏輯電路區域上混合地形成俯視觀察時形狀不同的Si柱。此等各點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，係連接於Si柱6a至6f的底部而形成了N+層3aa、3ab、3ba、3bb、P+層4aa、4bb。亦可在N+層3aa、3ab、3ba、3bb、P+層4aa、4bb上表面形成金屬、矽化物等合金層。此外，亦可在Si柱6a至6f之底部的外周，形成藉由例如磊晶結晶成長法所形成之含有供體或受體雜質的P+層或N+層，以形成SGT的源極或汲極雜質區域。此時，亦可在與藉由磊晶結晶成長法所形成之N+層或P+層相接的Si柱內部形成N+層或P+層，亦可不形成N+層或P+層。或者，亦可以鄰接於此等P+層、N+層之方式設置延伸的金屬層或合金層。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，雖係在P層基板1上形成SGT，但亦可使用SOI(Silicon On Insulator，絕緣體上矽薄膜)基板以取代P層基板1。或者，若為發揮作為基板的作用者，亦可使用其他材料基板。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，雖已說明了在Si柱6a至6f的上下，使用具有相同極性之導電性的N+層3aa、3ab、3ba、3bb、3aa、3ab、3ba、3bb、P+層44b、44g、N+層32a、32c、32d、32f、P+層32b、32e而 構成源極、汲極的SGT，但本發明亦可適用於具有極性不同之源極、汲極的通道型SGT。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，係於形成了閘極HfO2層23、閘極TiN層24a、24b、240c、24d之後，形成N+層43a、43c、43d、43e、43f、44a、44c、44d、44e、44f、44h、P+層43b、43g、44b、44g。相對於此，亦可在形成了N+層32a、32c、32d、32f、P+層32b、32e之後，形成閘極HfO2層23、閘極TiN層24a、24b、240c、24d。此點在本發明的其他實施型態中亦復相同。
此外，在第二實施型態中，形成藉由ALD法所形成之薄的單結晶Si層45、和藉由磊晶結晶成長所形成之含有受體雜質的P+層46。薄的單結晶Si層45係用以獲得結晶性良好之P+層46的材料層。若為用以獲得結晶性良好之P+層46的材料層，亦可為其他單層或複數層的材料層。
此外，在縱型NAND(反及)型快閃記憶體(flash memory)電路中，係以半導體柱為通道，朝垂直方向形成複數段由包圍該半導體柱之通道氧化層、電荷蓄積層、層間絕緣層、控制導體層所構成的記憶體單元。在此等記憶體單元之兩端的半導體柱中，具有對應源極的源極線雜質層、及對應汲極的位元線雜質層。此外，相對於一個記憶體單元，若該兩側之記憶體單元的一方為源極，則另一方則發揮作為汲極的作用。如此，縱型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦可應用於與NAND型快閃記憶體電路的混合電路。
本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述的實施型態，係用以說明本發明之一實施例者，非限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，視需要而除去上述實施型態之構成要件的一部分亦屬本發明之技術思想的範圍內。
本申請案係主張根據2019年7月11日所申請之日本國際申請第PCT/JP2019/027541號的優先權。成為此基礎之專利申請的揭示內容整體作為參照包含於本申請案中。
[產業上的可利用性]
依據本發明之柱狀半導體裝置及其製造方法，可獲得高密度的柱狀半導體裝置。
1:P層基板
2a,2b:N層
3aa,3ab,32a,32c,32A,32C:N+層
4aa,4bb,32b,32B:P+層
27,35b:SiN層
6a,6b,6c,6d,6e,6f:Si柱
22,25,37,38,39,40:SiO2層
23:HfO2層
24a,24b:TiN層
33a,33b,33c,34b:W層
29:Al2O3層
C1,C2,C3,C4,C5,C6,C7,C8,C9:接觸孔
WL:字元配線金屬層
BL:位元輸出配線金屬層
RBL:反轉位元輸出配線金屬層
Vss1,Vss2:接地配線金屬層
Vdd:電源配線金屬層

Claims (13)

  1. 一種柱狀半導體裝置的製造方法，該柱狀半導體裝置係具有：半導體柱，係朝垂直方向立於基板上；閘極絕緣層，係包圍前述半導體柱；及閘極導體層，係包圍前述閘極絕緣層；該柱狀半導體裝置的製造方法係具有下列步驟：
    形成第一半導體柱和第二半導體柱的步驟，該第一半導體柱為前述半導體柱而且在其頂部具有第一材料層，該第二半導體柱係鄰接於前述第一半導體柱且為前述半導體柱，而且在其頂部具有第二材料層；
    於比前述閘極導體層上表面更上方，且於前述第一半導體柱和前述第二半導體柱的頂部外周部形成第一層間絕緣層的步驟；
    形成第三材料層和第四材料層的步驟，該第三材料層係位於前述第一層間絕緣層上而且包圍前述第一半導體柱的頂部側面，該第四材料層係位於前述第一層間絕緣層上而且包圍前述第二半導體柱的頂部側面；
    在與前述第三材料層和前述第四材料層之側面相接的外周部形成第二層間絕緣層的步驟；
    將前述第一材料層、前述第二材料層、前述第三材料層、和前述第四材料層予以去除而形成第一凹部和第二凹部的步驟，該第一凹部係包圍前述第一半導體柱的頂部，該第二凹部係包圍前述第二半導體柱的頂部；
    以包圍前述第一半導體柱的頂部的方式在前述第一凹部內形成第一雜質層的步驟，與以包圍前述第二半導體柱的頂部的方式在前述第二凹部內形成第二雜質層的步驟；
    於前述第一雜質層上而且在前述第一凹部內形成第一導體層的步驟，與於前述第二雜質層上而且在前述第二凹部內形成第二導體層的步驟；及
    形成連接前述第一導體層和前述第二導體層的第一配線導體層的步驟；
    於俯視觀察時，在前述第一配線導體層的形成區域，未形成有非為前述第一半導體柱和前述第二半導體柱之其他的前述半導體柱。
  2. 如請求項1所述之柱狀半導體裝置的製造方法，係具有下列步驟：
    在前述第一導體層、前述第二導體層、和前述第二層間絕緣層的上方，形成第三層間絕緣層的步驟；
    在前述第三層間絕緣層，形成俯視觀察時與前述第一導體層的一部分區域和前述第二導體層的一部分區域重疊而且相接的第一帶狀接觸孔的步驟；及
    填埋前述第一帶狀接觸孔以形成前述第一配線導體層的步驟；
    於俯視觀察時，前述第一導體層和前述第二導體層的一部分區域比前述第一帶狀接觸孔更突出於外側。
  3. 如請求項2所述之柱狀半導體裝置的製造方法，係具有下列步驟：
    在形成前述第二層間絕緣層之後，形成俯視觀察時與前述第一材料層和前述第三材料層的一部分區域、及前述第二材料層和前述第四材料層的一部分區域重疊而且予以相連接而呈現空隙的第一遮罩材料層的步驟；
    以前述第一遮罩材料層為遮罩，將前述第一材料層、前述第三材料層、前述第二材料層、前述第四材料層、和前述第二層間絕緣層進行蝕刻以形成第三凹部的步驟；
    在前述第三凹部內，與前述第一雜質層和前述第二雜質層的形成同時地形成與前述第一雜質層和前述第二雜質層相連接的第三雜質層的步驟；
    於前述第一雜質層、前述第二雜質層、和前述第三雜質層的上方而且在前述第三凹部內形成第三導體層的步驟；及
    在前述第三導體層形成與其連接的前述第一配線導體層的步驟；
    於俯視觀察時，前述第一帶狀接觸孔係位於前述第三導體層的內側，而且前述第一雜質層、前述第二雜質層、和前述第三雜質層係由相同的半導體材料層所構成。
  4. 如請求項3所述之柱狀半導體裝置的製造方法，其中，前述第三導體層係前述第一配線導體層。
  5. 如請求項1所述之柱狀半導體裝置的製造方法，係藉由磊晶結晶成長而形成前述第一雜質層和前述第二雜質層。
  6. 如請求項1所述之柱狀半導體裝置的製造方法，係具有下列步驟：
    在前述第一凹部和前述第二凹部的底部面上形成單結晶半導體薄膜層的步驟；及
    接著在前述第一凹部和前述第二凹部形成前述第一雜質層和前述第二雜質層的步驟。
  7. 如請求項1所述之柱狀半導體裝置的製造方法，係在前述第一半導體柱和前述第二半導體柱形成有SRAM(靜態隨機存取記憶體；Static Random Access Memory)單元電路的負載用SGT(環繞閘極電晶體；Surrounding Gate Transistor)。
  8. 一種柱狀半導體裝置，係具有：
    第一半導體柱，係朝垂直方向立於基板上；
    第二半導體柱，係鄰接於前述第一半導體柱而站立；
    閘極絕緣層，其上表面位置位於比前述第一半導體柱和前述第二半導體柱的頂部上表面更下方，而且包圍前述第一半導體柱和前述第二半導體柱；
    閘極導體層，係包圍前述閘極絕緣層；
    第一層間絕緣層，係位於前述閘極導體層上；
    第一雜質層和第二雜質層，該第一雜質層係覆蓋前述第一半導體柱頂部，而且於俯視觀察時，其外周與前述第一半導體柱的外周等寬地隔開，該第二雜質層係覆蓋前述第二半導體柱頂部，而且於俯視觀察時，與其外周等寬地隔開；
    第一導體層和第二導體層，該第一導體層係位於前述第一雜質層上，該第二導體層係位於前述第二雜質層上；
    第二層間絕緣層，係位於前述第一雜質層、前述第二雜質層、前述第一導體層、和前述第二導體層的外周部；
    第三層間絕緣層，係位於前述第一導體層、前述第二導體層、和前述第二層間絕緣層的上方；
    第一帶狀接觸孔，係位於前述第三層間絕緣層，且於俯視觀察時，與前述第一導體層的一部分區域和前述第二導體層的一部分區域重疊而且相接；及
    第一配線導體層，係填埋前述第一帶狀接觸孔而成；
    於俯視觀察時，前述第一導體層和前述第二導體層的一部分區域比前述第一帶狀接觸孔更突出於外側。
  9. 如請求項8所述之柱狀半導體裝置，係具有：
    第三雜質層，係位於與前述第一雜質層和前述第二雜質層相同的表面上，而且與前述第一雜質層和前述第二雜質層相連接；
    第三導體層，係位於前述第一雜質層、前述第二雜質層、和前述第三雜質層的上方，而且於俯視觀察時，與前述第一雜質層、前述第二雜質層、和前述第三雜質層為相同的形狀；及
    前述第一配線導體層，係連接於前述第三導體層；
    於俯視觀察時，前述第一帶狀接觸孔位於前述第三導體層的內側。
  10. 如請求項9所述之柱狀半導體裝置，其中，前述第三導體層係前述第一配線導體層。
  11. 如請求項8所述之柱狀半導體裝置，其中，前述第一雜質層和前述第二雜質層係磊晶結晶成長半導體材料層。
  12. 如請求項8所述之柱狀半導體裝置，係在前述第一雜質層和前述第二雜質層的側面及底部具有單結晶半導體薄膜層。
  13. 如請求項8所述之柱狀半導體裝置，係在前述第一半導體柱和前述第二半導體柱設有SRAM(靜態隨機存取記憶體；Static Random Access Memory)單元電路的負載用SGT(環繞閘極電晶體Surrounding Gate Transistor)。
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