TWI722916B - 柱狀半導體裝置的製造方法 - Google Patents
柱狀半導體裝置的製造方法 Download PDFInfo
- Publication number
- TWI722916B TWI722916B TW109118626A TW109118626A TWI722916B TW I722916 B TWI722916 B TW I722916B TW 109118626 A TW109118626 A TW 109118626A TW 109118626 A TW109118626 A TW 109118626A TW I722916 B TWI722916 B TW I722916B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- semiconductor
- semiconductor pillar
- impurity
- pillars
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 263
- 238000004519 manufacturing process Methods 0.000 title claims description 62
- 239000000463 material Substances 0.000 claims abstract description 199
- 238000000034 method Methods 0.000 claims abstract description 53
- 239000013078 crystal Substances 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims description 160
- 239000004020 conductor Substances 0.000 claims description 47
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 26
- 238000002109 crystal growth method Methods 0.000 claims description 19
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 239000000956 alloy Substances 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 230000003068 static effect Effects 0.000 claims description 3
- 239000010409 thin film Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 776
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 239000002344 surface layer Substances 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 57
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 16
- 238000001020 plasma etching Methods 0.000 description 14
- 239000002356 single layer Substances 0.000 description 11
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 10
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 9
- 238000001459 lithography Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 6
- 238000000059 patterning Methods 0.000 description 5
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 229910010272 inorganic material Inorganic materials 0.000 description 3
- 239000011147 inorganic material Substances 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- -1 NO+ ions Chemical class 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000000101 transmission high energy electron diffraction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Si柱6a、6b、6c中之Si柱6b、6c的閘極TiN層24b，係於垂直方向上以通道長度整體地接觸。在Si柱6a、6b、6c、及位於其頂部上的頂部上形成包圍遮罩材料層7a、7b、7c而且彼此離開的SiO2層28a、28b、28c。接著，以包圍SiO2層28a、28b、28c之方式形成SiN層29。接著，將遮罩材料層7a、7b、7c和SiO2層28a、28b、28c予以去除。接著，藉由選擇磊晶結晶成長法，以包圍Si柱6a、6b、6c之頂部之方式形成其上表面較SiN層29之上表面位置為低的P+層32b、N+層32a、32c。
Description
本發明係關於一種柱狀半導體裝置的製造方法。
近年來，已於LSI(Large Scale Integration，大型積體電路)中使用了三維構造電晶體(transistor)。其中，屬於柱狀半導體裝置的SGT(Surrounding Gate Transistor，環繞閘電晶體)，係作為提供高集積度之半導體裝置的半導體元件而受到矚目。此外，亦要求具有SGT之半導體裝置之更進一步的高集積化、高性能化。
在通常的平面(planar)型MOS(Metal Oxide semiconductor，金屬氧化物半導體)電晶體中，其通道(channel)朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT的通道係朝相對於半導體基板之上表面為垂直的方向延伸(例如，參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。
圖6係顯示N通道SGT的示意構造圖。在具有P型或i型(本徵型)導電型之Si柱120(以下，將矽半導體柱稱為「Si柱」)內之上下的位置，形成有當一方成為源極(source)時另一方成為汲極(drain)的N+層121a、121b(以下，將含有高
濃度供體(donor)雜質的半導體區域稱為「N+層」)。成為此源極、汲極之N+層121a、121b間之Si柱120的部分即成為通道區域122。閘極絕緣層123係以包圍此通道區域122之方式形成。閘極導體層124係以包圍此閘極絕緣層123之方式形成。在SGT中，成為源極、汲極的N+層121a、121b、通道區域122、閘極絕緣層123、閘極導體層124係整體形成為柱狀。因此，於俯視觀察時，SGT的佔有面積，係相當於平面型MOS電晶體之單一源極或汲極N+層的佔有面積。因此，具有SGT的電路晶片，相較於具有平面型MOS電晶體的電路晶片，能夠實現晶片尺寸更進一步的縮小化。
接著，當更進一步謀求晶片尺寸的縮小化時，會有應要克服的問題。上部的N+層121b係在Si柱120的頂部上，以例如選擇磊晶結晶成長法藉由含有單結晶之供體雜質之Si、SiGe等半導體層而形成。為了降低此N+層121b的電阻，在閘極絕緣層123、閘極導體層124上設置絕緣層122，且藉由選擇磊晶結晶成長法，使N+層121b以擴展至絕緣層122的上表面之方式形成。此時，N+層121b係以俯視觀察時較Si柱120之外周更往外側擴展之方式形成。此係當與Si柱120鄰接而欲形成要形成其他SGT的Si柱時，必須將此SGT的N+層形成為不與N+層121b接觸。此點在晶片尺寸更進一步的縮小化上會變成問題。
圖7係顯示SRAM(Static Random Access Memory，靜態隨機存取記憶體)單元(cell)電路圖。本SRAM單元電路係包含二個反相器(inverter)電路。一個反相器電路係由作為負載電晶體的P通道SGT_Pc1、及作為驅動電晶體的N通道SGT_Nc1所構成。另一個反相器電路係由作為負載電晶體的P通道SGT_Pc2、及作為驅動電晶體的N通道SGT_Nc2所構成。P通道SGT_Pc1的閘極與N通道SGT_Nc1的閘極係連接著。P通道SGT_Pc2的汲極與N通道SGT_Nc2的汲極係連
接著。P通道SGT_Pc2的閘極與N通道SGT_Nc2的閘極係連接著。P通道SGT_Pc1的汲極與N通道SGT_Nc1的汲極係連接著。
如圖7所示，P通道SGT_Pc1、Pc2的源極係連接於電源端子Vdd。接著，N通道SGT_Nc1、Nc2的源極係連接於接地(ground)端子Vss。選擇N通道SGT_SN1、SN2係配置於二個反相器電路的兩側。選擇N通道SGT_SN1、SN2的閘極係連接於字元(word)線端子WLt。選擇N通道SGT_SN1的源極、汲極係連接於N通道SGT_Nc1、P通道SGT_Pc1的汲極與位元(bit)線端子BLt。選擇N通道SGT_SN2的源極、汲極係連接於N通道SGT_Nc2、P通道SGT_Pc2的汲極與反轉位元線端子BLRt。如此，具有SRAM單元的電路，係由二個P通道SGT_Pc1、Pc2、及四個N通道SGT_Nc1、Nc2、SN1、SN2所組成的合計共六個SGT所構成(例如，參照專利文獻2)。此外，使驅動用電晶體並聯連接複數個，可謀求SRAM電路的高速化。通常，構成SRAM之記憶體單元的SGT，係分別形成於不同的半導體柱。SRAM單元電路的高集積化，係在於如何可將複數個SGT高密度地形成於一個單元區域之中。在使用其他SGT之電路形成中的高集積化中亦復相同。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：美國專利申請公開第2010/0219483號說明書
專利文獻3：美國註冊US8530960B2號說明書
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:“Study of planarized sputter-deposited SiO2“，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June(1978)
非專利文獻3：A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal.：“Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications” Proc. Of SPIE Vol.9782, 2016
要求使用了SGT之SRAM電路的高集積化。
本發明之一型態之柱狀半導體裝置的製造方法，係在基板上製造SGT(環繞閘極電晶體)裝置，該SGT裝置係具有第一半導體柱，且具有與前述第一半導體柱鄰接的第二半導體柱，具有包圍前述第一半導體柱的第一閘極絕緣層，具有包圍前述第二半導體柱的第二閘極絕緣層，具有包圍前述第一閘極絕緣層的第一閘極導體層，具有包圍前述第二閘極絕緣層的第二閘極導體層，具有與前述第一半導體柱之頂部連接的第一雜質層，具有與前述第二半導體柱之頂部連接的第二雜質層，具有與前述第一半導體柱之下部連接的第三雜質層，具有與前述第二半導體柱之下部連接的第四雜質層，以及具有以前述第一雜質層和前
述第三雜質層之間之前述第一半導體柱為通道的第一SGT、及以前述第二雜質層和前述第四雜質層之間之前述第二半導體柱為通道的第二SGT，該柱狀半導體裝置的製造方法係具有下列步驟：
形成第一絕緣層的步驟，該第一絕緣層係位於前述第一閘極導體層和前述第二閘極導體層的上方，而且包圍前述第一半導體柱和前述第二半導體柱的頂部，而且其上表面位置較前述第一半導體柱和前述第二半導體柱的上表面位置更靠下方；
將包圍著前述第一半導體柱之頂部的第一材料層、和包圍著前述第二半導體柱之頂部的第二材料層，以彼此離開之方式形成於前述第一絕緣層上的步驟；
形成第二絕緣層的步驟，該第二絕緣層係位於前述第一絕緣層之上，而且包圍著前述第一材料層和前述第二材料層；
將前述第一材料層和前述第二材料層予以去除的步驟；
使前述第一半導體柱和前述第二半導體柱的頂部露出，而且使露出頂部上表面位置較前述第二絕緣層的上表面位置更靠下方而且較前述第一絕緣層更靠上方的步驟；及
形成包含有供體或受體雜質原子之屬於單結晶層之前述第一雜質層、和包含有供體或受體雜質原子之屬於單結晶層之前述第二雜質層的步驟，前述第一雜質層係包圍前述第一半導體柱的頂部而且前述第一雜質層的上表面位置與前述第二絕緣層的上表面位置相同或為其下方，前述第二雜質層係包圍前述第二半導體柱的頂部而且前述第二雜質層的上表面位置與前述第二絕緣層的上表面位置相同或為其下方；
其中，在使前述第一半導體柱和前述第二半導體柱的頂部露出，而且使露出頂部上表面位置較前述第二絕緣層的上表面位置更靠下方而且較前述第一絕緣層更靠上方的步驟中，具有：
在前述第一半導體柱的上方，形成於俯視觀察時與前述第一半導體柱呈相同形狀的第三材料層，且在前述第二半導體柱的上方，形成於俯視觀察時與前述第二半導體柱呈相同形狀的第四材料層的步驟；
以包圍前述第一半導體柱之頂部和前述第三材料層之側面之方式形成前述第一材料層，並且以包圍前述第二半導體柱之頂部和前述第四材料層之側面之方式形成前述第二材料層的步驟；及
在形成前述第二絕緣層之後，將前述第一材料層、前述第二材料層、前述第三材料層、和前述第四材料層予以去除的步驟；
前述第一閘極導體層和前述第二閘極導體層係在垂直方向上，在前述第一半導體柱之通道和前述第二半導體柱之通道之區域的側面整體接觸地形成。
前述製造方法較佳為藉由選擇磊晶結晶成長法而形成前述第一雜質層和前述第二雜質層。
前述製造方法較佳為在形成前述第一雜質層和前述第二雜質層的一方或雙方的步驟中具有下列步驟：
在使前述第一半導體柱和前述第二半導體柱之一方或雙方的頂部露出，而且使露出頂部的上表面位置較前述第二絕緣層之上表面位置更靠下方而且較前述第一絕緣層更靠上方的步驟之後，在前述第一半導體柱和前述第二半導體柱
的一方或雙方的頂部和前述第二絕緣層上形成包含有供體或受體之第五雜質層的步驟；及
將前述第五雜質層進行平坦化以使其上表面位置成為前述第二絕緣層之上表面位置的步驟。
前述製造方法較佳為在形成前述第一雜質層和前述第二雜質層的一方或雙方的步驟中具有下列步驟：
在形成前述第一雜質層和前述第二雜質層之前，在露出之前述第一半導體柱和前述第二半導體柱的頂部上、露出之前述第一絕緣層上、及面向前述露出之前述第一半導體柱和前述第二半導體柱之頂部的前述第二絕緣層側面上，形成單結晶薄膜半導體層的步驟。
前述製造方法較佳為在形成前述第一雜質層和前述第二雜質層的一方或雙方的步驟中具有下列步驟：
將露出之前述第一半導體柱和前述第二半導體柱之頂部進行異方性蝕刻的步驟。
前述製造方法較佳為在使前述第一半導體柱和前述第二半導體柱的頂部露出，而且使露出頂部上表面位置較前述第二絕緣層的上表面位置更靠下方而且較前述第一絕緣層更靠上方的步驟中具有下列步驟：
使前述第一半導體柱、前述第二半導體柱、前述第二絕緣層、前述第一材料層、和前述第二材料層的上表面位置相同的步驟；及
將前述第一半導體柱和前述第二半導體柱的頂部氧化，而形成氧化層的步驟，前述氧化層之下表面位置於垂直方向上位於前述第二絕緣層、前述第一材料層和前述第二材料層的上表面位置、與前述第一絕緣層之上表面位置之間；及
將前述氧化層予以去除的步驟。
前述製造方法較佳為具有在前述第一雜質層上形成由金屬或合金所構成的第一導體層，以及在前述第二雜質層上形成由金屬或合金所構成的第二導體層的步驟，前述第一導體層的上表面位置與前述第二絕緣層相同，前述第二導體層的上表面位置與前述第二絕緣層相同。
前述製造方法較佳為在形成包含有供體或受體雜質原子之屬於單結晶層的前述第一雜質層和前述第二雜質層的步驟中具有下列步驟：
藉由磊晶結晶成長法，形成包圍前述第一半導體柱和前述第二半導體柱的一方或雙方的頂部而且延伸於前述第二絕緣層上之第五雜質層的步驟；及
進行平坦化以使前述第五雜質層的上表面位置成為與前述第二絕緣層之上表面位置相同或為其下方的步驟。
前述製造方法較佳為具有在形成前述第一雜質層和第二雜質層之前，將露出的前述第一半導體柱和前述第二半導體柱的頂部進行異向性蝕刻的步驟。
前述製造方法較佳為在前述基板上形成由複數個SGT構成一個單元區域的SRAM(靜態隨機存取記憶體)電路，前述製造方法具有下列步驟：
在前述基板上所形成的半導體層上形成第五材料層的步驟；
在前述單元區域中，於前述第五材料層上，形成於俯視觀察時朝第一方向彼此平行而且分離的四條或五條帶狀的第一遮罩材料層的步驟；
在前述帶狀的第一遮罩材料層的下方或上方，於前述單元區域中，形成有於俯視觀察時正交於前述第一方向而且彼此平行且分離的二條帶狀的第二遮罩材料層的狀態下，
在前述帶狀的第一遮罩材料層、與前述帶狀的第二遮罩材料層重疊的部分，形成由前述第五材料層、前述帶狀的第一遮罩材料層、前述帶狀的第二遮罩材料層的一部分或全部所構成之第三遮罩材料層的步驟；及
以前述第三遮罩材料層為遮罩，將前述半導體層進行蝕刻，而形成排列在第一線上的第一組半導體柱、及排列在平行於前述第一線之第二線上之第二組半導體柱的步驟；
且形成如下配置：在前述第一組半導體柱內之前述第一線上之其中一端具有第三半導體柱，在前述第二組半導體柱內之前述第二線上而且與前述其中一端相反的端具有第四半導體柱，且具有以與前述第一線正交之通過前述第三半導體柱之中心的第一中心線、與前述第二線交會的點為中心的第五半導體柱，且具有以與前述第二線正交之通過前述第四半導體柱之中心的第二中心線、與前述第一線交會的點為中心的第六半導體柱，且具有在前述第一線上具有中心而且與前述第六半導體柱相鄰的第七半導體柱，且具有在前述第二線上具有中心而且與前述第五半導體柱相鄰的第八半導體柱；
其中，在俯視觀察時，於前述第八半導體柱之二條平行於前述第一中心線之外周切線之內側所延長而得的第一帶區域之中，具有至少一部分重疊且沒有前述第一組半導體柱的第一無半導體柱區域，於前述第七半導體柱之二條平行於前述第二中心線之外周切線之內側所延長而得的第二帶區域之中，具有至少一部分重疊且沒有前述第二組半導體柱的第二無半導體柱區域；
若前述第五半導體柱和前述第八半導體柱的一方為前述第一半導體柱，則另一方為前述第二半導體柱，同樣地，若前述第六半導體柱和前述第七半導體柱的一方為前述第一半導體柱，則另一方為前述第二半導體柱；
將第一接觸孔形成於前述第一無半導體柱區域上，且將第二接觸孔形成於前述第二無半導體柱區域上，該第一接觸孔係連接前述第一組半導體柱之相連於底部所形成的第一雜質區域、和前述第五半導體柱與前述第八半導體柱的前述第一閘極導體層與前述第二閘極導體層，該第二接觸孔係連接前述第二組半導體柱之相連於底部所形成的第二雜質區域、和前述第六半導體柱與前述第七半導體柱的前述第一閘極導體層與前述第二閘極導體層；
前述第一雜質區域和前述第二雜質區域均包含有前述第三雜質層和前述第四雜質層。
1:P層基板
2,2a,2b:N層
3,3a,3b,3aa,3ab,3ba,3bb,32a,32c,32d,32f,43a,43c,43d,43f:N+層
4,4a,4b,4aa,4bb,5,32b,32e,43,43b,43e:P+層
6:i層
6a,6b,6c,6d,6e,6f,6A,6B,6C,6D,6E,6F:Si柱
7,7a,7b,7c,7d,7e,7f,9,10:遮罩材料層
8:SiGe層
8a,8b:帶狀SiGe層、帶狀遮罩材料層
9a,9b:帶狀SiN層、帶狀遮罩材料層
10a,10b,12aa,12ab,12ba,12bb,17a,17b:帶狀遮罩材料層
19a,19b,19c,19d,19e,19f,19g,19h:矩形的遮罩材料層、遮罩材料層
12,13a,13b,13c,16,27,29:SiN層
13aa,13ab,13ba,13bb:帶狀SiN層、帶狀遮罩材料層
15,22,25,28a,28b,28c,28d,28e,28f,31a,31b,31c,31d,31e,31f,35,36,37,38,39:SiO2層
20a,20b,20c,20d,20e,20f,20g,20h:SiN柱
21a,21b:Si柱台
23:HfO2層
24a,24b,24c,24d:TiN層
30a,30b,30c,30d,30e,30f,30A,30B,30C,30D,30E,30F,41a,41b,41c,41d,41e,41f:凹部
33a,33b,33c,33d,33e,33f:W層
46:單結晶半導體層、半導體層
48a,48b,48c,48d,48e,48f:特定方位面
120:Si柱
121a,121b:N+層
122:通道區域
123:閘極絕緣層
124:閘極導體層
BL:位元輸出配線金屬層
BLt:位元線端子
BLRt:反轉位元線端子
C1,C2,C3,C4,C5,C6,C7,C8,C9,C10:接觸孔
RBL:反轉位元輸出配線金屬層
Vdd:電源配線金屬層、電源端子
Vss1,Vss2:接地配線金屬層
WL:字元配線金屬層
WLt:字元線端子
XC1,XC2:連接配線金屬層
圖1A係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1B係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1C係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1D係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1E係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1F係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1G係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1H係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1I係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1J係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1K係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1L係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1M係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1N係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1O係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1P係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1Q係用以說明具有第一實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2A係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2B係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2C係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3A係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3B係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3C係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖4係用以說明具有第四實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖5係用以說明具有第五實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖6係顯示習知例之SGT的示意構造圖。
圖7係使用習知例之SGT之SRAM單元電路圖。
以下參照圖式說明本發明之實施型態之柱狀半導體裝置的製造方法。
(第一實施型態)
以下參照圖1A至圖1Q來說明具有本發明之第一實施型態之SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。
如圖1A所示，藉由磊晶(epitaxial)結晶成長法在P層基板1上形成N層2。接著，藉由離子注入法在N層2的表層形成N+層3與P+層4a、4b。接著，形成i層6。接著，例如，形成由SiO2層、氧化鋁(Al2O3，以下稱為AlO)層、SiO2層所構成的遮罩材料層7。接著，堆積矽鍺(SiGe)層8。接著，堆積由SiO2層所構成的遮罩材料層9。接著，堆積由SiN層所構成的遮罩材料層10。另外，i層6亦可由含有少量供體或受體(acceptor)雜質原子的N型或P型Si形成。
接著，以藉由微影(lithography)法所形成之俯視觀察時朝Y方向延伸之帶狀阻劑(resist)層(未圖示)為遮罩，將遮罩材料層10進行蝕刻。藉此，形成於俯視觀察時朝Y方向延伸的帶狀遮罩材料層(未圖示)。以阻劑層為遮罩，將該帶狀遮罩材料層進行等向性蝕刻，藉此將帶狀遮罩材料層的寬度，形成為較阻劑層的寬度更窄。藉此，即形成具有較可藉由微影法所形成之最小之阻劑層之寬度更小寬度的帶狀遮罩材料層10a、10b。接著，以帶狀遮罩材料層10a、10b作為蝕刻遮罩，將遮罩材料層9例如藉由RIE(Reactive Ion Etching，反應離子蝕刻)進行蝕刻而形成帶狀遮罩材料層9a、9b。藉由等向蝕刻所形成之帶狀遮罩材料層10a、10b的剖面，係成為底部的寬度較頂部的寬度為大的梯形，相對於此，由於帶狀遮罩材料層9a、9b的剖面係藉由RIE進行蝕刻，因此形成為矩形。此矩形剖面將
會關係到以帶狀遮罩材料層9a、9b為遮罩之蝕刻圖案(etching pattern)之精確度的提升。接著，如圖1B所示，以帶狀遮罩材料層9a、9b為遮罩，將SiGe層8藉由例如RIE法進行蝕刻，藉此形成帶狀SiGe層8a、8b。前述之帶狀遮罩材料層9a、9b上的帶狀遮罩材料層10a、10b，係可在SiGe層8蝕刻之前去除，或亦可使之殘存。
接著，整體藉由ALD(Atomic Layered Deposition，原子層堆積)法，以覆蓋遮罩材料層7、帶狀SiGe層8a、8b、帶狀SiN層9a、9b之方式形成SiN層(未圖示)。此時，SiN層12的剖面係在頂部形成圓弧。此圓弧較佳為形成為較帶狀遮罩材料層8a、8b更上部。接著，將整體以例如藉由流動化學氣相沈積(Flow Chemical Vapor Deposition)法所形成之SiO2層(未圖示)覆蓋，然後，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)研磨SiO2層和SiN層以使上表面位置成為帶狀遮罩材料層9a、9b的上表面位置的方式，而形成SiN層13a、13b、13c。接著，將SiN層13a、13b、13c的頂部進行蝕刻而形成凹部。此凹部的底部位置形成為位於帶狀遮罩材料層9a、9b的下部。接著，整體覆蓋SiN層(未圖示)，且將整體藉由CMP法將SiN層進行研磨以使上表面位置成為帶狀遮罩材料層9a、9b的上表面位置。接著，將藉由流動CVD所形成的SiO2層予以去除。藉此，如圖1C所示，在帶狀遮罩材料層9a、9b的兩側，形成於俯視觀察時具有與SiN層13a、13b、13c之頂部形狀呈相同形狀的帶狀遮罩材料層12aa、12ab、12ba、12bb。
接著，如圖1D所示，以帶狀遮罩材料層9a、9b、12aa、12ab、12ba、12bb為遮罩，將SiN層13a、13b、13c進行蝕刻，而形成帶狀SiN層13aa、13ab、13ba、13bb。此時，於俯視觀察時，帶狀SiN層13aa、13ab、13ba、13bb的寬度將會相同。
接著將帶狀遮罩材料層9a、9b、帶狀SiGe層8a、8b予以去除。藉此，如圖1E所示，在遮罩材料層7上形成帶狀SiN層13aa、13ab、13ba、13bb，於俯視觀察時在該帶狀SiN層13aa、13ab、13ba、13bb各者的頂部上具有朝Y方向延伸而且彼此平行排列之帶狀遮罩材料層12aa、12ab、12ba、12bb。
接著，以覆蓋整體之方式形成藉由FCVD法所形成的SiO2層(未圖示)。接著，藉由CMP法將SiO2層進行研磨以使其上表面位置與帶狀遮罩材料層12aa、12ab、12ba、12bb的上表面位置相同，且如圖1F所示，形成SiO2層15。接著，在SiO2層15、帶狀遮罩材料層12aa、12ab、12ba、12bb上形成SiN層16。接著，使用與形成帶狀SiN層13aa、13ab、13ba、13bb之方法相同之基本的方法，而在SiN層16上形成朝X方向延伸而且彼此平行排列的帶狀遮罩材料層17a、17b。
接著，如圖1G所示，以帶狀遮罩材料層17a、17b為遮罩，將SiN層16、帶狀遮罩材料層12aa、12ab、12ba、12bb、帶狀SiN層13aa、13ab、13ba、13bb、遮罩材料層7進行RIE蝕刻。接著，將殘存的SiN層16、SiO2層15予以去除。藉此，形成於俯視觀察時頂部具有矩形的遮罩材料層19a、19b、19c、19d、19e、19f、19g、19h的SiN柱20a、20b、20c、20d、20e、20f、20g、20h。
接著，如圖1H所示，將矩形的遮罩材料層19b、19g、SiN柱20b、20g予以去除。
接著，以遮罩材料層19a、19c、19d、19e、19f、19h和SiN柱20a、20c、20d、20e、20f、20h為遮罩將遮罩材料層7進行蝕刻，而形成遮罩材料層7a、7b、7c、7d、7e、7f。在此蝕刻中，例如進行藉由CDE(Chemical Dry Etching，化學乾蝕刻)法的等向性蝕刻，於俯視觀察時，使遮罩材料層7a、7b(第三材料層和第四材料的層的一方)、7c(若遮罩材料層7b為第三材料層則為第四材料層，若遮
罩材料層7b為第四材料層則為第三材料層)、7d(第三材料層和第四材料層的一方)、7e(若遮罩材料層7d為第三材料層則為第四材料層，若遮罩材料層7d為第四材料層則為第三材料層)、7f的形狀為圓形。此CDE蝕刻係當在此步驟之前遮罩材料層7a、7b、7c、7d、7e、7f的俯視觀察形狀已為圓形時則不需要。接著，將遮罩材料層19a、19c、19d、19e、19f、19h和SiN柱20a、20c、20d、20e、20f、20h予以去除。接著，以遮罩材料層7a、7b、7c、7d、7e、7f為遮罩將i層6進行蝕刻，如第11所示，在N+層3、P+層4a、4b上形成Si柱6a、6b、6c、6d、6e、6f。另外，遮罩材料層7a、7b、7c、7d、7e、7f亦可為在垂直方向上去除遮罩材料層7的上部層者。遮罩材料層7的材料構成，係為了獲得具有精確度之遮罩材料層7a、7b、7c、7d、7e、7f而選擇。
接著，如圖1J所示，將相連於Si柱6a、6b、6c之底部的N+層3、P+層4a、N層2、P層基板1進行蝕刻，而形成由P層基板1之上部、N層21a、N+層3aa、3ab(第三雜質層與第四雜質層的一方)、P+層4aa(若N+層3ab為第三雜質層則為第四雜質層，若N+層3ab為第四雜質層則為第三雜質層)所構成的Si柱台21a。同時，將相連於Si柱6d、6e、6f之底部的N+層3、P+層4b、N層2、P層基板1進行蝕刻，而形成由P層基板1之上部、N層2b、N+層3ba(未圖示，第三雜質層和第四雜質層的一方)、3bb(未圖示)、P+層4bb(若N+層3ba為第三雜質層則為第四雜質層，若N+層3ba為第四雜質層則為第三雜質層)所構成的Si柱台21b。接著，在N+層3aa、3ab、3ba、3bb、P+層4aa、4bb、N層2a、2b的外周部、及P層基板1上形成SiO2層22。接著，藉由ALD法，以覆蓋整體之方式形成HfO2層23、TiN層(未圖示)。此時，在Si柱6b、6c間與Si柱6d、6e間，係由TiN層以側面彼此接觸著。接著，形成包圍著Si柱6a之外周所形成之HfO2層23的TiN層24a、包圍著Si柱6b、6e之外周所形成
之HfO2層23的TiN層24b、包圍著Si柱6d、6e之外周所形成之HfO2層23的TiN層24c、及包圍著Si柱6f之外周所形成之HfO2層23的TiN層24d。接著，整體覆蓋SiO2層(未圖示)，之後，藉由CMP法而將整體進行研磨以使其上面位置成為遮罩材料層7a、7b、7c、7d、7e、7f的上面位置。接著，將經由RIE法平坦化後的SiO2層(未圖示)進行蝕刻，而形成SiO2層25。接著，以遮罩材料層7a、7b、7c、7d、7e、7f、SiO2層25為遮罩，而將HfO2層23、TiN層24a、24b、24c、24d的頂部去除。TiN層24a、24b(第一閘極導體層、第二閘極導體層)、24c(第一閘極導體層、第二閘極導體層)、24d係成為SGT的閘極導體層。此閘極導體層係有助於SGT之臨限值電壓之設定的層，可由單層或複數層所組成的閘極導體材料層所形成。此閘極導體材料層(第一閘極導體層、第二閘極導體層)，係與Si柱6b、6c間、及Si柱6d、6e間的側面整體鄰接地形成。另外，亦可相連於閘極導體材料層而形成例如鎢(W)層，且使用此W層作為配線導體層。此W層亦可為其他導體材料層。
接著，如圖IK所示，在Si柱6a至6f之外周部的SiO2層25上，形成SiN層27(第一絕緣層)。接著，整體覆蓋SiO2層(未圖示)。接著，藉由RIE法將該SiO2層進行蝕刻，藉此在露出之Si柱6a至6f的頂部和遮罩材料層7a至7f的側面，形成於俯視觀察時等寬的SiO2層28a、28b、28c、28d、28e、28f。此時，SiO2層28b(第一材料層)與SiO2層28c(第二材料層)係分開地形成。同樣地，SiO2層28d(第一材料層)與SiO2層28e(第二材料層)係分開地形成。SiO2層28a、28b、28c、28d、28e、28f係相對於Si柱6a至6f的頂部自行對準地形成。所謂自行對準係指SiO2層28a、28b、28c、28d、28e、28f與Si柱6a至6f之頂部的位置關係，以在微影法中沒有遮罩對準偏移的狀態下形成。另外，SiN層27係至少位於TiN層24a、24b、24c、24d上即可。例如，亦可將TiN層24a、24b頂部氧化而形成氧化膜，以取代形成SiN層
27。此外，亦可將TiN層24a、24b頂部進行蝕刻，之後，將絕緣層埋入於該蝕刻部。此外，亦可取代SiN層27(第一絕緣層)，在藉由ALD法將SiO2層整體地覆蓋之後，離子注入NO+離子，使SiO2層的表層SiN層化。亦可藉由其他材料來形成該絕緣層。
接著，整體覆蓋SiN層(未圖示)。接著，如圖1L所示，藉由CMP法進行研磨以使SiN層的上表面位置成為遮罩材料層7a至7f的上表面位置，而形成SiN層29(第二絕緣層)。接著，將包圍著Si柱6a至6f之頂部的SiO2層28a、28b、28c、28d、28e、28f予以去除，而形成包圍著Si柱6a至6f之頂部的凹部30a、30b、30c、30d、30e、30f。由於SiO2層28a、28b、28c、28d、28e、28f係相對於Si柱6a至6f的頂部自行對準地形成，因此凹部30a、30b、30c、30d、30e、30f係相對於Si柱6a至6f的頂部自行對準地形成。
接著，如圖1M所示，將遮罩材料層7a、7b、7c、7d、7e、7f予以去除，而在Si柱6a至6f的頂部外周與上部，形成凹部30A、30B、30C、30D、30E、30F。
接著，藉由CVD法整體地覆蓋SiO2層(未圖示)。接著，如圖1N所示，藉由CMP法將SiO2層的上表面位置研磨至SiN層29的上表面位置，並覆蓋Si柱6a至6f的頂部，而且在凹部30A、30B、30C、30D、30E、30F內，形成SiO2層31a、31b(未圖示)、31c、31d、31e(未圖示)、31f。接著，藉由微影法和化學蝕刻法將SiO2層31b、31e予以去除。接著，藉由選擇磊晶結晶成長法將含有受體雜質的P+層32b(第一雜質層與第二雜質層的一方)、32e(第一雜質層與第二雜質層的一方)，覆蓋Si柱6b、6e的頂部而且形成於凹部30B、30E內。P+層32b、32e的外周，係形成為於俯視觀察時不會較凹部30B、30E的外周更外側。另外，較佳為
在形成P+層32b、32e之前，於將Si柱6b、6e的頂部薄薄地氧化之後，進行去除此氧化膜的處理，且進行Si柱6b、6e之頂部表層之損傷(damage)層的去除及清洗。
接著，整體地覆蓋SiO2層(未圖示)，且藉由CMP法進行研磨以使SiO2層的上表面位置與SiN層29的上面位置相同，而使SiO2層(未圖示)覆蓋於P+層32b、32e上。接著，藉由微影法和化學蝕刻法，將SiO2層31a、31c、31d、31f予以去除。接著，如圖1O所示，藉由選擇磊晶結晶成長法將含有供體雜質的N+層32a、32c(若P+層32b為第一雜質層則為第二雜質層，若P+層32b為第二雜質層則為第一雜質層)、32d(若P+層32e為第一雜質層則為第二雜質層，若P+層32e為第二雜質層則為第一雜質層)、32f，覆蓋Si柱6a、6c、6d、6f的頂部而且形成於凹部30A、30C、30D、30F內。N+層32a、32c、32d、32f的外周，係形成為於俯視觀察時不會較凹部30A、30C、30D、30F的外周更外側。接著，將P+層32b、32e上的SiO2層予以去除。
接著，整體地覆蓋薄的Ta層(未圖示)與W層(未圖示)。接著，如圖1P所示，藉由CMP法進行研磨以使W層的上表面位置成為SiN層29的上表面位置，而形成W層33a、33b、33c、33d、33e、33f。此時，位於N+層32a、32c、32d、32f、P+層32b、32e、與W層33a、33b、33c、33d、33e、33f之間的Ta層，係用以減小此二層之接觸電阻的緩衝層。亦可為單層或複數層的其他材料層。
接著，如圖1Q所示，以覆蓋整體之方式形成上表面平坦的SiO2層35。接著，通過N+層3aa與P+層4aa之俯視觀察時的交界上、和TiN層24c上所形成的接觸孔C1而形成連接配線金屬層XC1。同時，通過N+層3bb與P+層4bb之俯視觀察時的交界上、和TiN層24b上所形成的接觸孔C2而形成連接配線金屬層XC1(未圖示)、連接配線金屬層XC2。以覆蓋整體之方式形成上表面平坦的SiO2
層36。接著，通過TiN層24a、24d上所形成的接觸孔C3、C4而形成字元配線金屬層WL。以覆蓋整體之方式形成上表面平坦的SiO2層37。接著，通過P+層32b、32e上之W層33b、33e上所形成的接觸孔C5、C6而形成電源配線金屬層Vdd。接著，通過N+層32c上之W層33c上所形成的接觸孔C7而形成接地配線金屬層Vss1。同時，N+層32d上之W層33d上所形成的接觸孔C8而形成接地配線金屬層Vss2。接著，以覆蓋整體之方式形成上表面平坦的SiO2層39。接著，通過N+層32a、32f上之W層33a、33f上所形成的接觸孔C9、C10而形成位元輸出配線金屬層BL、反轉位元輸出配線金屬層RBL。藉此，在P層基板1上形成SRAM單元電路。在本SRAM單元電路中，係於Si柱6b、6e形成有負載SGT，於Si柱6c、6d形成有驅動SGT，且於Si柱6a、6f形成有選擇SGT。
另外，藉由圖1N、圖1O所示之形成N+層32a、32c、32d、32f、P+層32b、32e後的熱步驟，以供體或受體雜質從N+層32a、32c、32d、32f、P+層32b、32e擴散至Si柱6a至6f之頂部之方式，形成N+層40a、40c、40d、40f(未圖示)、P+層40b、40e(未圖示)。N+層40a、40c、40d、40f、P+層40b、40e的分布形狀，係依據熱步驟的紀錄及Si柱6a至6f的直徑而形成於Si柱6a至6f的表層或內部整體。以相連於Si柱6a至6f的頂部之方式，形成N+層32a、32c、32d、32f、40a、40c、40d、40f、P+層32b、32e、40b、40e(當P+層32b、32e、40b、40e為第一雜質層時，N+層32c、32d、40c、40d為第二雜質層，當P+層32b、32e、40b、40e為第二雜質層時，N+層32c、32d、40c、40d為第一雜質層)。
此外，如圖1Q所示，在Si柱6a至6f的下部，以於N+層2ca、2cb上相連之方式形成有成為SGT之源極或汲極的N+層3aa、3ab、3ba、3bb、P+層4aa、4bb。相對於此，亦可將N+層3aa、3ab、3ba、3bb、P+層4aa、4bb形成於Si柱6a至6f的
底部，而且通過金屬層、合金層而連接N+層3aa、3ab、3ba、3bb、P+層4aa、4bb間。此外，N+層3aa、3ab、3ba、3bb、P+層4aa、4bb亦可連接於Si柱6a至6f的底部側面而形成。如上所述，亦可以鄰接於成為SGT之源極或汲極之N+層3aa、3ab、3ba、3bb、P+層4aa、4bb係可形成於Si柱6a至6f之底部的內部或與側面外側相接而形成於其外周，再者，各者亦可藉由其他導體材料電性連接。此點在本發明的其他實施型態中亦復相同。
針對SRAM單元的高密度化，有下列的要求。
[要求1]
在Si柱6b、6e形成負載用SGT，在Si柱6c、6d形成選擇用SGT。要將SRAM單元高密度化，必須將鄰接之Si柱6b、6c間的距離縮短。另一方面，包含連接於鄰接之Si柱6b、6c之頂部之頂部導電層的雜質區域，必須彼此分開地形成。同樣地，需要將鄰接之Si柱6d、6e間的距離縮短。另一方面，包含連接於鄰接之Si柱6d、6e之頂部之頂部導電層的雜質區域，必須彼此分開地形成。
[要求2]
當Si柱6b、6c間、Si柱6d、6e間的間隔過短時，閘極TiN層24b、24c會變薄，無法獲得作為閘極電極所需要的工作函數。此外，當此間隔過長時，在Si柱6b、6c間、和Si柱6d、6e間，TiN層24b、24c就會分開。由此之故，為了提升SRAM單元的集積度，必須使Si柱6b、6c間、及Si柱6d、6e間的間隔最佳化。
[要求3]
在鄰接的Si柱6a、6b、6c、6d、6e、6f的頂部形成成為SGT之源極或汲極的雜質區域，且從此等雜質區域的上表面，形成與外部配線連接之接觸孔之習知的構造中，此等雜質區域與通道和接觸孔的連接面積係限定於Si柱6a至6f的剖面
積，當SRAM單元的高密度化進展時，此等雜質區域之電阻的增加即為問題。因此，必須增大雜質區域與通道和接觸孔的接觸面積。再者，雜質區域必須確保發揮作為SGT之源極或汲極之功能所需的體積。
[要求4]
當在Si柱6a、6b、6c、6d、6e、6f的頂部藉由含有供體或受體雜質之選擇或非選擇磊晶結晶成長法形成雜質區域時，為了要形成具有更良好之結晶性的雜質區域，要使之磊晶結晶成長之Si柱6a、6b、6c、6d、6e、6f之頂部的面積愈大愈佳。
依據第一實施型態的製造方法，可獲得下列特徵。
1、對於上述要求，本實施型態係具有下述的特徵。
[針對要求1]
在本實施型態中，俯視觀察時之Si柱7b、7c間、及Si柱7d、7e間的距離係依據帶狀SiGe層8a、8b的寬度來決定。如圖1B中所說明，此帶狀SiGe層8a、8b的寬度係形成為比可藉由微影法所形成之最小阻劑層的寬度更小。藉此，可使閘極TiN層24b、24c在垂直方向上之Si柱7b、7c間、及Si柱7d、7e間於SGT通道側面整體接觸。此係顯示使俯視觀察時之Si柱7b、7c與Si柱7d、7e的閘極電極間距離接近至最小。再者，由於屬於SGT之雜質區域之N+層32a、32c、32d、32f、P+層32b、32e係形成於彼此離開的凹部30A、30B、30C、30D、30E、30F內，因此鄰接之N+層32a、32c、32d、32f、P+層32b、32e不會接觸。再者，形成N+層32a、32c、32d、32f、P+層32b、32e之凹部30A、30B、30C、30D、30E、30F中之Si柱6a至6f之外周的凹部30a、30b、30c、30d、30e、30f，係不使用微影法而自行對準地
形成。藉此，形成高密度的N+層32a、32c、32d、32f、P+層32b、32e。此將關係到SRAM單元的高密度化。
[針對要求2]
Si柱6b、6c間、與Si柱6d、6e間的間隔係依據帶狀SiGe層8a、8b的寬度來決定。此帶狀SiGe層8a、8b的寬度，如圖1B中所說明，係形成為比可藉由微影法所形成之最小之阻劑層的寬度更小。藉由變更此帶狀SiGe層8a、8b之縮窄的寬度，即可獲得所需要之Si柱6b、6c間、與Si柱6d、6e間的間隔。藉此，可謀求SRAM單元之高密度化的最佳化。
[針對要求3]
在本實施型態中，N+層32a、32c、32d、32f、P+層32b、32e、與各SGT之通道的連接，係在Si柱6a、6b、6c、6d、6e、6f之頂部的上面與側面進行。藉此，相較於雜質區域僅在Si柱6a至6f之頂部的內部形成的構造，可增大雜質區域與通道的連接面積。再者，由於N+層32a、32c、32d、32f、P+層32b、32e之俯視觀察時的上表面面積較Si柱6a、6b、6c、6d、6e、6f更大，因此可增大接觸孔C1至C10。此外，在本實施型態中，係可藉由變更凹部30A、30B、30C、30D、30E、30F的深度和要使之結晶成長之N+層32a、32c、32d、32f、P+層32b、32e的結晶成長時間，不需增加俯視觀察時之雜質區域的面積，即可易於實現用以確實地進行作為雜質區域之動作之N+層32a、32c、32d、32f、P+層32b、32e的體積的確保。
[針對要求4]
在本實施型態中，藉由選擇磊晶結晶成長所進行之N+層32a、32c、32d、32f、P+層32b、32e的形成，係在Si柱6a、6b、6c、6d、6e、6f之頂部的上面與側面進行。藉此，相較於雜質區域僅在Si柱6a至6f之頂部的內部形成之構成的情形，可
擴增供選擇磊晶結晶成長之Si柱6a、6b、6c、6d、6e、6f的露出面積。此將形成具有更良好結晶性的雜質區域。此將關係到SRAM單元特性的提升。
2、若要獲得良好的SRAM單元特性，重要的在於如何精確度良好地形成俯視觀察時之Si柱6a至6f的形狀。在本實施型態中，如圖1C、圖1D所示，係使用在帶狀SiGe層8a、8b之兩側所形成之帶狀SiN層13aa、13ab、13ba、13bb而形成了Si柱6a至6f。帶狀SiN層13aa、13ab、13ba、13bb係藉由將SiN膜以一原子層逐次堆積的ALD(Atomic Layered Deposition，原子層堆積)法而形成。此係意味著可用一原子層的精確度形成帶狀SiN層13aa、13ab、13ba、13bb的厚度。同樣地，帶狀遮罩材料層12aa、12ab、12ba、12bb係直接呈現了帶狀SiN層13aa、13ab、13ba、13bb的頂部形狀，因此可以高精確度形成帶狀SiN層13aa、13ab、13ba、13bb。此將關係到高精確度之Si柱6a至6f的形成。此點對於帶狀遮罩材料層17a、17b的形成亦復相同。藉此，可以高精確度形成Si柱6a至6f。
3、在本實施型態中，已說明了由六個SGT所構成的SRAM單元。針對此點，本發明亦可應用於由八個SGT所構成的SRAM單元。在由八個SGT所構成的SRAM單元中，係由朝Y方向排列之二列分別為四個SGT所構成。再者，該四個SGT中之負載用或驅動用的SGT係鄰接二個地排列。此時，排列三個的負載用與驅動用之SGT之閘極電極係連接著，再者，鄰接的負載用與驅動用之SGT之上部的雜質層必須分開地形成。鄰接之負載用與驅動用之SGT的關係係與由六個SGT所構成的SRAM單元相同，因此藉由應用本實施型態的方法，即可形成由高密度之八個SGT所構成的SRAM單元。本發明亦可適用於其他由複數個SGT所構成的SRAM單元。
4、在本實施型態中，係已說明了將本發明應用於SRAM單元之例。在形成於相同晶片上的邏輯電路中最常被使用的反相器電路，係至少由二個N通道SGT與P通道SGT所構成，而N通道SGT與P通道SGT的閘極電極係連接著。再者，二個N通道SGT與P通道SGT之各者之上部的雜質區域必須分開。如此，SRAM單元的負載SGT和驅動SGT的關係、與反相器電路之N通道SGT和P通道SGT的關係係相同。此係顯示了藉由將本發明應用於例如包含有SRAM單元區域與邏輯電路區域之微處理器電路，可實現高密度微處理器電路。另外，本發明亦可適用於至少排列二個之相同極性的SGT形成上。此時，由於連接於形成此等SGT之半導體柱頂部而形成的雜質層會成為相同極性，因此此等雜質層亦可同時形成。
5、在本實施型態中，係形成了俯視觀察時圓形的Si柱6a至6f。Si柱6a至6f之一部分或所有俯視觀察時的形狀，係可容易地形成圓形、橢圓、朝一方向延伸較長的形狀等形狀。再者，在從SRAM區域離開地形成的邏輯電路區域中，亦可依據邏輯電路設計，而在邏輯電路區域中，混合地形成俯視觀察時形狀不同的Si柱。藉此，即可實現高密度而且高性能的微處理器電路。
(第二實施型態)
以下參照圖2A至圖2C來說明具有本發明之第二實施型態之SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。
茲進行圖1A至圖1J的步驟。接著，將Si柱6A、6B、6C、6D、6E、6F上的遮罩材料層7a、7b、7c、7d、7e、7f予以去除。Si柱6A、6B、6C、6D、6E、6F的高度，較佳為較Si柱6a、6b、6c、6d、6e、6f的高度大出遮罩材料層7a、7b、7c、
7d、7e、7f的厚度。接著，進行圖1K的步驟，如圖2A所示，以包圍Si柱6A至6F之頂部之方式形成SiO2層28a至28f、SiN層29。
接著，如圖2B所示，以SiO2層28a至28f、SiN層29為遮罩，將Si柱6A至6F的頂部以使其上表面位置較SiN層27的上表面位置更靠上部的方式進行蝕刻，而形成凹部41a、41b、41c、41d、41e、41f。
接著，如圖2C所示，將SiO2層28a至28f進行蝕刻，在Si柱6A至6F之頂部的周圍形成凹部30A、30B、30C、30D、30E、30F，藉此成為與圖1M相同的構造。之後，進行圖1L至圖1Q的步驟，藉此與第一實施型態同樣地，在P層基板1上形成SRAM單元。
本實施型態係具有下列特徵。
在第一實施型態中，圖1M所示之Si柱6a至6f之頂部上之凹部30A至30F的深度，係依據圖1L所示之遮罩材料層7a至7f的厚度來決定。此等遮罩材料層7a至7f係被用來作為圖1B、圖1I至圖1L所示之RIE、及CMP步驟中之蝕刻遮罩、或擋止(stopper)材料層。因此，在各步驟中之晶圓內均一性會影響Si柱6a至6f之頂部上之凹部30A至30F之深度之晶圓內均一性。因此，必須花費對遮罩材料層7a至7f進行材料的選擇、及使遮罩材料層7a至7f成為由配合各步驟之材料層所構成之多層構造等功夫。相對於此，在本實施型態中，主要藉由將圖2A、圖2B中之CMP、Si柱6A至6F之頂部蝕刻步驟的精確度提高，而謀求Si柱6a至6f之頂部上之凹部30A至30F之深度之均一性的提升。
(第三實施型態)
以下參照圖3A至圖3C來說明具有本發明之第三實施型態之SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著Y-Y’線的剖面構造圖。
茲進行圖1A至圖1M的步驟。接著，在與圖1N同樣地在以包圍Si柱6a至6f之頂部之方式於凹部30a至30f內形成SiO2層31a至31f之後，將SiO2層31b、31e予以去除。接著，如圖3A所示，在凹部30b、30e內、SiN層29、SiO2層31a、31c、31d、31f上藉由磊晶結晶成長法，形成含有受體雜質的P+層43。另外，亦可在形成P+層43之前形成單結晶薄膜半導體層，以使P+層43的結晶性良好。
接著，如圖3B所示，將P+層43進行蝕刻以使其上表面成為SiN層29的上表面位置，或者使用CMP法，包圍Si柱6b、6e之頂部，而且在凹部30b、30e內形成P+層43b、43e。
接著，如圖3C所示，藉由與形成P+層43b、43e之步驟相同的步驟，包圍Si柱6a、6c、6d、6f的頂部，且於凹部30a、30c、30d、30f內形成N+層43a、43c、43d、43f。之後，進行圖1Q所示的步驟，藉此與第一實施型態同樣地，在P層基板1上形成SRAM單元。
本實施型態係具有下列特徵。
在第一實施型態中，係使用選擇磊晶結晶成長法而形成了N+層32a、32c、32d、32f、P+層32b、32e。在選擇磊晶結晶成長法中，係由堆積於凹部30A至30F之外周部的SiN層29上的Si、及供體或受體雜質原子移動於SiN層29表面，且到達凹部30A至30F之後，在凹部30A至30F內結晶成長，而形成N+層32a、32c、32d、32f、P+層32b、32e。因此，N+層32a、32c、32d、32f、P+層32b、32e的體積，會受到凹部30A至30F被如何地配置於SiN層29上而有不同。因此，在將均勻的N+層
32a、32c、32d、32f、P+層32b、32e形成於凹部30A至30F內乙事上會有困難。相對於此，在本實施型態中，如圖3A、圖3B所示，係於在凹部30b、30d內、和SiN層29、SiO2層31a、31c、31d、31f上形成了含有受體雜質的P+層43之後，將P+層43進行蝕刻以使其上表面成為SiN層29的上表面位置，或者使用CMP法，包圍Si柱6b、6e的頂部，而且在凹部30b、30e內形成P+層43b、43e。因此，N+層32a、32c、32d、32f、P+層32b、32e的體積不會產生如選擇磊晶結晶成長法之情形般的參差不齊。
(第四實施型態)
以下參照圖4來說明具有本發明之第四實施型態之SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。
在形成第三實施型態中之圖3A所示之P+層43之前，如圖4所示，例如藉由ALD法，整面地堆積由例如Si所構成之薄的半導體層46。藉此，形成於凹部30b、30e的內部整體。接著，藉由磊晶結晶成長法整面地形成含有受體雜質的P+層43。接著，在N+層32a、32c、32d、32f的形成上，亦同樣地進行。接著，之後進行與第三實施型態中所說明的步驟相同的步驟。藉此，與第一實施型態同樣地在P層基板1上形成SRAM單元。另外，薄的單結晶半導體層46係可含有受體或供體雜質原子，亦可不含有受體或供體雜質原子。此外，薄的單結晶半導體層46亦可為例如SiGe等其他半導體材料層。此外，薄的單結晶半導體層46之材料，可用P+層43、和N+層(未圖示)來改變。此外，由於所要求之結晶性良好的P+層43為凹部30b、30e的內部，因此薄的半導體層46亦可不位於SiN層29、和SiO2層31a、31c、31d、31f的上表面。
本實施型態係具有下列特徵。
1、在第三實施型態中，凹部30a至30f內部之SiN層27的上表面、及SiN層29側面，係直接露出有不具結晶性的SiN層。在磊晶結晶成長法中，係以相連單結晶層表面之原子排列之方式成長單結晶層。因此，在凹部30a至30f內部之露出之SiN層27、29表面上，不會形成單結晶層。因此，凹部30a至30f內部所形成之P+層43、N+層(未圖示)的結晶性會受損。相對於此，在本實施型態中，係在形成P+層43之前，於凹部30b、30e內部整體，形成單結晶之薄的半導體層46(在N+層亦復相同)。藉此，提升在凹部30a至30f內部所形成之P+層43、N+層(未圖示)的結晶性。藉此，改善SGT特性。
2、在第一實施型態中，凹部30a至30f內部之SiN層27的上表面、和SiN層29側面，係直接露出有不具結晶性的SiN層。相對於此，在形成藉由選擇磊晶結晶成長法所進行之N+層32a、32c、32d、32f、P+層32b、32e之前，與本實施型態同樣地，藉由覆蓋薄的單結晶半導體層，可謀求N+層32a、32c、32d、32f、P+層32b、32e之結晶性的提升。藉此，改善SGT特性。
(第五實施型態)
以下參照圖5來說明具有本發明之第五實施型態之SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖
茲進行圖1A至圖1M的步驟。接著，藉由含有氫氧化鉀(KOH)、氫氧化鈉(NaOH)等的蝕刻液，將露出之Si柱6a至6f的頂部進行蝕刻。藉此，如圖5所示，含有KOH、NaOH的蝕刻液係將屬於單結晶之Si柱6a至6f進行異向性蝕刻，且於蝕刻後在Si柱6a至6f頂部形成特定方位面48a、48b、48c、48d(未圖示)、48e(未
圖示)、48f(未圖示)。例如，當Si柱6a至6f上表面為(100)時，在Si柱6a至6f頂部側面出現(111)面。之後，藉由進行圖1N至圖1Q所示的步驟，與第一實施型態同樣地，在P層基板1上形成SRAM單元。
另外，在圖5中，在蝕刻後的Si柱6a至6f上表面，殘存有蝕刻前的Si柱6a至6f上表面。若更進一步進行蝕刻，Si柱6a至6f上表面部消失，且其剖面形狀成為三角錐狀。此種Si柱6a至6f頂部形狀的差異，將因為例如Si柱6a至6f的粗細、異向性蝕刻條件而改變。本實施型態之特徵，係在於藉由異向性蝕刻，在Si柱6a至6f的頂部形成單結晶Si中的方位面。
本實施型態係具有下列特徵。
在磊晶結晶成長法中，係以相連單結晶層表面之原子排列之方式成長單結晶層。在第一實施型態中，由於俯視觀察時之露出之Si柱6a至6f頂部已進行了RIE蝕刻，因此側面表面係具有許多面方位，而且因為RIE而離子損傷，非為結晶性良好的狀態。相對於此，在本實施型態中，係藉由Si柱6a至6f頂部的異向性蝕刻，將在RIE蝕刻中的離子損傷層予以去除，而且Si柱6a至6f頂部側面具有特定的方位面。藉此，形成具有良好結晶性的N+層32a、32c、32d、32f、P+層32b、32e。此將關係到SGT的性能提升。
另外，在本發明的實施型態中，雖於一個半導體柱形成一個SGT，但本發明亦可適用於形成二個以上的電路形成上。在形成二個以上的電路形成中，本發明所述的SGT，係位於半導體柱之最上部的SGT。
此外，在第一實施型態中，雖形成了Si柱6a至6f，但亦可為由其他半導體材料所構成的半導體柱。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之N+層N+層3aa、3ab、3ba、3bb、32a、32c、32d、32f、P+層4aa、4bb、32b、32e，亦可由含有供體或受體雜質之Si、或其他半導體材料層所形成。此點在本發明之其他實施型態中亦復相同。
此外，在第一實施型態中，N+層32a、32c、32d、32f、P+層32b、32e，係使用選擇磊晶結晶成長法而形成。亦可包含重複CDE(Chemical Dry Etching，化學乾式蝕刻)與通常的磊晶結晶成長法而於凹部30A至30F內之Si柱6a至6f的頂部上形成N+層32a、32c、32d、32f、P+層32b、32e之方法，藉由其他方法而選擇性地形成N+層32a、32c、32d、32f、P+層32b、32e。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之Si柱6a至6f之外周部的SiN層27、露出之Si柱6a至6f之頂部、遮罩材料層7a至7f之側面上所形成的SiO2層28a至28f、及包圍著SiO2層28a至28f的SiN層29，若為符合本發明之目的的材料，則亦可使用含有由單層或複數層所構成之有機材料或無機材料的其他材料層。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，遮罩材料層7係由SiO2層、氧化鋁(Al2O3，以下稱為AlO)層、SiO2層所形成。遮罩材料層7若為符合本發明的材料，則亦可使用含有由單層或複數層所構成之有機材料或無機材料的其他材料層。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，如圖1C、圖1D所示，將藉由ALD法所形成之帶狀SiN層13aa、13ab、13ba、13bb整體地形成於帶狀SiGe層8a、8b的兩側。帶狀SiN層13aa、13ab、13ba、13bb、和帶狀SiGe層8a、8b，若為符合本發明的材
料，則亦可使用含有由單層或複數層所構成之有機材料或無機材料的其他材料層。此點在本發明的其他實施型態中亦復相同。
另外，如圖1A至圖1G所述，藉由與形成帶狀SiN層13aa、13ab、13ba、13bb相同的方法，形成與朝Y方向延伸之帶狀遮罩材料層12aa、12ab、12ba、12bb、13aa、13ab、13ba、13bb正交而朝X方向延伸之帶狀遮罩材料層17a、17b。藉此，X方向、Y方向上均以高精確度而且高密度地形成Si柱6a至6f。再者，在本實施型態的說明中，係於形成帶狀遮罩材料層12a、12ab、12ba、12bb、13aa、13ab、13ba、13bb之後，形成了帶狀遮罩材料層17a、17b。相對於此，在形成了帶狀遮罩材料層17a、17b之後，於形成帶狀遮罩材料層12a、12ab、12ba、12bb、13aa、13ab、13ba、13bb的步驟中，亦可同樣以高精確度且高密度地形成Si柱6a至6f。此外，在設計中，當Y方向上有餘裕時，亦可不使用本方法而藉由微影法和RIE蝕刻法直接地形成帶狀遮罩材料層17a、17b。此外，當X方向上有餘裕時，亦可不使用本方法而藉由微影法和RIE蝕刻法直接地形成帶狀SiN層13aa、13ab、13ba、13bb。此外，若可滿足SRAM單元性能，亦可使用SADP(Self Aligned Double Patterning(自對準雙重圖案法)，例如參照非專利文獻3)、SAQP(Self Aligned Quadruple Patterning(自對準四重圖案法)，例如參照非專利文獻3)來形成朝X方向延伸之帶狀遮罩材料層12aa、12ab、12ba、12bb、帶狀遮罩材料層17a、17b。此點在本發明的其他實施型態中亦復相同。
此外，如圖1H、圖1I所說明，在形成頂部具有矩形的遮罩材料層19a、19b、19c、19d、19e、19f、19g、19h之SiN柱20a、20b、20c、20d、20e、20f、20g、20h之後，將矩形遮罩材料層19b、19g、SiN柱20b、20g予以去除。藉此，俯視觀察時，於圖1Q所示之具有接觸孔C1、C2的區域形成了沒有Si柱之接
觸孔C1、C2形成區域。相對於此，亦可在與形成Si柱6a至6f的同時，於接觸孔C1、C2形成區域上形成Si柱之後，將此等Si柱予以去除，而形成接觸孔C1、C2形成區域。此外，亦可藉由在形成了帶狀遮罩材料層17a、17b之後，進行將接觸孔C1、C2形成區域之帶狀遮罩材料層17a、17b予以去除的步驟，而不在具有接觸孔C1、C2之區域形成Si柱的方法，來形成接觸孔C1、C2形成區域。綜上所述，亦有第一實施型態所說明之以外的方法。亦可藉由此以外的方法，作成接觸孔C1、C2形成區域。亦可適用於SRAM電路以外的電路形成。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，雖將帶狀遮罩材料層9a、9b、12aa、12ab、12ba、12bb之各者的上表面、和底部之垂直方向上的位置形成為相同，但若符合本發明之目的，則各者的上表面、和底部的位置亦可在垂直方向上不同。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，帶狀遮罩材料層9a、9b、12aa、12ab、12ba、12bb的厚度及形狀，係因為CMP所進行的研磨、及RIE蝕刻、清洗而變化。此變化若為符合本發明之目的的程度內，則無問題。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之各種配線金屬層XC1、XC2、WL、Vdd、Vss、BL、RBL的材料，亦可不僅為金屬，而為含有較多合金、受體或供體雜質之半導體層等導電材料層，再者，亦可將該等組合單層或複數層來構成。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，如圖1J所示，係使用了TiN層24a、24b、24c、24d作為閘極金屬層。此TiN層24a、24b、24c、24d若為符合本發明之目的
的材料，則可使用由單層或複數層所構成的材料層。TiN層24a、24b、24c、24d係可由至少具有所希望之工作函數之單層或複數層金屬層等導體層所形成。亦可在此外側，形成例如W層等其他導電層。此時，W層係發揮連接閘極金屬層之金屬配線層的作用。除W層以外亦可使用單層或複數層金屬層。此外，雖使用了HfO2層23作為閘極絕緣層，但亦可分別使用由單層或複數層所構成的其他材料層。此點在本發明的其他實施型態中亦復相同。
在第一實施型態中，Si柱6a至6f之俯視觀察時的形狀係圓形。再者，Si柱6a至6f之一部分或所有俯視觀察時的形狀，係可容易地形成圓形、橢圓、朝一方向延伸較長之形狀等形狀。再者，在從SRAM區域離開地形成的邏輯電路區域中，亦可依據邏輯電路設計而在邏輯電路區域上混合地形成俯視觀察時形狀不同的Si柱。此等各點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，係連接於Si柱6a至6f的底部而形成了N+層3aa、3ab、3ba、3bb、P+層4aa、4bb。亦可在N+層3aa、3ab、3ba、3bb、P+層4aa、4bb上表面形成金屬、矽化物等合金層。此外，亦可在Si柱6a至6f之底部的外周，形成藉由例如磊晶結晶成長法所形成之含有供體或受體雜質的P+層或N+層，以形成SGT的源極或汲極雜質區域。此時，亦可在與藉由磊晶結晶成長法所形成之N+層或P+層相接的Si柱內部形成N+層或P+層，亦可不形成N+層或P+層。或者，亦可以鄰接於此等P+層、N+層之方式設置延伸的金屬層或合金層。綜上所述，相連於Si柱6a至6f之底部的雜質區域、和連接此等雜質層的雜質層結合區域的形成，係可從設計乃至製造上的觀點來決定。N+層3aa、3ab、3ba、3bb、P+層4aa、4bb，係兼用作雜質層、與雜質層結合區域。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，雖已在P層基板1上形成了SGT，但亦可使用SOI(Silicon On Insulator，絕緣體上矽薄膜)基板以取代P層基板1。或者，若為發揮作為基板的作用者，亦可使用其他材料基板。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，雖已說明了在Si柱6a至6f的上下，使用具有相同極性之導電性的N+層3aa、3ab、3ba、3bb、P+層44b、44g、N+層32a、32c、3d、3f、P+層32b、32e而構成源極、汲極的SGT，但本發明亦可適用於具有極性不同之源極、汲極的通道型SGT。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，係於形成了閘極HfO2層23、閘極TiN層24a、24b、24c、24d之後，形成N+層32a、32c、32d、32f、P+層32b、32e。相對於此，亦可在形成了N+層32a、32c、32d、32f、P+層32b、32e之後，形成閘極HfO2層23、閘極TiN層24a、24b、24c、24d。此點在本發明的其他實施型態中亦復相同。
此外，在縱型NAND(反及)型快閃記憶體(flash memory)電路中，係以半導體柱為通道，朝垂直方向形成複數段由包圍該半導體柱之通道氧化層、電荷蓄積層、層間絕緣層、控制導體層所構成的記憶體單元。在此等記憶體單元之兩端的半導體柱中，具有對應源極的源極線雜質層、及對應汲極的位元線雜質層。此外，相對於一個記憶體單元，若該兩側之記憶體單元的一方為源極，則另一方則發揮作為汲極的作用。如此，縱型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦可應用於與NAND型快閃記憶體電路的混合電路。
本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述的實施型態，係用以說明本發明之一實施例者，非限
定本發明的範圍。上述實施例及變形例係可任意地組合。再者，視需要去除上述實施型態之構成要件的一部分，亦屬本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之柱狀半導體裝置的製造方法，可獲得高密度的柱狀半導體裝置。
1:P層基板
2a,2b:N層
3aa,3ab,32a,32c:N+層
4aa,4bb,32b:P+層
6a,6b,6c,6d,6e,6f:Si柱
27,29:SiN層
22,25:SiO2層
23:HfO2層
24a,24b:TiN層
33a,33b,33c,33d,33e,33f:W層
Claims (10)
- 一種柱狀半導體裝置的製造方法，係在基板上製造SGT(環繞閘極電晶體)裝置，該SGT裝置係具有第一半導體柱，且具有與前述第一半導體柱鄰接的第二半導體柱，具有包圍前述第一半導體柱的第一閘極絕緣層，具有包圍前述第二半導體柱的第二閘極絕緣層，具有包圍前述第一閘極絕緣層的第一閘極導體層，具有包圍前述第二閘極絕緣層的第二閘極導體層，具有與前述第一半導體柱之頂部連接的第一雜質層，具有與前述第二半導體柱之頂部連接的第二雜質層，具有與前述第一半導體柱之下部連接的第三雜質層，具有與前述第二半導體柱之下部連接的第四雜質層，以及具有以前述第一雜質層和前述第三雜質層之間之前述第一半導體柱為通道的第一SGT、及以前述第二雜質層和前述第四雜質層之間之前述第二半導體柱為通道的第二SGT，該柱狀半導體裝置的製造方法係具有下列步驟：形成第一絕緣層的步驟，該第一絕緣層係位於前述第一閘極導體層和前述第二閘極導體層的上方，而且包圍前述第一半導體柱和前述第二半導體柱的頂部，而且其上表面位置較前述第一半導體柱和前述第二半導體柱的上表面位置更靠下方；將包圍著前述第一半導體柱之頂部的第一材料層、和包圍著前述第二半導體柱之頂部的第二材料層，以彼此離開之方式形成於前述第一絕緣層上的步驟；形成第二絕緣層的步驟，該第二絕緣層係位於前述第一絕緣層之上，而且包圍著前述第一材料層和前述第二材料層；將前述第一材料層和前述第二材料層予以去除的步驟；使前述第一半導體柱和前述第二半導體柱的頂部露出，而且使露出頂部上表面位置較前述第二絕緣層的上表面位置更靠下方而且較前述第一絕緣層更靠上方的步驟；及形成包含有供體或受體雜質原子之屬於單結晶層之前述第一雜質層、和包含有供體或受體雜質原子之屬於單結晶層之前述第二雜質層的步驟，前述第一雜質層係包圍前述第一半導體柱的頂部而且前述第一雜質層的上表面位置與前述第二絕緣層的上表面位置相同或為其下方，前述第二雜質層係包圍前述第二半導體柱的頂部而且前述第二雜質層的上表面位置與前述第二絕緣層的上表面位置相同或為其下方；其中，在使前述第一半導體柱和前述第二半導體柱的頂部露出，而且使露出頂部上表面位置較前述第二絕緣層的上表面位置更靠下方而且較前述第一絕緣層更靠上方的步驟中，具有：在前述第一半導體柱的上方，形成於俯視觀察時與前述第一半導體柱呈相同形狀的第三材料層，且在前述第二半導體柱的上方，形成於俯視觀察時與前述第二半導體柱呈相同形狀的第四材料層的步驟；以包圍前述第一半導體柱之頂部和前述第三材料層之側面之方式形成前述第一材料層，並且以包圍前述第二半導體柱之頂部和前述第四材料層之側面之方式形成前述第二材料層的步驟；及在形成前述第二絕緣層之後，將前述第一材料層、前述第二材料層、前述第三材料層、和前述第四材料層予以去除的步驟；前述第一閘極導體層和前述第二閘極導體層係在垂直方向上，在前述第一半導體柱之通道和前述第二半導體柱之通道之區域的側面整體接觸地形成。
- 如請求項1所述之柱狀半導體裝置的製造方法，其中，係藉由選擇磊晶結晶成長法而形成前述第一雜質層和前述第二雜質層。
- 如請求項1所述之柱狀半導體裝置的製造方法，其中，在形成前述第一雜質層和前述第二雜質層的一方或雙方的步驟中具有下列步驟：在使前述第一半導體柱和前述第二半導體柱之一方或雙方的頂部露出，而且使露出頂部的上表面位置較前述第二絕緣層之上表面位置更靠下方而且較前述第一絕緣層更靠上方的步驟之後，在前述第一半導體柱和前述第二半導體柱的一方或雙方的頂部和前述第二絕緣層上形成包含有供體或受體之第五雜質層的步驟；及將前述第五雜質層進行平坦化以使其上表面位置成為前述第二絕緣層之上表面位置的步驟。
- 如請求項1所述之柱狀半導體裝置的製造方法，其中，在形成前述第一雜質層和前述第二雜質層的一方或雙方的步驟中具有下列步驟：在形成前述第一雜質層和前述第二雜質層之前，在露出之前述第一半導體柱和前述第二半導體柱的頂部上、露出之前述第一絕緣層上、及面向前述露出之前述第一半導體柱和前述第二半導體柱之頂部的前述第二絕緣層側面上，形成單結晶薄膜半導體層的步驟。
- 如請求項1所述之柱狀半導體裝置的製造方法，其中，在形成前述第一雜質層和前述第二雜質層的一方或雙方的步驟中具有下列步驟：將露出之前述第一半導體柱和前述第二半導體柱之頂部進行異方性蝕刻的步驟。
- 如請求項1所述之柱狀半導體裝置的製造方法，其中，在使前述第一半導體柱和前述第二半導體柱的頂部露出，而且使露出頂部上表面位置較前述第二絕緣層的上表面位置更靠下方而且較前述第一絕緣層更靠上方的步驟中具有下列步驟：使前述第一半導體柱、前述第二半導體柱、前述第二絕緣層、前述第一材料層、和前述第二材料層的上表面位置相同的步驟；及將前述第一半導體柱和前述第二半導體柱的頂部氧化，而形成氧化層的步驟，前述氧化層之下表面位置於垂直方向上位於前述第二絕緣層、前述第一材料層和前述第二材料層的上表面位置、與前述第一絕緣層之上表面位置之間；及將前述氧化層予以去除的步驟。
- 如請求項1所述之柱狀半導體裝置的製造方法，係具有在前述第一雜質層上形成由金屬或合金所構成的第一導體層，以及在前述第二雜質層上形成由金屬或合金所構成的第二導體層的步驟，前述第一導體層的上表面位置與前述第二絕緣層相同，前述第二導體層的上表面位置與前述第二絕緣層相同。
- 如請求項1所述之柱狀半導體裝置的製造方法，其中，在形成包含有供體或受體雜質原子之屬於單結晶層的前述第一雜質層和前述第二雜質層的步驟中具有下列步驟：藉由磊晶結晶成長法，形成包圍前述第一半導體柱和前述第二半導體柱的一方或雙方的頂部而且延伸於前述第二絕緣層上之第五雜質層的步驟；及進行平坦化以使前述第五雜質層的上表面位置成為與前述第二絕緣層之上表面位置相同或為其下方的步驟。
- 如請求項1所述之柱狀半導體裝置的製造方法，係具有在形成前述第一雜質層和第二雜質層之前，將露出的前述第一半導體柱和前述第二半導體柱的頂部進行異向性蝕刻的步驟。
- 如請求項1所述之柱狀半導體裝置的製造方法，係在前述基板上形成由複數個SGT構成一個單元區域的SRAM(靜態隨機存取記憶體)電路，前述製造方法具有下列步驟：在前述基板上所形成的半導體層上形成第五材料層的步驟；在前述單元區域中，於前述第五材料層上，形成於俯視觀察時朝第一方向彼此平行而且分離的四條或五條帶狀的第一遮罩材料層的步驟；在前述帶狀的第一遮罩材料層的下方或上方，於前述單元區域中，形成有於俯視觀察時正交於前述第一方向而且彼此平行且分離的二條帶狀的第二遮罩材料層的狀態下，在前述帶狀的第一遮罩材料層、與前述帶狀的第二遮罩材料層重疊的部分，形成由前述第五材料層、前述帶狀的第一遮罩材料層、前述帶狀的第二遮罩材料層的一部分或全部所構成之第三遮罩材料層的步驟；及以前述第三遮罩材料層為遮罩，將前述半導體層進行蝕刻，而形成排列在第一線上的第一組半導體柱、及排列在平行於前述第一線之第二線上之第二組半導體柱的步驟；且形成如下配置：在前述第一組半導體柱內之前述第一線上之其中一端具有第三半導體柱，在前述第二組半導體柱內之前述第二線上而且與前述其中一端相反的端具有第四半導體柱，且具有以與前述第一線正交之通過前述第三半導體柱之中心的第一中心線、與前述第二線交會的點為中心的第五半導體柱，且 具有以與前述第二線正交之通過前述第四半導體柱之中心的第二中心線、與前述第一線交會的點為中心的第六半導體柱，且具有在前述第一線上具有中心而且與前述第六半導體柱相鄰的第七半導體柱，且具有在前述第二線上具有中心而且與前述第五半導體柱相鄰的第八半導體柱；其中，在俯視觀察時，於前述第八半導體柱之二條平行於前述第一中心線之外周切線之內側所延長而得的第一帶區域之中，具有至少一部分重疊且沒有前述第一組半導體柱的第一無半導體柱區域，於前述第七半導體柱之二條平行於前述第二中心線之外周切線之內側所延長而得的第二帶區域之中，具有至少一部分重疊且沒有前述第二組半導體柱的第二無半導體柱區域；若前述第五半導體柱和前述第八半導體柱的一方為前述第一半導體柱，則另一方為前述第二半導體柱，同樣地，若前述第六半導體柱和前述第七半導體柱的一方為前述第一半導體柱，則另一方為前述第二半導體柱；將第一接觸孔形成於前述第一無半導體柱區域上，且將第二接觸孔形成於前述第二無半導體柱區域上，該第一接觸孔係連接前述第一組半導體柱之相連於底部所形成的第一雜質區域、和前述第五半導體柱與前述第八半導體柱的前述第一閘極導體層與前述第二閘極導體層，該第二接觸孔係連接前述第二組半導體柱之相連於底部所形成的第二雜質區域、和前述第六半導體柱與前述第七半導體柱的前述第一閘極導體層與前述第二閘極導體層；前述第一雜質區域和前述第二雜質區域均包含有前述第三雜質層和前述第四雜質層。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2019/022366 WO2020245946A1 (ja) | 2019-06-05 | 2019-06-05 | 柱状半導体装置の製造方法 |
| WOPCT/JP2019/022366 | 2019-06-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202046455A TW202046455A (zh) | 2020-12-16 |
| TWI722916B true TWI722916B (zh) | 2021-03-21 |
Family
ID=73652029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109118626A TWI722916B (zh) | 2019-06-05 | 2020-06-03 | 柱狀半導體裝置的製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20220093611A1 (zh) |
| JP (1) | JP7231282B2 (zh) |
| KR (1) | KR20220002421A (zh) |
| CN (1) | CN113939907A (zh) |
| TW (1) | TWI722916B (zh) |
| WO (1) | WO2020245946A1 (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7057032B1 (ja) * | 2020-12-25 | 2022-04-19 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
| JP7057037B1 (ja) * | 2021-01-29 | 2022-04-19 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
| WO2022168147A1 (ja) * | 2021-02-02 | 2022-08-11 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体メモリ装置 |
| WO2022172318A1 (ja) * | 2021-02-09 | 2022-08-18 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
| WO2022219704A1 (ja) * | 2021-04-13 | 2022-10-20 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
| WO2022219694A1 (ja) * | 2021-04-13 | 2022-10-20 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
| WO2022219767A1 (ja) * | 2021-04-15 | 2022-10-20 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | メモリ素子を有する半導体装置 |
| WO2022234614A1 (ja) * | 2021-05-06 | 2022-11-10 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
| WO2022234656A1 (ja) * | 2021-05-07 | 2022-11-10 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を有するメモリ装置 |
| WO2022239194A1 (ja) * | 2021-05-13 | 2022-11-17 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
| WO2023012893A1 (ja) * | 2021-08-03 | 2023-02-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9224835B2 (en) * | 2013-08-15 | 2015-12-29 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing SGT-including semiconductor device |
| US20190157166A1 (en) * | 2015-10-09 | 2019-05-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing pillar-shaped semiconductor device |
| US10312110B2 (en) * | 2013-11-06 | 2019-06-04 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing an SGT-including semiconductor device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2703970B2 (ja) | 1989-01-17 | 1998-01-26 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| US8378425B2 (en) | 2008-01-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
| JP5299422B2 (ja) | 2008-04-16 | 2013-09-25 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2010245293A (ja) | 2009-04-06 | 2010-10-28 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| US8530960B2 (en) | 2010-12-07 | 2013-09-10 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8975705B2 (en) * | 2012-05-21 | 2015-03-10 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| WO2016163045A1 (ja) | 2015-04-06 | 2016-10-13 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Ｓｇｔを有する柱状半導体装置と、その製造方法 |
| US9530866B1 (en) * | 2016-04-13 | 2016-12-27 | Globalfoundries Inc. | Methods of forming vertical transistor devices with self-aligned top source/drain conductive contacts |
| KR102210793B1 (ko) | 2017-11-01 | 2021-02-03 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 주상 반도체 장치와, 그 제조 방법 |
-
2019
- 2019-06-05 WO PCT/JP2019/022366 patent/WO2020245946A1/ja active Application Filing
- 2019-06-05 CN CN201980097204.2A patent/CN113939907A/zh active Pending
- 2019-06-05 KR KR1020217038071A patent/KR20220002421A/ko active IP Right Grant
- 2019-06-05 JP JP2021524571A patent/JP7231282B2/ja active Active
-
2020
- 2020-06-03 TW TW109118626A patent/TWI722916B/zh active
-
2021
- 2021-12-01 US US17/539,431 patent/US20220093611A1/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9224835B2 (en) * | 2013-08-15 | 2015-12-29 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing SGT-including semiconductor device |
| US10312110B2 (en) * | 2013-11-06 | 2019-06-04 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing an SGT-including semiconductor device |
| US20190157166A1 (en) * | 2015-10-09 | 2019-05-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing pillar-shaped semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220093611A1 (en) | 2022-03-24 |
| CN113939907A (zh) | 2022-01-14 |
| TW202046455A (zh) | 2020-12-16 |
| KR20220002421A (ko) | 2022-01-06 |
| JPWO2020245946A1 (ja) | 2021-11-18 |
| JP7231282B2 (ja) | 2023-03-01 |
| WO2020245946A1 (ja) | 2020-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI722916B (zh) | 柱狀半導體裝置的製造方法 | |
| WO2018123823A1 (ja) | 柱状半導体装置の製造方法 | |
| US11862464B2 (en) | Method for manufacturing three-dimensional semiconductor device | |
| WO2020202554A1 (ja) | 柱状半導体装置と、その製造方法 | |
| TWI750729B (zh) | 柱狀半導體裝置及其製造方法 | |
| US11705338B2 (en) | Method for manufacturing pillar-shaped semiconductor device | |
| JPWO2021005842A5 (zh) | ||
| JPWO2021005789A5 (zh) | ||
| US20230058135A1 (en) | Pillar-shaped semiconductor device and method for producing the same | |
| US11270770B2 (en) | Local word line driver device, memory device, and fabrication method thereof | |
| JPWO2021176693A5 (zh) | ||
| TWI815229B (zh) | 柱狀半導體記憶裝置及其製造方法 | |
| WO2022113187A1 (ja) | 柱状半導体装置の製造方法 | |
| WO2019215808A1 (ja) | 柱状半導体装置の製造方法 | |
| TWI818489B (zh) | 柱狀半導體的製造方法 | |
| TWI815211B (zh) | 柱狀半導體裝置及其製造方法 | |
| TWI781747B (zh) | 柱狀半導體裝置及其製造方法 | |
| WO2019229811A1 (ja) | 柱状半導体装置と、その製造方法。 |