TWI749699B - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構包括第一晶圓、第二晶圓、阻障層、連通道以及導電材料。第一晶圓具有導電墊。第二晶圓設置重疊於第一晶圓並包括對準導電墊的穿孔。穿孔的內壁與導電墊相接。阻障層覆蓋穿孔的內壁。阻障層底部。底部覆蓋導電墊。連通道從阻障層的底部延伸至導電墊內。連通道的內徑小於穿孔的內徑。導電材料填充穿孔與連通道，並連接至導電墊。

Description

半導體結構及其製造方法

本揭露有關於半導體結構及其製造方法。

在半導體結構中，會通過形成穿孔來進行元件之間的電性連接。而為了避免非預期的電性連接，同時保護穿孔結構，在穿孔內，應先填充足夠厚度的阻障層。然而，在製程上，這對應到會在穿孔的底部會沉積殘留厚的阻障層材料，影響穿孔內導電材料的連接，從而影響到整體的電性。

因此，如何改善上述因阻障層於穿孔底部累積厚度所導致的電性問題，是所屬領域技術人員所欲解決的問題之一。

本揭露之一態樣有關於一種半導體結構。

根據本揭露之一實施方式，一種半導體結構包括第一晶圓、第二晶圓、阻障層、連通道以及導電材料。第一晶圓具有導電墊。第二晶圓設置重疊於第一晶圓並包括對準導電墊的穿孔。穿孔的內壁與導電墊相接。阻障層覆蓋穿孔的內壁，並包括底部，阻障層的底部覆蓋導電墊。連通道從阻障層的底部延伸至導電墊內。連通道的內徑小於穿孔的內徑。導電材料填充穿孔與連通道，並連接至導電墊。

在一或多個實施方式中，導電材料延伸至導電墊內。

在一或多個實施方式中，前述之半導體結構進一步包括絕緣層。絕緣層位於穿孔的內壁與阻障層之間，並與導電墊相接。

在一或多個實施方式中，前述之半導體結構進一步包括黏著層。黏著層位於第一晶圓與第二晶圓之間。穿孔延伸通過黏著層，以與導電墊相接。

在一或多個實施方式中，第一晶圓包括第一基板與位於第一基板上的第一介電層。導電墊位於第一介電層上。

在一些實施方式中，第一基板內包括主動元件。主動元件通過位於第一介電層內的線路連接至該導電墊。

在一些實施方式中，第二晶圓包括第二基板與位於第二基板上的第二介電層。第二晶圓以第二介電層連接第一晶圓的第一介電層與導電墊。

在一些實施方式中，第二晶圓進一步包括鈍化層。鈍化層位於第二基板相對於第二介電層的表面。

本揭露之一態樣有關於一種半導體結構製造方法。

根據本揭露之一實施方式，一種半導體結構製造方法包括以下流程。連接第二晶圓至具有導電墊的第一晶圓上。於第二晶圓形成對準並相接於導電墊的穿孔。沉積覆蓋穿孔與導電墊的阻障層。形成填充於穿孔內並覆蓋第二晶圓的犧牲材料。於犧牲材料內形成對準導電墊的臨時通道，臨時通道裸露阻障層。根據臨時通道蝕刻阻障層的底部，以形成裸露導電墊的連通道。移除犧牲材料。填充導電材料至穿孔與連通道。

在一或多個實施方式中，半導體結構製造方法進一步包括以下流程。在沉積阻障層前，形成覆蓋第二晶圓、穿孔與導電墊的絕緣層。穿通絕緣層的底部以裸露導電墊，其中在沉積阻障層後，阻障層進一步覆蓋絕緣層。

在一或多個實施方式中，半導體結構製造方法進一步包括以下流程。於犧牲材料上設置光罩與光阻圖案。通過光罩與光阻圖案於犧牲材料蝕刻出對準導電墊的臨時通道，臨時通道裸露阻障層。

在一或多個實施方式中，半導體結構製造方法進一步包括以下流程。平坦化導電材料。

在一或多個實施方式中，半導體結構製造方法進一步包括以下流程。薄化第二晶圓的第二基板，其中第二介電層位於第二基板上。

在一些實施方式中，半導體結構製造方法進一步包括以下流程。於第二基板上形成鈍化層，其中鈍化層形成於相對第二介電層的另一表面。

綜上所述，本揭露提供一種半導體結構及其製造方法，通過犧牲材料於阻障層設置連通道，使導電材料能夠與通過連通道實現電性連接，從而改善了原本因過厚阻障層所產生的電性問題。

以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。

下文係舉實施例配合所附圖式進行詳細說明，但所提供之實施例並非用以限制本揭露所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭露所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。

另外，在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞，將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

在本文中，「第一」、「第二」等等用語僅是用於區隔具有相同技術術語的元件或操作方法，而非旨在表示順序或限制本揭露。

此外，「包含」、「包括」、「提供」等相似的用語，在本文中都是開放式的限制，意指包含但不限於。

進一步地，在本文中，除非內文中對於冠詞有所特別限定，否則「一」與「該』可泛指單一個或多個。將進一步理解的是，本文中所使用之「包含」、「包括」、「具有」及相似詞彙，指明其所記載的特徵、區域、整數、步驟、操作、元件與/或組件，但不排除其所述或額外的其一個或多個其它特徵、區域、整數、步驟、操作、元件、組件，與/或其中之群組。

為解決現有半導體結構中，導電用穿孔內因沉積的阻障層厚度過厚，而使整體電性表現受影響的問題，本揭露提供一種新的半導體結構與其相應的製造方法，藉以改善上述問題。

請參照第1圖。第1圖根據本揭露之一實施方式繪示一半導體結構100的一剖面示意圖。

如第1圖所示，在本實施方式中，半導體結構100包括第一晶圓110與第二晶圓130，第一晶圓110與第二晶圓130通過黏著層140連接在一起。

在一些實施方式中，第一晶圓110與第二晶圓130各自都可以包括已經形成於其上的主動元件，例如包括電容與電晶體，電容與電晶體可以構成記憶體。第一晶圓110與第二晶圓130在彼此堆疊後，能夠節省空間，而第一晶圓110與第二晶圓130可以形成導電用的穿孔(through via)來實現對外的電性連接。

具體而言，在本實施方式中，第一晶圓110由下而上堆疊包括第一基板112、第一介電層114以及導電墊116，導電墊116設置於第一介電層114上。第一基板112內部可以具有多個主動元件，包括由電晶體與電容所形成的記憶體單元，為了簡單說明的目的而未繪示於圖上。第一介電層114內則可以設置有多個對外連接的線路，使得第一基板112內部的主動元件可以通過第一介電層114內部的線路連接到導電墊116。如此，便可以通過電性連接至導電墊116，來連接到第一基板112內部的主動元件。

在一些實施方式中，導電墊116的材料包括鋁。

在本實施方式中，第二晶圓130包括第二基板132、第二介電層134以及鈍化層136。第二介電層134與鈍化層136分別位於第二基板132的相對兩側。類似於第一晶圓110，在第二晶圓130中，第二基板132內部也可以具有多個電容與電晶體，以形成排列在一起的記憶體單元。第二介電層134內部也可以具有多個連接第二基板132內部記憶體單元的線路。在一些實施方式中，可以視需求將第二基板132的厚度磨薄。

如第1圖所示，第二晶圓130是以第二介電層134面對第一晶圓110的第一介電層114，而連接在一起。這使得第二晶圓130實質以第二介電層134覆蓋第一晶圓110的第一介電層114以及導電墊116。隨後，再於第二基板132相對第二介電層134的一側上，形成鈍化層136，藉以強化整體結構強度。換言之，第二介電層134相較於鈍化層136，是更為接近第一晶圓110。

在本實施方式中，為了電性連接第一晶圓110的導電墊116，於第二晶圓130中形成穿孔138，隨後在於穿孔138中填充連接出來的導電材料160。穿孔138延伸通過黏著層140，以與導電墊116相接。在水平方向上，穿孔138具有內徑W1，而內徑W1小於第一晶圓110的導電墊116的內徑，避免損害到第一介電層114內其他的線路。換言之，穿孔138的內壁，實質與導電墊116的頂部連接。

綜上，在一些實施方式中，依需求，可以設置穿孔138的內徑W1的範圍是介於5 μm至10 μm之間。在一些實施方式中，穿孔138的深度(即，約略等同第二晶圓130的整體厚度)，其範圍是介於20 μm至50 μm之間。

而為避免導電材料160與第二晶圓130之第二基板132中的主動元件發生非預期的連接，會於導電材料160與穿孔138之間設置額外的材料。在本實施方式的半導體結構100中，於導電材料160與穿孔138之間設置有絕緣層145以及阻障層150。

在第1圖中，絕緣層145設置從第二晶圓130的鈍化層136上朝向導電墊116延伸。這使得絕緣層145實質上完全覆蓋穿孔138的內壁。

在一些實施方式中，絕緣層145的材料例如為不導電的氧化物或氮化物，但並不以此為限。

阻障層150進一步設置覆蓋在穿孔138內的絕緣層145，並且阻障層150的底部151進一步覆蓋到導電墊116。一般而言，阻障層150可以透通過沉積的方式形成於穿孔138內。阻障層150的功用，是用以避免導電材料160與穿孔138的內壁有非預期的接觸而影響電性，同時也增加整體結構的強度。

在一些實施方式中，阻障層150的材料包括鉭(Ta)或是氮化鉭(TaN)，可以通過物理氣相沉積(Physical vapor deposition, PVD)的方式，沉積覆蓋於穿孔138內的絕緣層145以及導電墊116上。

為使阻障層150具一定厚度，而能夠正常發揮阻隔的功能，沉積於導電墊116上的阻障層150通常也具相當厚度。而在本實施方式中半導體結構100中，進一步形成了從阻障層150延伸至導電墊116部分的連通道155。連通道155延伸至導電墊116內而具有深度D。這使得填充於穿孔138內部的導電材料160，能夠通過連通道155直接連接至導電墊116，避免因受阻障層150厚度所產生的整體電性問題。如第1圖所示，連通道155的內徑W2是小於穿孔138的內徑W1。這對應到，阻障層150在第1圖的剖面上，是呈現為二個L形。

在第1圖中，導電材料160、阻障層150以及絕緣層145的頂部齊平。在一些實施方式中，於導電材料160、阻障層150以及絕緣層145三者都形成後，可以通過平坦化的製程使三者齊平。平整裸露的導電材料160，能夠便於與其他結構電性連接。

在一些實施方式中，導電材料160包括銅。

為進一步說明本揭露之一半導體結構100的形成，請參照第2圖至第13圖。第2圖至第13圖根據本揭露之一實施方式繪示在一半導體結構100之一製造方法的不同流程中的多個剖面示意圖。

在第2圖中，提供第一晶圓110與第二晶圓130。第一晶圓110與第二晶圓130可以是半導體晶圓。在本實施方式中，第一晶圓110由下而上堆疊包括第一基板112、第一介電層114以及導電墊116，導電墊116設置於第一介電層114上，第二晶圓130則包括第二基板132、第二介電層134以及鈍化層136，第二介電層134與鈍化層136分別位於第二基板132的相對兩側。

第一基板112與第二基板132例如是矽基板，但並不以此為限。如前所述，在第一基板112與第二基板132，可以設置有例如包括記憶體單元的主動元件以及相應的電路，第一介電層114與第二介電層134則可以設置有連接主動元件的互連線路。

在一些實施方式中，可以視需求，在連接第一晶圓110與第二晶圓130之前，將第二基板132的厚度磨薄。

在第2圖中，通過黏著層140，將第一晶圓110的第一介電層114與第二晶圓130的第二介電層134面對面連接。如此，如第2圖所示，垂直方向上由上而下依序堆疊為：第一晶圓110的第一基板112、第一介電層114以及導電墊116、黏著層140、第二晶圓130的第二介電層134、第二基板132以及鈍化層136。

接續第2圖，在第3圖中，於第二晶圓130形成對準並相接於導電墊116的穿孔138。形成穿孔138，可以通過TSV圖案化(TSV patterning)製程，包括使用黃光與蝕刻(etch)來形成。如此，穿孔138對應到的內壁也與導電墊116相接。

延續第3圖的流程，在第4圖，以襯墊沉積(liner deposition)的方式，形成覆蓋第二晶圓130穿孔138與導電墊116的絕緣層145。如第4圖所示，絕緣層145以均勻厚度設置覆蓋穿孔138內壁與導電墊116。

接續第4圖，在第5圖中，通過底部襯底穿通蝕刻(bottom liner punch etch)製程，可以穿通絕緣層145的底部，使裸露導電墊116裸露。如此，僅會有少量的絕緣層145覆蓋到導電墊116。

在第6圖中，通過物理氣相沉積製程，沉積覆蓋穿孔138內壁與導電墊116的阻障層150。阻障層150實質上進一步覆蓋於絕緣層145上。在本實施方式中，阻障層150選用鉭(Ta)或是氮化鉭(TaN)，藉以進一步強化穿孔138的結構強度。阻障層150的材料能夠導電，以較小程度影響整體結構的電性。阻障層150的底部151直街覆蓋於導電墊116直接接觸。

延續第6圖的流程，在第7圖，通過沉積製程，形成填充於穿孔138內並實質覆蓋第二晶圓130的犧牲材料210。犧牲材料210包括一些聚合物(polymer)，其能夠一定程度上於後續流程發揮保護阻障層150的作用。

進入到第8圖，於犧牲材料210上，通過沉積製程，設置光罩215(hard mask)，以及於光罩215上設置用於圖案化的光阻220作為光阻圖案。光罩215的材料包括金屬氧化物或是氮氧矽(SiON)膜。

在第8圖中，光阻220形成的光阻圖案，於對準導電墊116處存在空缺。如此，將能夠於後續的流程中，形成對準導電墊116的通道。

接續第8圖，在第9圖中，通過光罩215與光阻220的光阻圖案，於犧牲材料210蝕刻出對準導電墊116的臨時通道230，且臨時通道230裸露出阻障層150的底部151。隨後，將可以再通過殘留的光罩215，來穿通阻障層150的底部151。

如第9圖所示，穿孔138具有內徑W1，臨時通道230則依循準導電墊116的光阻圖案形成，而具有內徑W2，並且內徑W2小於內徑W1。

延續第9圖，在第10圖中，根據臨時通道230與殘留的光罩215來蝕刻阻障層150的底部151，形成從底部151延伸至導電墊116內部的連通道155。光罩215被完全移除。而在存在犧牲材料210的情況下，連通道155的形成，將不會損害到穿孔138、絕緣層145以及阻障層150底部151以外的部分。

在第10圖中，確保連通道155具有延伸至導電墊的深度D，以確保後續在填充導電材料160時，導電材料160能夠直接接觸到導電墊116。

進入到第11圖，在形成連通道155後，通過包括溼式清潔(wet cleaning)的方式，將犧牲材料210移除。

接續第11圖，在第12圖，於穿孔138與連通道155內，進一步填充導電材料160。導電材料160例如是銅。導電材料160還覆蓋到鈍化層136上的絕緣層145與阻障層150。

如此，導電材料160將能夠與導電墊116直接接觸，而阻障層150的厚度對整體電性的影響，是相對減少。

在一些實施方式中，導電材料160的填充，可以通過先於穿孔138內形成金屬種子層(seed layer)的方式，隨後再於金屬種子層方便地填充滿導電材料160。舉例而言，在一些實施方式中，導電材料160為銅，則可以先於穿孔138與連通道155內少量地以物理氣相沉積方式沉積銅的金屬種子層。隨後，便能夠容易地於銅的金屬種子層電鍍(plating)上銅，直到穿孔138與連通道155填滿。

在這樣的填充導電材料160的流程，於電鍍填滿銅之後，可以進一步加熱，使得銅的金屬種子層與電鍍的銅彼此形成合金(alloy)。在一些實施方式中，在電鍍填滿銅之後，可將整個結構置於150℃至300℃的溫度，加熱一合金時間。在一些實施方式中，合金時間可為三十分鐘。在一些實施方式中，合金時間可為一小時至兩小時。再加熱經歷合金時間後，能夠確保導電材料160的銅的金屬種子層與電鍍的銅彼此形成合金(alloy)，結構能夠更為穩固。

進一步地，在第13圖中，於導電材料160填充穿孔138與連通道155後，平坦化導電材料160，使導電材料160與第二晶圓130大致齊平。在第13圖中，導電材料160、阻障層150以及絕緣層145的頂部實質齊平。平整裸露的導電材料160，能夠便於與其他結構整合並電性連接。在一些實施方式中，平坦化可以通過一化學機械平坦化(Chemical-Mechanical Planarization, CMP)來執行。如此，便能獲得如第1圖所示的半導體結構100。

綜上所述，本揭露提供一種半導體結構以及其製造方法。通過於半導體裝置製造方法的流程中，額外地設置犧牲材料，將能夠在確保不損壞到導電穿孔與阻障層的情況下，形成連通道，連通道能夠使用於電性連接之導電材料與晶圓導電墊直接接觸。如此，將能夠改善因阻障層過厚所產生的電性不良問題。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何本領域具通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100:半導體結構 110:第一晶圓 112:第一基板 114:第一介電層 116:導電墊 130:第二晶圓 132:第二基板 134:第二介電層 136:鈍化層 138:穿孔 140:黏著層 145:絕緣層 150:阻障層 151:底部 155:連通道 160:導電材料 210:犧牲材料 215:光罩 220:光阻 230:臨時通道 D:深度 W1:內徑 W2:內徑

本揭露的優點與圖式，應由接下來列舉的實施方式，並參考附圖，以獲得更好的理解。這些圖式的說明僅僅是列舉的實施方式，因此不該認為是限制了個別實施方式，或是限制了發明申請專利範圍的範圍。 第1圖根據本揭露之一實施方式繪示一半導體結構的一剖面示意圖；以及 第2圖至第13圖根據本揭露之一實施方式繪示在一半導體結構之一製造方法的不同流程中的多個剖面示意圖。

100:半導體結構

110:第一晶圓

112:第一基板

114:第一介電層

116:導電墊

130:第二晶圓

132:第二基板

134:第二介電層

136:鈍化層

138:穿孔

140:黏著層

145:絕緣層

150:阻障層

151:底部

155:連通道

160:導電材料

D:深度

W1:內徑

W2:內徑

Claims (13)

1. 一種半導體結構，包括：一第一晶圓，具有一導電墊；一第二晶圓，設置重疊於該第一晶圓並包括對準該導電墊之一穿孔，其中該穿孔的一內壁與該導電墊相接；一阻障層，覆蓋該穿孔之該內壁，其中該阻障層包括一底部，該底部覆蓋該導電墊；一連通道，從該阻障層的該底部延伸至該導電墊內，其中該連通道的一內徑小於該穿孔的一內徑；一導電材料，填充於該穿孔與該連通道內，並連接至該導電墊；以及一黏著層，位於該第一晶圓與該第二晶圓之間，該穿孔延伸通過該黏著層以與該導電墊相接。
2. 如請求項1所述之半導體結構，其中該導電材料延伸至該導電墊內。
3. 如請求項1所述之半導體結構，進一步包括：一絕緣層，位於該穿孔的該內壁與該阻障層之間，並與該導電墊相接。
4. 如請求項1所述之半導體結構，其中該第一晶圓包括一第一基板與位於該第一基板上的一第一介電層，該導電墊位於該第一介電層上。
5. 如請求項4所述之半導體結構，其中該第一基板內包括一主動元件，該主動元件通過位於該第一介電層內的一線路連接至該導電墊。
6. 如請求項4所述之半導體結構，其中該第二晶圓包括一第二基板與位於該第二基板上的一第二介電層，該第二晶圓以該第二介電層連接該第一晶圓的該第一介電層與該導電墊。
7. 如請求項6所述之半導體結構，其中該第二晶圓進一步包括一鈍化層，該鈍化層位於該第二基板相對於該第二介電層的一表面。
8. 一種半導體結構製造方法，包括：連接一第二晶圓至具有一導電墊的一第一晶圓上；於該第二晶圓形成對準並相接於該導電墊的一穿孔；沉積覆蓋該穿孔與該導電墊的一阻障層；形成填充於該穿孔內並覆蓋該第二晶圓的一犧牲材料；於該犧牲材料內形成對準該導電墊的一臨時通道，該臨時通道裸露該阻障層；根據該臨時通道蝕刻該阻障層的一底部，以形成裸露該導電墊的一連通道；移除該犧牲材料；以及 填充一導電材料至該穿孔與該連通道。
9. 如請求項8所述之半導體結構製造方法，進一步包括：在沉積該阻障層前，形成覆蓋該第二晶圓、該穿孔與該導電墊的一絕緣層；穿通該絕緣層的底部以裸露該導電墊，其中在沉積該阻障層後，該阻障層進一步覆蓋該絕緣層。
10. 如請求項8所述之半導體結構製造方法，進一步包括：於該犧牲材料上設置一光罩與一光阻圖案；以及通過該光罩與該光阻圖案於該犧牲材料蝕刻出對準該導電墊的該臨時通道，該臨時通道裸露該阻障層。
11. 如請求項8所述之半導體結構製造方法，進一步包括：平坦化該導電材料。
12. 如請求項8所述之半導體結構製造方法，進一步包括：薄化該第二晶圓的一第二基板，其中一第二介電層位於該第二基板上。
13. 如請求項12所述之半導體結構製造方法，進一步包括：於該第二基板上形成一鈍化層，其中該鈍化層形成於相對該第二介電層的另一表面。

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