JP2011171480A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2011171480A JP2011171480A JP2010033398A JP2010033398A JP2011171480A JP 2011171480 A JP2011171480 A JP 2011171480A JP 2010033398 A JP2010033398 A JP 2010033398A JP 2010033398 A JP2010033398 A JP 2010033398A JP 2011171480 A JP2011171480 A JP 2011171480A
- Authority
- JP
- Japan
- Prior art keywords
- pad electrode
- pad
- ball
- bits
- data strobe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10125—Reinforcing structures
- H01L2224/10126—Bump collar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】 同時に入出力されるデータビット数が異なる半導体装置では、プリント基板の半田ボールと半導体チップのパッド位置が、左右の領域に分かれ、ボールとパッド間の配線ができなくなり、ビット数が異なる製品を、1つのチップで共用することができないという問題がある。
【解決手段】 同時に入出力されるデータビット数が8、16、32ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも2列に配列された半導体チップを有した半導体装置は、前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が16ビットのときのみに使用される16ビット専用のパッド電極と、データ入出力数が32ビットのときのみに使用される32ビット専用のパッド電極と、を備えることを特徴とする。
【選択図】図6
【解決手段】 同時に入出力されるデータビット数が8、16、32ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも2列に配列された半導体チップを有した半導体装置は、前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が16ビットのときのみに使用される16ビット専用のパッド電極と、データ入出力数が32ビットのときのみに使用される32ビット専用のパッド電極と、を備えることを特徴とする。
【選択図】図6
Description
本発明は、半導体装置に係り、特にパッケージの端子となる半田ボールに接続されるパッド電極が半導体チップの中央部に2列に配列された半導体装置に関する。
年毎に、半導体装置の大規模化、高集積化の進展に伴い、半導体チップもパターンの微細化や配線の多層化が進められている。これらの半導体装置の大規模化、高集積化とともに、半導体装置の小型化のためにパッケージの小型化が進められている。例えば、ダイナミックランダムアクセスメモリ(以下、DRAMと略記する)では、ギガビットの記憶容量を備え、小型パッケージに搭載された大容量の記憶装置が開発されている。汎用のDRAMには、小型パッケージとして、パッケージ基板に外部との接続端子となる半田ボールを備えた表面実装型のボール・グリッド・アレイ(以下、BGAと略記する)が採用されている。
さらに汎用DRAMは、記憶容量の大容量化に伴って、同時に入出力されるデータビット数も増加している。例えば、256Mビットの製品では、同時に入出力されるデータビット数が8、16ビットである8ビット品、16ビット品が製品化されていた。しかし1Gビットの製品では、32ビット品がさらに追加され、8ビット品、16ビット品、32ビット品(以下、x8/x16/x32品と略す)が製品化されている。従って、同じ記憶容量を備えたDRAMであっても、x8/x16/x32品と多種類のビット品をそれぞれ準備する必要がある。この多種類のビット品を、それぞれ準備することは、設計や生産管理の面から大きな工数が必要となる。これらのビット数の違う製品を、1つのチップとして設計生産する方が、設計効率がよく、生産管理もしやすく、コスト低減効果が得やすい。そのためボンディングオプションや、ヒューズオプションを設けた1つのチップとして製造し、x8品、x16品、x32品のいずれかとして機能動作させることが考えられる。
しかしながら、汎用DRAMにおいては、BGAにおける半田ボールの配置と半田ボールへの信号割付がJEDEC(Joint Electron Device Engineering Council)と呼ばれる国際的な組織で標準化され、DRAMベンダー間で共通化されている。従って複数の多ビット品を1つのチップで共用する場合にも、それぞれのビット品において標準化されたボール配置とする必要がある。標準化されたボール配置は、後述するようにx8品とx16品のボール配置は似通っているが、x32品のボール配置は異なっている。具体的には、x16品と、x32品のデータストローブ信号対(DQSとDQSB)のボール配置が大きく異なる。そのためチップのパッド電極として2列にパッドを配列した場合には、x16品と、x32品のデータストローブ信号対(DQSとDQSB)の配線ができず、パッケージ基板の設計が不可能になるという問題がある。従って、従来はx8品とx16品が1つのチップとして共用され、x32品は別チップとして設計生産されていた。
以下、図1〜4を用いて従来の半導体装置の問題点について説明する。図1及び図2は、JEDECで規格化されたダブルデータレート2(Double Data Rate 2:以下、DDR2と略記する)のx32品と、x16品のファインピッチボールグリッドアレイ(Fine pitch Ball Grid Array:以下、FBGAと略記する)パッケージの半田ボール(以下、ボールと略記することがある)の配置例を示している。図3及び図4は、図1、2のボール配置で、同じ半導体チップを用いた場合のx32品と、x16品のボールとパッド電極との結線例を模式的に示した図である。
図1〜4に示すようにFBGAでは、外部との接続端子となる半田ボールが、縦方向、横方向に、それぞれ一定間隔毎にマトリクス状に配置されている。例えば図1においては、横方向には座標1〜4、9〜12、縦方向には座標A〜Sの交点に、それぞれ半田ボールが配置されている。従って半田ボールは、これらの交点の座標位置として表すことができる。また、半田ボールには、それぞれ信号ピンや電源ピンとして、信号名が割り付けられている。そのため半田ボールは、この半田ボール(ピン)に対して割り付けられた信号名で表記することもできる。半田ボールが配置されていない中央5〜8の領域は、その中心部の一部プリント基板が抉り取られて、開口部102となり、半田ボールと半導体チップのパッド電極間の接続用に利用される領域である。
図1に、DDR2タイプのx32品の半導体装置の裏面から見たボール配置図を示す。x32品の半導体装置は、128個の半田ボールを備えたFBGAパッケージが採用されている。パッケージ基板101の表面には、半導体チップが搭載されている。パッケージ基板101の中央の一部分は抉り取られ、開口部102が設けられている。この開口部102において、半導体チップのパッド電極103を含む一部分がパッケージ基板101の裏面側に露出している。ここでの半導体チップは、チップ面積を縮小しやすい2列のパッド電極103(パッドの総称としては103とし、パッドの列を区別する場合には左側を103_1、右側を103_2とする)を備えているものとする。
パッケージ基板101の裏面には、外部との接続端子となる半田ボール104と、ボンディングフィンガ105と、配線106とを備えている。配線106により、半田ボール104とボンディングフィンガ105とが接続される。さらに、パッケージ基板101のボンディングフィンガ105と、半導体チップのパッド電極103とがボンディングワイヤ107により接続される。このようにパッケージ基板のボール104と半導体チップのパッド103とが接続された後、ボンディングワイヤ107を含む開口部102を樹脂等で封止することで半導体装置が形成される。
DDR2タイプのx32品は、同時に入出力されるデータ数が32ビットであることから32本のデータ入出力信号DQ0〜DQ31と、4対のデータストローブ信号対(DQS0〜3、DQS0〜3B)を備えている。このようにDDR2タイプにおけるデータストローブ信号は、8本のデータ入出力信号に対して1対の差動データストローブ信号が割り当てられている。そのため、8本ずつのデータ入出力信号グループ(DQ0〜7、DQ8〜15、DQ16〜23、DQ24〜31)と、対応するデータストローブ信号対(DQS0〜3、DQS0〜3B)は、それぞれがグループとして配置される。
図1に示すx32品は、データ入出力信号(DQ)とデータストローブ信号対(DQS、DQSB)のそれぞれのグループは、パッケージ基板の中心点に対して、おおよそ上下左右(中央線を2点鎖線で示す)対称の位置に配置されている。パッケージ基板の中心線は図に示すように、縦方向はボールのHとJとの中間、横方向はボール6と7の中間である。一般的に、パッケージ基板101の中心線を含む中央部に開口部102が設けられ、その開口部102の中心線に、半導体チップのパッド列の中心線を合わせてようにして、パッケージ基板と半導体チップとは貼り合わされている。図1では、半導体チップのパッド列が2列であることから、その2列のパッドの中間が開口部102の中心線に合うようにパッケージ基板と半導体チップとを貼り合わす。
図1において、最初の8本のデータ入出力信号(DQ0〜7)グループと、対応するデータストローブ信号対(DQS0、DQS0B)はパッケージ基板の中心点に対して、左下側にグループとしてまとまって配置されている。さらに次のデータ入出力信号(DQ8〜15)グループとデータストローブ信号対(DQS1、DQS1B)とは、パッケージ基板の中心点に対して、右下側に配置されている。このように、データ入出力信号とデータストローブ信号対のそれぞれ4つのグループは、おおよそパッケージ基板の上下左右対称の位置に配置されている。
図2に示すDDR2タイプのx16品は、84個の半田ボールを備えたFBGAである。図2には半導体装置の裏面から見たボール配置図を示し、開口部102やパッド電極103、配線等の接続方法は図1と同様であることから図示を省略している。x16品は、同時に入出力されるデータ数が16ビットであることから16本のデータ入出力信号DQ0〜DQ15と、2対のデータストローブ信号対(LDQSとLDQSB、UDQSとUDQSB)を備えている。しかしながら、8本のデータ入出力信号と対応するデータストローブ信号対の2つのグループは、パッケージ基板の上下方向の中央から下側と、さらにその下側に配置されている。
下位ビットの8本のデータ入出力信号グループ(DQ0〜7)と対応するデータストローブ信号対(LDQSとLDQSB)は縦方向E〜Hのボール位置に配置されている。上位ビットの8本のデータ入出力信号グループ(DQ8〜15)と対応するデータストローブ信号対(UDQSとUDQSB)とは縦方向A〜Dの位置に配置されている。このように、パッケージ基板の左右上下の中央線(図において、2点鎖線で示す)に対し非対称で、下側領域にかたまって配置されている。特に2つのデータストローブ信号対はともに、パッケージ基板の右側の領域にかたまって配置されている。
x32品のデータストローブ信号対のボール配置では、4対のデータストローブ信号対(DQS0〜3、DQS0〜3B)のそれぞれが、パッケージ基板の左右上下に4分割され、ほぼ対称に配置されている。しかしx16品のデータストローブ信号対のボール配置では、2対のデータストローブ信号対(LDQSとLDQSB、UDQSとUDQSB)が、パッケージ基板の上下方向で、下側部分をさらに2分割するように配置されている。このようにJEDECで規格化されたx32品と、x16品のボール配置は、パッケージ基板の中心点に対して全く異なっている。このx32品と、x16品を同じ半導体チップを使った場合の結線例の模式図を図3、4に示す。
以下本発明の観点は、同時に入出力されるデータビット数に関係し、特にデータストローブ信号対に関係する。従って、以下の説明は、データストローブ信号対の結線について図示、説明し、他の結線については図示およびその説明を省略する。そのため図3、4には、x16品のデータストローブ信号対が配置されている半導体装置の下側部分を示している。さらに半導体チップ108として、その輪郭を1点鎖線で示しているが、この半導体チップ108のチップサイズは特に限定されるものではない。
図3に示すx32品のデータストローブ信号対(DQS0B、DQS0)のボール104の座標は(4、C)、(3、D)であり、データストローブ信号対(DQS1B、DQS1)のボール104の座標は(9、C)、(10、D)である。以下の説明では、図におけるボールの位置を、左下を原点とした二次元として、図の横(X)方向を(1〜12)、縦(Y)方向を(A〜S)に割り付けた座標軸(X、Y)として表示する。データストローブ信号対(DQS0B、DQS0)のボール104は、配線106によりそれぞれのボンディングフィンガ105に接続され、さらにボンディングワイヤ107により半導体チップ108の2列配置の左側の第1列目のパッド電極103_1に接続される。このようにパッケージ基板の左側にあるボール104は、同じく左側にあるボンディングフィンガ105、パッド電極103に接続される。
データストローブ信号対(DQS1B、DQS1)のボール104も、同様に配線106によりそれぞれのボンディングフィンガ105に接続され、さらにボンディングワイヤ107により半導体チップ108の2列配置の右側の第2列目のパッド電極103_2に接続される。このようにパッケージ基板の右側にあるボール104は、同じく右側にあるボンディングフィンガ105、パッド電極103に接続される。さらに図示していないデータストローブ信号対(DQS2とDQS2B、DQS3とDQS3B)も同様に接続できることは理解できるであろう。このようにデータストローブ信号対はセットとして、パッケージ基板101の中心線により分割されたそれぞれの領域(左下、右下、左上、右上)において、隣り合うボンディングフィンガ105、半導体チップのパッド電極103へ接続される。このようにボール104、ボンディングフィンガ105、パッド電極103が、分割された同じ領域に配置されている場合には接続できるものである。
図4に示すx16品のデータストローブ信号対(LDQSB、LDQS)のボール104の座標は(8、E)、(7、F)で、データストローブ信号対(UDQSB、UDQS)のボール104の座標は(8、A)、(7、B)である。データストローブ信号対(LDQSB、LDQS)のボール104は、配線によりそれぞれのボンディングフィンガ105に接続され、さらにボンディングワイヤにより半導体チップ108の2列配置の右側の第2列目のパッド電極103_2に接続される。このようにパッケージ基板の右側にあるボールは、同じく右側にあるボンディングフィンガ、パッド電極に接続することが可能である。
一方、データストローブ信号対(UDQSB、UDQS)は、右側の領域のボール位置から反対側の左側の領域に配置されている2列配置の左側の第1列目のパッド電極103_1に配線する必要がある。つまり、ボールが配置されている右下の領域から、中心線を横切って、左側の領域に配置されたボンディングフィンガやパッド電極に接続する必要がある。しかしながら、図示されるように右側領域にあるデータストローブ信号対(UDQS、UDQSB)のボール104と、左側領域にある接続すべきボンディングフィンガ105の間には、例えばデータ入出力信号DQ9からの配線106等が多数配線されている。そのため、右側領域にあるデータストローブ信号対(UDQS、UDQSB)のボール104と、左側領域にある接続すべきボンディングフィンガ105との間を配線することができないという問題がおこる。
このような、右側領域にあるボール104と、左側領域にあるパッド電極103_1との間を配線するためには、他の手法も考えられる。例えば、左側に配置された第1列目のパッド電極103_1に接続されるボンディングフィンガを右側に配置された第2列目のパッド電極103_2に接続されるボンディングフィンガと同じく、右側の列に配置することが考えられる。しかしこの場合には、他のボンディングワイヤとショートするために、左側に配置された第1列目のパッド電極103_1用のボンディングフィンガを、右側に配置された第2列目のパッド電極103_2に接続されるボンディングフィンガと同じ列に配置することはできない。
このように、DDR2タイプのDRAMにおいて、x16品とx32品の半導体チップを共用しようとした場合には、図4に示すようにx16品は、配線することができないという問題がある。
異なるビット構成品を同一のチップを共用して構成する先行技術として、特開2007−95911号公報(特許文献1)がある。特許文献1は、DDR3タイプで、パッド電極配列が1列である半導体装置において、x4/x8/x16品を同一のチップで共用するための技術が開示されている。特許文献1の半導体装置は、x16品のDQ系上位ビット側パッド電極領域に、x8品のDQ系パッド電極配列が実現できるように電源/GND系の追加パッド電極を設けている。しかし、特許文献1は、DDR3タイプにおける電源/GND系のパッド電極に対する対策であり、DDR2については何ら記載されていない。DDR2と3では、標準規格(JEDEC)で定められたパッケージのボール配置が異なる。従って、DDR2とDDR3では、標準規格(JEDEC)で定められたパッケージのボール配置は全く異なるものである。
上記したように半導体装置において、同時に入出力されるデータビット数の違う製品を、コスト低減のために1つのチップで共用して、設計生産することが望まれている。しかしながら、標準規格(JEDEC)で定められたパッケージのボール配置は、ビット数によりデータストローブの信号ボールの配置領域と異なる。そのため、パッケージのボールが配置された領域と半導体チップのパッド電極の配置領域が異なることになる。そのため標準規格で定められたボール配置では、パッケージのボールと半導体チップのパッド電極との間が配線できなくなり、ビット数の違う製品を、1つのチップで共用化することができないという問題がある。
本発明は、複数のパッド電極がチップの中央部に少なくとも2列に配列された半導体チップを有する半導体装置であって、データ入出力数が8、16、32ビットのいずれにも変更可能とする半導体装置を提供するものである。
本発明の1つの視点によれば、同時に入出力されるデータ入出力数が8、16、32ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも2列に配列された半導体チップを有する半導体装置であって、前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が16ビットのときのみに使用される16ビット専用のパッド電極と、データ入出力数が32ビットのときのみに使用される32ビット専用のパッド電極と、を備えたことを特徴とする半導体装置が得られる。
複数のパッド電極がチップの中央部に少なくとも2列に配列された半導体チップを有する半導体装置では、異なるビット構成品(例えば、x16品とx32品)において半導体チップを共用した場合には、配線が不可能となり、チップの共用ができないという問題がある。
本発明によれば、異なるビット構成品において、半導体チップのパッド領域と、パッケージ基板のボール配置領域が、パッケージ基板の中心線に対して左右異なり配線できない場合には、それぞれのビット構成品のボール配置領域と同じ側に専用のパッドを設ける。ボール配置と同じ領域に専用のパッドを設けることでボールとパッド間の配線が可能となり、1つの半導体チップで、データ入出力数が8、16、32ビットのいずれにも変更可能な半導体装置が得られる。
本発明の最良の実施形態について、図面を参照して詳細に説明する。図5には、本発明のDDR2、x32品におけるボールと2列配置のパッド電極間の配線例を示す。図6には、本発明のDDR2、x16品におけるボールと2列配置のパッド電極間の配線例を示す。これらの図5、6においても、図3、4と同様に、データストローブ信号対に関係する半導体装置における下側領域のみを図示し、説明する。
図5には、本発明のDDR2、x32品におけるボールと2列配置のパッド電極間の配線例を示す。DDR2、x32品のボール配置は、図1に示すようにJEDECにより標準化されている。x32品の4つのデータストローブ信号対(DQS0〜3B、DQS0〜3)は半導体パッケージの中心点に対し上下左右の左上、左下、右上、右下の4つの領域に分配されている。図5に示すように、そのうちの1つのデータストローブ信号対(DQS0B、DQS0)のボール104は、中心点に対し左下領域の(4、C)、(3、D)の座標位置に配置されている。データストローブ信号対(DQS1B、DQS1)のボール104は、中心点に対し右下領域の(9、C)、(10、D)の座標位置に配置されている。
ボールと2列配置のパッド電極間の配線例を示す図5と図3の違いは、右下領域の遠端部に、2つのパッド電極103と2つのボンディングフィンガ105が追加されていることである。この追加されたパッド電極、ボンディングフィンガは、16ビット専用であることからパッド電極103_16、ボンディングフィンガ105_16と呼称する。同様に、データストローブ信号対(DQS0B、DQS0)が接続されるパッド電極、ボンディングフィンガは、32ビット専用であることからパッド電極103_32、ボンディングフィンガ105_32と呼称することにする。左下領域のデータストローブ信号対(DQS0B、DQS0)のボール104は、配線106によりそれぞれのボンディングフィンガ105_32に接続され、さらにボンディングワイヤ107により半導体チップ108の2列配置の左側の第1列目のパッド電極103_32にそれぞれ接続される。このようにパッケージ基板の左側にあるデータストローブ信号対のボールは、同じく左側にあるボンディングフィンガ、パッド電極に接続される。
データストローブ信号対(DQS1B、DQS1)のボール104も、同様に配線106によりそれぞれのボンディングフィンガ105に接続されている。さらにボンディングワイヤ107により半導体チップ108の2列配置の右側の第2列目のパッド電極103_2に接続される。このようにパッケージ基板の右側にあるボールは、同じく右側にあるボンディングフィンガ、パッド電極に接続することができる。さらに図示していないデータストローブ信号対(DQS2とDQS2B、DQS3とDQS3B)も同様に接続できることは理解できるであろう。このようにデータストローブ信号対はセットとして、パッケージ基板101の中心線により分割されたそれぞれの領域(左下、右下、左上、右上)において、隣り合うボンディングフィンガ105、半導体チップのパッド電極103へ接続される。このようにボール104、ボンディングフィンガ105、パッド電極103が、分割された同じ領域(左下、右下、左上、右上)に配置されている場合には接続することができる。
このように図5のx32品においては、追加されたボンディングフィンガ105_16、パッド電極103_16は使用されていない。x32品のデータストローブ信号対(DQS0B、DQS0)は、ボンディングフィンガ105_32、パッド電極103_32にそれぞれ接続されている。データストローブ信号対(DQS1B、DQS1)はボンディングフィンガ105、パッド電極103にそれぞれ接続されている。x32品のデータストローブ信号対は、図3と同じボンディングフィンガ、パッド電極にそれぞれ接続されている。
一方、図6には、本発明のDDR2、x16品におけるボールと2列配置のパッド電極間の配線例を示す。図6に示すx16品の下位ビット用のデータストローブ信号対(LDQSB、LDQS)のボール104は座標(8、E)、(7、F)に配置され、上位ビット用のデータストローブ信号対(UDQSB、UDQS)のボール104は座標(8、A)、(7、B)に配置されている。データストローブ信号対(LDQSB、LDQS)のボール104は、配線によりx32品と同じボンディングフィンガに接続される。さらにボンディングワイヤにより半導体チップ108のx32品と同じ2列配置の右側の第2列目のパッド電極103_2に接続される。このようにx16品の下位ビットのデータストローブ信号対(LDQSB、LDQS)のボール104は、x32品のデータストローブ信号対(DQS1B、DQS1)と同じボンディングフィンガ、パッド電極に接続される。
一方、上位ビット用のデータストローブ信号対(UDQSB、UDQS)のボール104は、本発明で追加された16ビット専用のボンディングフィンガ105_16、パッド電極103_16に接続される。データストローブ信号対(UDQSB、UDQS)のボール104とボンディングフィンガ105_16との間は配線により、ボンディングフィンガ105_16パッド電極103_16との間はボンディングワイヤにより接続される。この図6では、データストローブ信号対(UDQSB、UDQS)のボール104と同じ右側領域の近傍にボンディングフィンガ105_16、パッド電極103_16が追加されている。そのため、図4で示したようにデータ入出力信号DQ9の配線と交差することなく、データストローブ信号対(UDQSB、UDQS)のボール104と、ボンディングフィンガ105_16、パッド電極103_16とは接続することができる。また、ボンディングフィンガ105_16、パッド電極103_16とも同じ右側の領域にあることから、ボンディングフィンガとパッド電極間を接続するボンディングワイヤが他のボンディングワイヤとショートする虞もない。
このように、x16品の下位ビット用のデータストローブ信号対(LDQSB、LDQS)のボール104は、x32品のデータストローブ信号対(DQS1B、DQS1)と同じボンディングフィンガ105、パッド電極103に接続される。さらに、上位ビット用のデータストローブ信号対(UDQSB、UDQS)のボール104は、16ビット専用のボンディングフィンガ105_16、パッド電極103_16に接続される。この場合には、x32品のデータストローブ信号対(DQS0B、DQS0)用のボンディングフィンガ105_32、パッド電極103_32は使用されない。
このようにボンディングフィンガ105_32、パッド電極103_32は32ビット品専用のボンディングフィンガ、パッド電極であり、ボンディングフィンガ105_16、パッド電極103_16は16ビット品専用のボンディングフィンガ、パッド電極である。x16品、x32品専用のパッド電極、ボンディングフィンガを備えることで、x16品、x32品を共通のチップとすることができる。例えば、共通の半導体メモリチップとしてデータストローブ信号用の回路をx16品専用と、x32品専用との両方のパッド電極にヒューズ等を使って接続させる。x16品の場合にはx32品専用のパッド電極103_32側に接続するヒューズを切断する。逆にx32品の場合にはx16品専用のパッド電極103_16側に接続するヒューズを切断する。このように共通の半導体メモリチップとして製造し、その後のウェーハチェック工程で、ヒューズ等によりビット構成を切り替え、x16品と、x32品のいずれかとして機能動作させる。しかしこれらのx16品と、x32品の切り替え方法は特に限定されるものではなく、他の方法で切り替えることができる。
また同時に入出力されるデータビット数が8ビット構成のJEDECで標準化されたボール配置例を図7に示す。x8品は60個の半田ボールを備えたFBGAである。図7のボール配置としては、図2のx16品のボール配置と比べて、縦方向のA〜Dがなくなり、E〜Rのボール配置がそのまま、A〜Lのボール配置となったFBGAである。x8品のデータストローブ信号対(DQSB、DQS)は、x16品の下位ビット用のデータストローブ信号対(LDQSB、LDQS)と実質同じである。従って、x8品とx16品とは共通の半導体メモリチップが利用できることは、容易に理解できるであろう。さらにx16品専用に追加したボンディングフィンガ105_16、パッド電極103_16は、上位の8ビットであることから、x8品では使用されないで、x16品専用となる。また、x32品専用のボンディングフィンガ105_32、パッド電極103_32も、x8品では使用されない。
本発明においては、異なるビット構成品(x16品とx32品)において、半導体チップのパッド領域と、パッケージ基板のボール配置領域が、パッケージ基板の中心線に対して左右異なる場合には、このボール配置領域と同じ側に専用のパッドを設ける。このようにパッケージ基板の中心点に対し、基板のボールと半導体チップのパッドとが左右の同じ領域になるように、x16品、x32品専用のボンディングフィンガ、パッド電極を設ける。ボールとボンディングフィンガ、パッド電極とが同じ左右の領域となることで、ボールとパッド間の配線が可能となり、x16品とx32品との半導体メモリチップを共用化することが可能となる。本発明によれば、複数のパッド電極がチップの中央部に少なくとも2列に配列された半導体チップを有する半導体装置であって、同じ半導体チップを用いて、データ入出力数が8、16、32ビットのいずれにも変更可能とする半導体装置を得られる。
以上、実施形態例を参照して本願発明を説明したが、本願発明は上記の実施形態例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。
101 パッケージ基板
102 開口部
103、103_1、103_2、103_16、103_32 パッド電極
104 半田ボール(ピン)
105、105_16、105_32 ボンディングフィンガ
106 配線
107 ボンディングワイヤ
108 半導体チップ
102 開口部
103、103_1、103_2、103_16、103_32 パッド電極
104 半田ボール(ピン)
105、105_16、105_32 ボンディングフィンガ
106 配線
107 ボンディングワイヤ
108 半導体チップ
Claims (6)
- 同時に入出力されるデータ入出力数が8、16、32ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも2列に配列された半導体チップを有する半導体装置であって、
前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が16ビットのときのみに使用される16ビット専用のパッド電極と、データ入出力数が32ビットのときのみに使用される32ビット専用のパッド電極と、を備えたことを特徴とする半導体装置。 - 前記32ビット専用のパッド電極と、前記16ビット専用のパッド電極とは、前記複数のパッド電極が少なくとも2列に配列されたパッド電極列の異なる列に、それぞれ配置されたことを特徴とする請求項1に記載の半導体装置。
- 前記32ビット専用のパッド電極と、前記16ビット専用のパッド電極とは、差動データストローブ信号用の1対のパッド電極であり、前記32ビット専用及び16ビット専用の差動データストローブ信号用のそれぞれ1対のパッド電極同士は、パッド電極列が同じ列で、隣り合う位置に配置されたことを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記32ビット専用のパッド電極は、第1の列で隣り合う位置に配置された差動データストローブ信号用の1対のパッド電極であり、前記16ビット専用のパッド電極は、前記第1の列とは異なる第2の列で、遠端の隣り合う位置に配置された差動データストローブ信号用の1対のパッド電極であることを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置。
- 前記32ビット専用のパッド電極と、前記16ビット専用のパッド電極とは、それぞれ専用のボンディングフィンガを備えたことを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置。
- 前記半導体メモリチップは、DDR2タイプのダイナミックランダムアクセスメモリチップであることを特徴とする請求項1乃至請求項5のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010033398A JP2011171480A (ja) | 2010-02-18 | 2010-02-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010033398A JP2011171480A (ja) | 2010-02-18 | 2010-02-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011171480A true JP2011171480A (ja) | 2011-09-01 |
Family
ID=44685291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010033398A Withdrawn JP2011171480A (ja) | 2010-02-18 | 2010-02-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011171480A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017092491A (ja) * | 2013-03-13 | 2017-05-25 | アップル インコーポレイテッド | 積層型メモリパッケージ、その製造方法及びicパッケージ基板のピン配列デザイン |
-
2010
- 2010-02-18 JP JP2010033398A patent/JP2011171480A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017092491A (ja) * | 2013-03-13 | 2017-05-25 | アップル インコーポレイテッド | 積層型メモリパッケージ、その製造方法及びicパッケージ基板のピン配列デザイン |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11227639B2 (en) | Stacked DRAM device and method of manufacture | |
US9236350B2 (en) | Packaging DRAM and SOC in an IC package | |
JP4707446B2 (ja) | 半導体装置 | |
JP5137179B2 (ja) | 半導体装置 | |
JP6058336B2 (ja) | 半導体装置 | |
JP2008227447A (ja) | 半導体構造の製造方法 | |
JP2006278805A (ja) | 半導体装置 | |
US8908450B1 (en) | Double capacity computer memory device | |
JP4577690B2 (ja) | 半導体装置 | |
JP2013131738A (ja) | 半導体装置 | |
JP2007095911A (ja) | 半導体装置 | |
US10679956B2 (en) | Semiconductor memory chip, semiconductor memory package, and electronic system using the same | |
JP2011171480A (ja) | 半導体装置 | |
KR100340060B1 (ko) | 티에스오피와호환성이있는씨에스피핀배치방법및그에의한핀배치구조 | |
US9226398B1 (en) | Printed circuit board and package substrate having additional conductive pathway space | |
JP2018101736A (ja) | 半導体装置 | |
JP2006286688A (ja) | 半導体装置 | |
JP2001044325A (ja) | 半導体装置及び半導体モジュール | |
KR100652411B1 (ko) | 본딩패드 수를 극대화한 반도체 메모리 장치 | |
KR20050099158A (ko) | 미러 패키지를 갖는 메모리 모듈 | |
WO2014132835A1 (ja) | 半導体装置 | |
JPH10284682A (ja) | メモリモジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20130507 |