TWI734597B

TWI734597B - 像素電路

Info

Publication number: TWI734597B
Application number: TW109129113A
Authority: TW
Inventors: 鄭貿薰; 洪嘉澤
Original assignee: 友達光電股份有限公司
Priority date: 2020-08-26
Filing date: 2020-08-26
Publication date: 2021-07-21
Also published as: CN112820240B; CN112820240A; TW202209285A

Abstract

本發明揭露一種像素電路，其包含第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體、第一電容及第二電容。其中，像素電路可解決臨界電壓補償不足的問題，避免在低幀率模式下，因漏電流而使顯示品質下降。

Description

像素電路

本發明是關於一種像素電路，特別是關於一種設置在軟性印刷電路板上以降低成本及提升顯示品質之像素電路。

在顯示裝置的應用當中，穿戴式的顯示裝置是相當受到消費者關注的產品，不論是頭戴式裝置，或是各種智慧型手環、手錶等，當中都會依據需求設置不同尺寸及解析度的顯示器。這些顯示裝置在顯示區中包含複數個像素電路，由周邊區域設置的驅動電路晶片來驅動這些像素電路，進而控制顯示區中的各個像素發光以顯示畫面。

在現有的設計上，這些驅動電路晶片大多是設置在覆晶式薄膜(Chip on film)上，經由連接至多工器電路將驅動訊號分別傳送至各個像素電路。不過，在覆晶式薄膜上設置的成本較高，在產品的成本考量下，期能將這些驅動電路晶片轉為設置在軟性印刷電路板(Flexible printed board)上。然而，軟性印刷電路板由於接觸腳位間距的限制，無法提供如覆晶式薄膜上設置的腳位數量，進而使得每一個接點所需控制的行數增加，造成像素電路中電晶體臨界電壓補償的時間不足，影響顯示的品質。另一方面，若是顯示裝置在低頻操作的情況下，驅動電晶體的閘極電壓也可能因為漏電流而難以維持在預定準位，同樣影響到顯示畫面的品質。

綜觀前所述，本發明之發明者思索並設計一種像素電路，以期針對習知技術之問題加以改善，進而增進產業上之實施利用。

有鑑於先前技術所述之問題，本發明的目的在於提供一種像素電路，用以解決將像素電路設置在軟性印刷電路板上時，臨界電壓補償時間不足及低頻操作時產生漏電流的問題。

基於上述目的，本發明提供一種像素電路，其包含第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體、第一電容及第二電容。其中，第一電晶體的第一端耦接於第一電壓源，第一電晶體的第二端耦接於第一節點，第二電晶體的第一端接收資料訊號，第二電晶體的第二端耦接於第二節點，第三電晶體的第一端耦接第二節點，第三電晶體的第二端耦接於第一參考電壓，第一電容的第一端耦接於第二節點，第一電容的第二端耦接於第三節點，第二電容的第一端耦接於第一節點，第二電容的第二端耦接第二節點，第四電晶體的第一端耦接於第一節點，第四電晶體的第二端耦接於第四節點，第四電晶體的控制端耦接於第三節點，第五電晶體的第一端耦接於第四節點，第六電晶體的第一端耦接於第一電壓源，第六電晶體的第二端耦接於第三節點，第七電晶體的第一端耦接於第三節點，第七電晶體的第二端耦接於第一參考電壓，第八電晶體的第一端耦接於第四節點，第八電晶體的第二端耦接於發光二極體。

在本發明的實施例中，第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體及第八電晶體可為P型電晶體，第六電晶體的控制端接收第一控制訊號，第三電晶體的控制端及第五電晶體的控制端接收第二控制訊號，第七電晶體的控制端接收第三控制訊號，第二電晶體的控制端接收掃描訊號，第一電晶體的控制端及第八電晶體的控制端接收發光訊號。

在本發明的實施例中，在第一期間當中，第一控制訊號、第二控制訊號及發光訊號為低電壓，第三控制訊號及掃描訊號為高電壓。在第二期間當中，第二控制訊號及第三控制訊號為低電壓，第一控制訊號、掃描訊號及發光訊號為高電壓。在第三期間當中，第三控制訊號及掃描訊號為低電壓，第一控制訊號、第二控制訊號及發光訊號為高電壓。在第四期間當中，發光訊號為低電壓，第一控制訊號、第二控制訊號、第三控制訊號及掃描訊號為高電壓。

在本發明的實施例中，第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體及第八電晶體可為P型電晶體，第七電晶體可為N型電晶體，第六電晶體的控制端接收第一控制訊號，第三電晶體的控制端及第五電晶體的控制端接收第二控制訊號，第二電晶體的控制端接收掃描訊號，第一電晶體的控制端、第七電晶體的控制端及第八電晶體的控制端接收發光訊號。

在本發明的實施例中，在第一期間當中，第一控制訊號、第二控制訊號及發光訊號為低電壓，掃描訊號為高電壓，在第二期間當中，第二控制訊號為低電壓，第一控制訊號、掃描訊號及發光訊號為高電壓，在第三期間當中，掃描訊號為低電壓，第一控制訊號、第二控制訊號及發光訊號為高電壓，在第四期間當中，發光訊號為低電壓，第一控制訊號、第二控制訊號及掃描訊號為高電壓。

在本發明的實施例中，第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體及第七電晶體可為P型電晶體，第一電晶體及第八電晶體可為N型電晶體，第六電晶體的控制端接收第一控制訊號，第三電晶體的控制端及第五電晶體的控制端接收第二控制訊號，第一電晶體的控制端、第七電晶體的控制端及第八電晶體的控制端接收第三控制訊號，第二電晶體的控制端接收掃描訊號。

在本發明的實施例中，在第一期間當中，第一控制訊號及第二控制訊號為低電壓，第三控制訊號及掃描訊號為高電壓，在第二期間當中，第二控制訊號及第三控制訊號為低電壓，第一控制訊號及掃描訊號為高電壓，在第三期間當中，第三控制訊號及掃描訊號為低電壓，第一控制訊號及第二控制訊號為高電壓，在第四期間當中，第一控制訊號、第二控制訊號、第三控制訊號及掃描訊號為高電壓。

在本發明的實施例中，第五電晶體的第二端可耦接於第二參考電壓。

在本發明的實施例中，第五電晶體的控制端可耦接於第五電晶體的第二端。

在本發明的實施例中，發光二極體的一端可耦接於第二電壓源。

承上所述，本發明之像素電路，可藉由電路結構的設置，讓穿戴顯示裝置的整體成本降低，提升顯示裝置的競爭力。對於驅動晶片腳位數量減少使得控制行數增加，進而減少了臨界電壓補償時間，本揭露可通過獨立的電壓補償期間來使其達到預期的電壓位準，不受到資料訊號週期時間減少的影響。另外，對於低幀率模式的顯示裝置，本揭露也可通過電路結構來避免漏電流造成電壓準位下降的問題，有效提升顯示裝置畫面的顯示品質。

10,20,30:像素電路

11,21,31:第一期間

12,22,32:第二期間

13,23,33:第三期間

14,24,34:第四期間

A:第一節點

B:第二節點

C:第三節點

C1:第一電容

C2:第二電容

D:第四節點

DATA:資料訊號

E:發光二極體

EM:發光訊號

OVDD:第一電壓源

OVSS:第二電壓源

SD:掃描訊號

S1:第一控制訊號

S2:第二控制訊號

S3:第三控制訊號

T1,T11:第一電晶體

T2:第二電晶體

T3:第三電晶體

T4:第四電晶體

T5:第五電晶體

T6:第六電晶體

T7,T71:第七電晶體

T8,T81:第八電晶體

V_REF1:第一參考電壓

V_REF2:第二參考電壓

為使本發明之技術特徵、內容與優點及其所能達成之功效更為顯而易見，茲將本發明配合以下附圖進行說明：第1圖為本發明實施例之像素電路的示意圖。

第2圖為本發明實施例之像素電路操作的時序圖。

第3A圖至第3D圖為本發明實施例之像素電路操作期間的示意圖。

第4圖為本發明另一實施例之像素電路的示意圖。

第5圖為本發明另一實施例之像素電路操作的時序圖。

第6圖為本發明又一實施例之像素電路的示意圖。

第7圖為本發明又一實施例之像素電路操作的時序圖。

為利瞭解本發明之技術特徵、內容與優點及其所能達成之功效，茲將本發明配合附圖，並以實施例之表達形式詳細說明如下，而其中所使用之圖式，其主旨僅為示意及輔助說明書之用，未必為本發明實施後之真實比例與精準配置，故不應就所附之圖式的比例與配置關係解讀、侷限本發明於實際實施上的權利範圍，合先敘明。

在附圖中，為了淸楚起見，放大了基板、面板、區域、線路等的厚度或寬度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如基板、面板、區域或線路的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反地，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的「連接」，其可以指物理及/或電性的連接。再者，「電性連接」或「耦合」係可為二元件間存在其它元件。此外，應當理解，儘管術語「第一」、「第二」、「第三」在本文中可以用於描述各種元件、部件、區域、層及/或部分，其係用於將一個元件、部件、區域、層及/或部分與另一個元件、部件、區域、層及/或部分區分開。因此，僅用於描述目的，而不能將其理解為指示或暗示相對重要性或者其順序關係。

除非另有定義，本文所使用的所有術語具有與本發明所屬技術領域的通常知識者通常理解的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地如此定義。

請參閱第1圖，其為本發明實施例之像素電路的示意圖。如圖所示，像素電路10包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7、第八電晶體T8、第一電容C1及第二電容C2，其為八個電晶體兩個電容(8T2C)的像素電路。在本實施例當中，第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7及第八電晶體T8均為P型電晶體。

第一電晶體T1的第一端耦接於第一電壓源OVDD，第一電晶體T1的第二端耦接於第一節點A，第一電晶體T1的控制端接收發光訊號EM。第二電晶體T2的第一端接收資料訊號DATA，第二電晶體T2的第二端耦接於第二節點B，第二電晶體T2的控制端接收掃描訊號SD。第三電晶體T3的第一端耦接第二節點B，第三電晶體T3的第二端耦接於第一參考電壓V_REF1，第三電晶體T3的控制端接收第二控制訊號S2。第一電容C1的第一端耦接於第二節點B，第一電容C1的第二端耦接於第三節點C，第二電容C2的第一端耦接於第一節點A，第二電容C2的第二端耦接第二節點B。第四電晶體的第一端耦接於第一節點，第四電晶體T4的第二端耦接於第四節點D，第四電晶體T4的控制端耦接於第三節點C。第五電晶體T5的第一端耦接於第四節點D，第五電晶體T5的第二端耦接於第二參考電壓V_REF2，第五電晶體T5的控制端接收第二控制訊號S2。第六電晶體T6的第一端耦接於第一電壓源OVDD，第六電晶體T6的第二端耦接於第三節點C，第六電晶體T6的控制端接收第一控制訊號S1。第七電晶體T7的第一端耦接於第三節點C，第七電晶體T7的第二端耦接於第一參考電壓V_REF1，第七電晶體T7的控制端接收第三控制訊號S3。第八電晶體T8的第一端耦接於第四節點D，第八電晶體T8的第二端耦接於發光二極體E，第八電晶體T8的控制端接收發光訊號EM。發光二極體E的一端耦接於第八電晶體T8，另一端耦接於第二電壓源OVSS。

像素電路10的實際操作流程則可依據以下實施例進行說明，請參閱第2圖，其為本發明實施例之像素電路操作的時序圖。如圖所示，像素電路10的訊號控制在時序上分為四個操作期間，分別為第一期間11、第二期間12、第三期間13及第四期間14。在不同時間當中，各個訊號源藉由控制線路的電壓位準，分別控制連接的電晶體的開關。在本實施例中，控制各個電晶體的包含第一控制訊號S1、第二控制訊號S2、第三控制訊號S3、掃描訊號SD以及發光訊號EM。各個操作期間的詳細操作內容將於第3A圖至第3D圖之像素電路操作期間的示意圖來進行說明，其中，第3A圖為像素電路於第一期間的示意圖，第3B圖為像素電路於第二期間的示意圖，第3C圖為像素電路於第三期間的示意圖，第3D圖為像素電路於第四期間的示意圖。

請同時參閱第2圖及第3A圖，在第一期間11當中，第一控制訊號S1、第二控制訊號S2及發光訊號EM為低電壓，第三控制訊號S3及掃描訊號SD為高電壓。如圖所示，第一控制訊號S1控制的第六電晶體T6、第二控制訊號S2控制的第三電晶體T3及發光訊號EM控制的第一電晶體T1及第八電晶體T8為導通狀態。第三控制訊號S3控制的第七電晶體T7及掃瞄訊號SD控制的第二電晶體T2則為關閉狀態。在此階段，像素電路10的第一節點A及第三節點C分別充電至第一電壓源OVDD的電壓位準，第二節點B則充電至第一參考電壓V_REF1的電壓位準，第四節點D則在第二參考電壓V_REF2的電壓位準。

請同時參閱第2圖及第3B圖，在第二期間12當中，第二控制訊號S2及第三控制訊號S3為低電壓，第一控制訊號S1、掃描訊號SD及發光訊號EM為高電壓。如圖所示，第二控制訊號S2控制的第三電晶體T3及第三控制訊號S3控制的第七電晶體T7為導通狀態。第一控制訊號S1控制的第六電晶體T6、掃瞄訊號SD控制的第二電晶體T2及發光訊號EM控制的第一電晶體T1及第八電晶體T8則為關閉狀態。在此階段，像素電路10的第一電晶體T1關閉，使得第三節點C與第二節點B耦合至相同的第一參考電壓V_REF1的的電壓位準，第四節點D則維持在相同的第二參考電壓V_REF2的電壓位準。此時第一節點A由第一電壓源OVDD的電壓位準轉變為第一參考電壓V_REF1加上第四電晶體T4的臨界電壓，此電壓補償階段由於掃描訊號SD尚未開啟第二電晶體T2，並不會受到資料訊號DATA的週期長短影響。

在本實施例的時序圖中，各個時序的區間僅為示例，每個操作期間的長短可依需求獨立調整，例如當資料訊號DATA分配到的操作時間較短時，通過本實施例的像素電路10，可獨立調整第二期間12的大小，使電壓能補償至所需位準，避免因為資料訊號DATA操作時間不足而無法補償至足夠電壓位準的情況發生，防止畫面的顯示品質受到影響。

請同時參閱第2圖及第3C圖，在第三期間13當中，第三控制訊號S3及掃描訊號SD為低電壓，第一控制訊號S1、第二控制訊號S2及發光訊號EM為高電壓。如圖所示，第三控制訊號S3控制的第七電晶體T7及掃瞄訊號SD控制的第二電晶體T2為導通狀態。第一控制訊號S1控制的第六電晶體T6、第二控制訊號S2控制的第三電晶體T3及發光訊號EM控制的第一電晶體T1及第八電晶體T8則為關閉狀態。在此階段，像素電路10的第二節點B由第一參考電壓V_REF1的電壓位準轉為資料訊號DATA所提供的電壓位準，第一節點A則由第一參考電壓V_REF1加上第四電晶體T4的臨界電壓轉為資料訊號DATA的電壓位準加上第四電晶體T4的臨界電壓位準。第三節C點維持在第一參考電壓V_REF1的電壓位準，第四節點D則維持在相同的第二參考電壓V_REF2的電壓位準。

請同時參閱第2圖及第3D圖，在第四期間14當中，發光訊號EM為低電壓，第一控制訊號S1、第二控制訊號S2、第三控制訊號S3及掃描訊號SD為高電壓。如圖所示，發光訊號EM控制的第一電晶體T1及第八電晶體T8為導通狀態。第一控制訊號S1控制的第六電晶體T6、第二控制訊號S2控制的第三電晶體T3第三控制訊號S3控制的第七電晶體T7及掃瞄訊號SD控制的第二電晶體T2為關閉狀態。在此階段，像素電路10的第一節點A轉為第一電壓源OVDD的電壓位準，且進一步耦合第二節點B至第三節點C，使得第四電晶體T4導通而使的電流能流經發光二極體E而發光。

在此階段，第三節點C的電壓仍可能因為漏電流的關係而無法維持在需求的準位，尤其在顯示畫面處於低幀率的操作模式下，將會降低顯示畫面的顯示品質。在本實施例中，第四期間14當中第一控制訊號S1及第三控制訊號S3均為高電壓，亦即第六電晶體T6及第七電晶體T7均為關閉狀態。雖然，第六電晶體T6及第七電晶體T7仍有上述的電流洩漏發生，但由於第六電晶體T6的一端連接的第一電壓源OVDD為高準位，第七電晶體T7連接的第一參考電壓V_REF1為低準位，因此在電流洩漏的方向上第六電晶體T6是由第一端流向第二端連接的第三接點C，第七電晶體T7則是由第三接點C連接的第一端流向第二端，恰可達到平衡而能維持第三節點C的電壓位準於需求的準位。因此，本實施例除能獨立調整電壓補償時間外，也能避免在低幀率的模式下受到漏電流的影響而降低顯示品質。

請參閱第4圖，其為本發明另一實施例之像素電路的示意圖。如圖所示，像素電路20包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T71、第八電晶體T8、第一電容C1及第二電容C2，其為八個電晶體兩個電容(8T2C)的像素電路。在本實施例當中，第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6及第八電晶體T8均為P型電晶體，第七電晶體T71為N型電晶體。

第一電晶體T1的第一端耦接於第一電壓源OVDD，第一電晶體T1的第二端耦接於第一節點A，第一電晶體T1的控制端接收發光訊號EM。第二電晶體T2的第一端接收資料訊號DATA，第二電晶體T2的第二端耦接於第二節點B，第二電晶體T2的控制端接收掃描訊號SD。第三電晶體T3的第一端耦接第二節點B，第三電晶體T3的第二端耦接於第一參考電壓V_REF1，第三電晶體T3的控制端接收第二控制訊號S2。第一電容C1的第一端耦接於第二節點B，第一電容C1的第二端耦接於第三節點C，第二電容C2的第一端耦接於第一節點A，第二電容C2的第二端耦接第二節點B。第四電晶體的第一端耦接於第一節點，第四電晶體T4的第二端耦接於第四節點D，第四電晶體T4的控制端耦接於第三節點C。第五電晶體T5的第一端耦接於第四節點D，第五電晶體T5的控制端接收第二控制訊號S2。第六電晶體T6的第一端耦接於第一電壓源OVDD，第六電晶體T6的第二端耦接於第三節點C，第六電晶體T6的控制端接收第一控制訊號S1。第七電晶體T71的第一端耦接於第三節點C，第七電晶體T71的第二端耦接於第一參考電壓V_REF1，第七電晶體T71的控制端接收發光訊號EM。第八電晶體T8的第一端耦接於第四節點D，第八電晶體T8的第二端耦接於發光二極體E，第八電晶體T8的控制端接收發光訊號EM。發光二極體E的一端耦接於第八電晶體T8，另一端耦接於第二電壓源OVSS。

在本實施例中，第七電晶體T71的控制端接收發光訊號EM而非前述實施例的第三控制訊號S3。另外，像素電路20的第五電晶體T5，其第二端耦接於第五電晶體T5的控制端，形成二極體連接方式，不另外連接參考電壓。上述差異設置能減少第三控制訊號S3及第二參考電壓V_REF2的訊號源線路設置，降低電路佈線所需空間。其操作過程由以下的時序圖進一步說明。

請參閱第5圖，其為本發明另一實施例之像素電路操作的時序圖。如圖所示，像素電路20的訊號控制在時序上分為四個操作期間，分別為第一期間21、第二期間22、第三期間23及第四期間24。在第一期間21當中，第一控制訊號S1、第二控制訊號S2及發光訊號EM為低電壓，掃描訊號SD為高電壓，在第二期間22當中，第二控制訊號S2為低電壓，第一控制訊號S1、掃描訊號SD及發光訊號EM為高電壓，在第三期間23當中，掃描訊號SD為低電壓，第一控制訊號S1、第二控制訊號S2及發光訊號EM為高電壓，在第四期間24當中，發光訊號EM為低電壓，第一控制訊號S1、第二控制訊號S2及掃描訊號SD為高電壓。

在本實施例中，由於第七電晶體T71為N型電晶體，當控制訊號為低電壓時，電晶體為關閉狀態，相反地，當控制訊號為高電壓時，電晶體為導通狀態。因此，第七電晶體T71於第一期間21及第四期間24為關閉狀態，在第二期間22及第三期間23為導通狀態，其導通與關閉的操作與前一實施例的各個階段均相同，對應的操作過程不再重複描述，詳細操作過程請參閱前述實施例。本實施例藉由改變電晶體類型，使得操作上能共用相同的控制訊號，減少設置訊號源線路所需的空間。

請參閱第6圖，其為本發明又一實施例之像素電路的示意圖。如圖所示，像素電路30包含第一電晶體T11、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7、第八電晶體T81、第一電容C1及第二電容C2，其為八個電晶體兩個電容(8T2C)的像素電路。在本實施例當中，第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6及第七電晶體T71均為P型電晶體，第一電晶體T11及第八電晶體T81為N型電晶體。

第一電晶體T11的第一端耦接於第一電壓源OVDD，第一電晶體T11的第二端耦接於第一節點A，第一電晶體T11的控制端接收第三控制訊號S3。第二電晶體T2的第一端接收資料訊號DATA，第二電晶體T2的第二端耦接於第二節點B，第二電晶體T2的控制端接收掃描訊號SD。第三電晶體T3的第一端耦接第二節點B，第三電晶體T3的第二端耦接於第一參考電壓V_REF1，第三電晶體T3的控制端接收第二控制訊號S2。第一電容C1的第一端耦接於第二節點B，第一電容C1的第二端耦接於第三節點C，第二電容C2的第一端耦接於第一節點A，第二電容C2的第二端耦接第二節點B。第四電晶體的第一端耦接於第一節點，第四電晶體T4的第二端耦接於第四節點D，第四電晶體T4的控制端耦接於第三節點C。第五電晶體T5的第一端耦接於第四節點D，第五電晶體T5的第二端耦接於第二參考電壓V_REF2，第五電晶體T5的控制端接收第二控制訊號S2。第六電晶體T6的第一端耦接於第一電壓源OVDD，第六電晶體T6的第二端耦接於第三節點C，第六電晶體T6的控制端接收第一控制訊號S1。第七電晶體T7的第一端耦接於第三節點C，第七電晶體T7的第二端耦接於第一參考電壓V_REF1，第七電晶體T7的控制端接收第三控制訊號S3。第八電晶體T81的第一端耦接於第四節點D，第八電晶體T81的第二端耦接於發光二極體E，第八電晶體T81的控制端接收第三控制訊號S3。發光二極體E的一端耦接於第八電晶體T81，另一端耦接於第二電壓源OVSS。

在本實施例中，第一電晶體T11的控制端及第八電晶體T81的控制端接收第三控制訊號S3而非前述實施例的發光訊號EM。由第2圖的時序圖中可見，第三控制訊號S3與發光訊號EM為反向的控制訊號，因此，藉由將第一電晶體T11及第八電晶體T81設置為N型電晶體，使得電晶體能共用第三控制訊號S3的訊號源即能達到相同的操作，無須進一步設置提供發光訊號EM的訊號線路。

請參閱第7圖，其為本發明又一實施例之像素電路操作的時序圖。如圖所示，如圖所示，像素電路20的訊號控制在時序上分為四個操作期間，分別為第一期間31、第二期間32、第三期間33及第四期間34。在第一期間31當中，第一控制訊號S1及第二控制訊號S2為低電壓，第三控制訊號及掃描訊號SD為高電壓，在第二期間32當中，第二控制訊號S2及第三控制訊號S3為低電壓，第一控制訊號S1及掃描訊號SD為高電壓，在第三期間33當中，第三控制訊號S3及掃描訊號SD為低電壓，第一控制訊號S1及第二控制訊號S2為高電壓，在第四期間44當中，第一控制訊號S1、第二控制訊號S2、第三控制訊號S3及掃描訊號SD為高電壓。

在本實施例中，由於第一電晶體T11及第八電晶體T81為N型電晶體，當控制訊號為低電壓時，電晶體為關閉狀態，相反地，當控制訊號為高電壓時，電晶體為導通狀態。因此，第一電晶體T11及第八電晶體T81於第一期間21及第四期間24為導通狀態，在第二期間22及第三期間23為關閉狀態，其導通與關閉的操作與前一實施例的各個階段均相同，對應的操作過程不再重複描述，詳細操作過程請參閱前述實施例。本實施例藉由改變電晶體類型，使得操作上能共用相同的控制訊號，減少設置訊號源線路所需的空間。

以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。

10:像素電路