TWI731970B - 用於矽橋應用之高解析阻焊劑材料 - Google Patents
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Abstract
根據所揭示實施例,提供用於矽橋應用之高解析阻焊劑材料。例如,根據一個實施例,揭示矽橋,該矽橋中具有由高解析阻焊劑材料形成之阻焊劑層;其中該阻焊劑層包括聚合物材料,該聚合物材料在暴露於光輻射時硬化;其中該阻焊劑層進一步包括球形粒子;多個通孔,其藉由光刻製程經圖案化至該阻焊劑層中,該等多個通孔形成一組較大通孔及一組較小通孔,該組較大通孔及該組較小通孔藉由該光刻製程經圖案化至該阻焊劑層中,該等較大通孔中之每一者的尺寸大於該等較小通孔中之每一者,並且此外,其中該等較小通孔中之每一者小於該等較大通孔中之任一者的尺寸的一半;其中該等較大通孔及該等較小通孔穿過該阻焊劑層提供直通矽穿孔(TSV)互連,該阻焊劑層電氣介接附加至該矽橋之兩個或更多功能性半導體裝置;並且該矽橋中進一步具有位於該阻焊劑層下面的銅層。揭示其他相關實施例。
Description
版權公告 本專利文獻之揭示內容之一部分含有受版權保護之材料。版權所有人在專利文獻或專利揭示內容出現在專利商標局的專利檔案或記錄中時不反對任何人對其之摹真複製,但在其他情況下無論如何都保留所有版權權利。
發明領域 本文中所描述之主題大體上係關於半導體及電子設備製造之領域,且更具體而言,係關於實行用於矽橋應用之高解析阻焊劑材料。
發明背景 不應僅僅由於在背景部分中提及在背景部分中所論述之主題而認為該主題係先前技術。相似地,不應認為以前已在先前技術中認識到在背景部分中所提及或與背景部分之主題相關聯的問題。背景部分中之主題僅僅表示不同方法,該等不同方法本身亦可對應於所主張主題之實施例。
在半導體製造中,諸如矽橋裝置之製造,對經由基板或其他材料產生直通矽穿孔(TSV)存在需要。所謂「通孔」通常為垂直電氣連接,由此「通孔」一詞指代完全通過矽晶圓或晶粒。在包括三維(3D)半導體封裝、3D積體電路、系統單晶片(SoC)半導體裝置及相關半導體組件之半導體裝置的製造中,此類通孔之使用可被稱為對引線接合及倒裝晶片技術之替代方案或甚至補充此類技術。通孔之使用提供較大電路密度且另外准許長度較短的連接。
此類通孔之產生需要使用光,該光可以降低製造製程內可達到的準確度之非所欲方式散射。
本技術現狀可因此受益於實行如本文中所描述的用於矽橋應用之高解析阻焊劑材料。
依據本發明之一實施例,係特地提出一種基板封裝,其包含:一阻焊劑層;其中該阻焊劑層包含一聚合物材料,該聚合物材料在暴露於光輻射時硬化;其中該阻焊劑層進一步包含球形粒子;多個藉由一光刻製程經圖案化至該阻焊劑層中之通孔,該等多個通孔形成藉由該光刻製程經圖案化至該阻焊劑層中之一組較大通孔及一組較小通孔,每一該等較大通孔在尺寸上大於每一該等較小通孔,且進一步其中每一該等較小通孔小於任一該等較大通孔的尺寸的一半;以及一顏料,其經添加至該阻焊劑層以使該阻焊劑層由其原始顏色變暗。
較佳實施例之詳細說明 本文中描述的是用於實行根據所描述實施例之用於矽橋應用之高解析阻焊劑材料的系統、方法及設備。例如,根據一個實施例,揭示矽橋,該矽橋中具有由高解析阻焊劑材料形成之阻焊劑層;其中該阻焊劑層包括聚合物材料,該聚合物材料在暴露於光輻射時硬化;其中該阻焊劑層進一步包括球形粒子;多個通孔,其藉由光刻製程經圖案化至該阻焊劑層中,該等多個通孔形成一組較大通孔及一組較小通孔,該組較大通孔及該組較小通孔藉由光刻製程經圖案化至該阻焊劑層中,該等較大通孔中之每一者的尺寸大於該等較小通孔中之每一者,並且此外,其中該等較小通孔中之每一者小於該等較大通孔中之任一者的尺寸的一半;其中該等較大通孔及該等較小通孔穿過阻焊劑層提供直通矽穿孔(TSV)互連,該阻焊劑層電氣介接附加至矽橋之兩個或更多功能性半導體裝置;並且該矽橋中進一步具有位於阻焊劑層下面的銅層。
矽橋半導體裝置之設計及製造在現代計算中至關重要。例如,英特爾公司的所謂「嵌入式多晶粒互連橋」或簡稱「EMIB」代表異質晶片之封裝高密度互連的優雅及具成本效益的方法。例如,矽橋解決方案利用具有多個路由層之極小橋接晶粒,而非像其他典型解決方案那樣使用較大矽內插器,該極小橋接晶粒然後經嵌入至所得半導體裝置中作為基板製作製程之一部分。
現代半導體封裝技術需要大量晶粒至晶粒連接,且利用矽內插器及直通矽穿孔(TSV)技術在最小覆蓋區內以高速度提供晶粒互連。此類技術引起日益複雜的半導體裝置佈局及製造技術,從而可導致下線(tape-out)延遲及產率下降。
諸如本文中所描述之彼等的經改良半導體橋接技術之使用提供能夠利用寬範圍半導體裝置實行之實際、更不複雜、更可靠及流線型製造解決方案。此外,甚至在單個基板內可存在許多嵌入式矽橋,從而按需要在多個晶粒之間提供極其高的I/O及較佳控制的電氣互連路徑。因為半導體晶片不需要與封裝連接,所以可達到較高效能。
根據所描述實施例,某些半導體裝置需要產生在相同半導體裝置上具有最少兩個不同尺寸之通孔。例如,此類半導體裝置可在第一規定範圍內具有較大通孔,且亦在第二規定通孔內具有較小通孔。根據某些實施例,較小尺寸的第二通孔小於或等於較大通孔之尺寸的一半。
有問題的是,某些矽橋晶粒要求通孔具有如此小的尺寸尺寸以使得習知平版印刷技術簡單地不能夠產生極小尺寸尺寸。因此,根據某些實施例,較大通孔使用光平版印刷地開通,且較小通孔利用雷射開通。
然而,使用平版印刷及雷射兩者用於在相同矽橋裝置上開通不同尺寸尺寸之通孔將額外成本及複雜性引入製造製程中,並且因此,有利的是,將用於開通此類通孔之製程合併成單個技術,諸如僅使用平版印刷術。此類目標需要實行不與習知矽裝置製造配合使用之新技術及材料。例如,申請人在本文中描述的意義是,經由實行高解析阻焊劑材料在單個矽橋裝置上平版印刷地開通較大及較小通孔兩者。
根據所描述實施例,較小尺寸通孔具有如此小的尺寸,以使得由於材料的受限於例如45奈米之固有解析能力,它們不可簡單地藉由平版印刷技術開通。根據某些實施例,較大通孔具有大於45奈米極限之尺寸,且較小通孔具有小於45奈米極限之尺寸。
雖然使用UV雷射克服此限制且已成功地用來開通較小亞45奈米尺寸之通孔,但使用此類技術使非所要成本及複雜性成為必需。
習知利用的阻焊劑材料利用大致500奈米範圍內的填料粒子,當與此類填料粒子互動時,該範圍准許光的顯著散射。如下文進一步詳細描述,將亞100奈米範圍內之矽石填料粒子用作新阻焊劑材料中之填料粒子,以減少光自傳入365奈米波長光輻射及目前經由平版印刷製程施加之402奈米波長光輻射散射。
為減小正製作的所形成半導體裝置之熱膨脹係數(CTE)性質之目的,矽石(SiO2
)及硫酸鋇(BaSO4
)兩者都可用作填料粒子。
除僅使用矽石之外添加硫酸鋇作為填料,因為硫酸鋇更便宜且另外有助於減小CTE性質。雖然降低CTE,但填料粒子具有亦減小解析度及透過材料之光透射的非所欲效果,因為用以光固化材料之光的波長接近於引起散射之矽石填料本身的半徑。
根據某些實施例,第二硫酸鋇型填料粒子另外用於平版印刷地暴露之阻焊劑材料中,而不需要替換為硫酸鋇對紫外光完全透明,並且因此不引起自光輻射與阻焊劑材料內之矽石型填料粒子的互動所觀察到的散射。
根據此類實施例,目前用來將亞45奈米通孔鑽至阻焊劑材料UV雷射中之操作可用平版印刷製程替換,並且因此,但尺寸大於45奈米的亞45奈米通孔及較大通孔兩者可經由使用平版印刷處理而不應用UV雷射來在相同基板材料上或相同阻焊劑層內平版印刷圖案化而開通。
替代方案將利用新的高解析光可成像材料,以用於經由平版印刷製程准許更大準確度之阻焊劑層,然而,用高解析光可成像材料替換阻焊劑層使得用於與助熔及超過濾(UF)材料之互動的組裝製程之額外的再最佳化成為必需,從而隨後帶來極端的再加工成本及製作延遲。
因此,本文中所描述的是用於僅用較小尺寸的粒子替換填料粒子,以准許剩餘聚合物成分保持相同,且因此避免再最佳化的需要之解決方案。
因此,根據所描述實施例,表面能、表面上的化學基團、聚合物形態及材料之顏色將類似於當前阻焊劑材料,除了此類改變在本文中提到的程度,諸如根據某些所描述實施例使阻焊劑材料變暗。
已另外觀察到減小的填料粒子尺寸,以產生對阻焊劑材料之流動的改良。此外,利用高解析光可成像材料與本文中所描述之提出的阻焊劑材料相比,需要800至900 mJ之劑量用於光固化,該提出的阻焊劑材料需要200至300 mJ之顯著較低的劑量,此准許經由降低的定量需求進一步改良製程。
在以下描述中,闡述許多特定細節,諸如特定系統、語言、組件等之實例,以提供對各實施例之徹底理解。然而,熟習此項技術者將瞭解,此等特定細節不必用來實踐本文中所揭示之實施例。在其他情況下,未詳細描述熟知的材料或方法,以避免不必要地混淆所揭示之實施例。
除圖式中所繪示且本文中所描述的各種硬體組件之外,實施例進一步包括下文詳細描述之各種操作。根據此等實施例所描述之操作可由硬體組件來執行,或可體現為機器可執行指令,該等機器可執行指令可用來使由指令規劃之通用處理器或專用處理器執行該等操作。或者,該等操作可由硬體及軟體之組合來執行。
所揭示實施例中之任一者可單獨使用或以任何組合來彼此一起使用。儘管各實施例可能部分係受到習知技術及方法(本說明書內描述或提及了其中一些)之缺點的動機驅使,但實施例未必解決此等缺點中之任一者,相反,實施例可僅解決缺點中之一些,不解決任何缺點,或係針對未直接論述之不同缺點及問題。
圖1A
描繪根據所描述實施例之透過光刻遮罩120經由平版印刷製程施加至阻焊劑材料115上之光。特定言之,可見存在光散射100,該光散射引起阻焊劑材料115之未暴露區域中的聚合物交聯。光110透過光刻遮罩120以便圖案化下面的阻焊劑材料115,然而,光110在平版印刷製程期間有問題地散射,從而引起阻焊劑材料之圖案化不準確。
左影像上描繪的是,隨著光自300至400奈米的較大尺寸的填料粒子105中散射出,光110存在貫穿阻焊劑材料的更大散射範圍。在右影像上,由於使用更小尺寸的加強粒子,光110存在顯著更小的散射。
例如,根據所描述實施例,右邊影像中所描繪之較小尺寸的填料粒子106可具有球形形狀及30至40奈米平均尺寸的直徑。由於較小尺寸,經由平版印刷製程施加之光110存在顯著更小的散射,並且因此,平版印刷遮罩之圖案化與阻焊劑材料115之對應圖案化之間存在更確切的1:1對應。
光刻製程將阻焊劑材料暴露於光輻射,該光輻射致使材料在暴露於該光輻射中之彼等區中硬化,該光輻射在被稱為圖案化之製程中穿過光刻遮罩。其為阻焊劑材料之此硬化部分,該硬化部分實際上在化學移除阻焊劑材料之非硬化部分的後續操作之後保持於基板上。
以此方式,可能定義阻焊劑材料上之特徵。光刻遮罩判定阻焊劑材料之哪一部分暴露於光輻射及哪一部分不暴露於光輻射。更具體而言,光刻遮罩實際上阻擋光之一部分映照在遮罩上,以防止光到達阻焊劑材料之表面及致使其硬化。不幸的是,一些穿過遮罩之光不簡單地暴露阻焊劑材料之所欲部分,但將另外散射,從而然後由於暴露於藉由散射到達但並非根據光刻遮罩設計之指定暴露區的彼等區中的光輻射,致使阻焊劑材料之非所欲硬化。
理想地,設計至光刻遮罩中之特徵將在暴露及蝕刻之後在1:1基礎上轉化為阻焊劑材料中之確切及精確完全相同的特徵。然而,由於上述光散射,一些特徵最終將大於指定的特徵,且因此未達到自遮罩至阻焊劑材料的精確1:1轉化。在較大特徵尺寸的情況下,相對差異小且因此自所建立遮罩特徵之發散可經由設計調節來調節。然而,隨著特徵的尺寸愈來愈減小,特別下降至亞45奈米範圍中的尺寸,自遮罩設計之相同發散致使相對較大的偏差且因此超過設計公差。另外,在此等小尺度上,在亞45奈米範圍中,由於利用習知材料時散射,不再可能充分開通小通孔,且因此需要諸如UV雷射暴露之替代處理來達到必需設計尺寸。此額外處理不但引入添加的複雜性而且給製作及製造添加顯著成本。
圖1B
描繪根據所描述實施例之透過光刻遮罩120經由平版印刷製程施加至阻焊劑材料115上之光111。
利用平版印刷製程開通通孔之習知技術結合阻焊劑材料之寬陣列操作且由許多不同材料供應者操作。然而,此類習知阻焊劑材料通常利用具有300至400奈米之平均尺寸的填料。
根據如本文中所描述之某些實施例,致使光111之散射以藉由選擇粒子尺寸來減少,該粒子尺寸小於經由平版印刷製程施加之光111的波長。例如,如此處所描繪,光111具有尺寸大於較小尺寸的填料粒子106之波長,該等較小尺寸的填料粒子經描繪成具有30至40奈米平均尺寸直徑之球形形狀。其他實施例可選擇比習知解決方案中所利用的更小尺寸但比圖1B處所描繪的更大尺寸的填料粒子,諸如為球形形狀且具有例如30至60奈米之平均直徑的較小尺寸的填料粒子,且其中透過光刻遮罩120施加至阻焊劑材料之光111的波長的尺寸大於30至60奈米尺寸的填料粒子。換言之,在選擇30至60奈米之平均直徑的填料粒子用於阻焊劑材料之處,透過光刻遮罩映照至阻焊劑材料上以圖案化阻焊劑材料115之光111具有大於60奈米之波長,以便達到光111之充分最小化散射,且因此達到光刻遮罩120之圖案與圖案化阻焊劑材料之間的確切匹配。
根據特定實施例,為球形形狀且具有30至60奈米之平均直徑的填料粒子與具有大於60奈米之波長的光111結合使用,以便在阻焊劑材料115中平版印刷地開通通孔,該等通孔的尺寸比填料粒子之平均尺寸更小。例如,根據特定實施例,存在經由平版印刷製程在阻焊劑材料115中開通之大及小通孔,其中所開通的較大通孔具有大於30至60奈米平均尺寸的填料粒子之尺寸,且其中所開通的小通孔具有小於30至60奈米平均尺寸的填料粒子之尺寸。
根據此類實施例,較大及較小尺寸的通孔兩者經由單個平版印刷製程而不使用UV雷射,同時在同一塊阻焊劑材料115中開通。因此,實行此類實施例消除昂貴的處理步驟且消除將UV雷射應用於阻焊劑材料之昂貴應用。
填料粒子之尺寸的減小引起散射光量的減小,且因此在阻焊劑材料之未暴露區域中存在顯著較小程度的非所要聚合物交聯。散射的減少提供圖案化的顯著較高準確度,且因此可能在阻焊劑材料中平版印刷地開通通孔,該等通孔小於經由平版印刷製程習知地開通之較大通孔的直徑尺寸的一半,意味可使用平版印刷術而非必須導致UV雷射製程來得到大及小通孔。
圖2
描繪根據所描述實施例之透過上文光刻遮罩220經由平版印刷製程施加至下面具有銅表面225之阻焊劑材料215上之光。
由於散射光輻射暴露或硬化阻焊劑材料之非預期部分,光反射離開銅表面會引起問題。使阻焊劑材料在顏色上更暗減小穿過材料之光量,且因此減小反射或由銅表面散射掉之光量。根據特定實施例,阻焊劑材料之顏色經設計成充分暗,以使得沒有光輻射散射離開銅表面。
如上所述,光210之散射經由使用較小填料粒子來減少,特別是在填料粒子具有比透過光刻遮罩220平版印刷地施加之光210的波長更小的平均尺寸直徑之處。
如由左邊的影像描繪,光210透過光刻遮罩220平版印刷地施加至下面的阻焊劑材料上,以便根據遮罩之圖案來圖案化阻焊劑材料。如進一步描繪,遮罩具有底部銅表面225,且自上面施加之光210的一部分完全穿透阻焊劑材料,並且然後散射、反彈、折射或反射離開阻焊劑材料215下面的銅表面225之頂部,從而由於阻焊劑材料215之未暴露區域中之聚合物交聯引起非所要的暴露。
如由右邊的影像描繪,光210透過光刻遮罩220再次平版印刷地施加至下面的阻焊劑材料上,以便根據遮罩之圖案來圖案化阻焊劑材料,然而,如經由右邊的影像描繪,利用變暗的阻焊劑材料216,該變暗的阻焊劑材料更進一步減少光之散射,且因此藉由致使光穿過材料且然後散射離開下面的銅表面之能力的減小來改良變暗的阻焊劑材料216之圖案化的準確度。
根據此類實施例,填料材料經選擇以使得變暗的阻焊劑材料抵消底部銅表面之光散射之效果,如較淺著色的阻焊劑材料215將更大程度地發生,諸如左邊影像處所描繪者。
變暗的阻焊劑材料216准許光210更少地透射到底部銅表面225且因此發生更少的散射。
根據一個實施例,因此消除用於在單個矽裝置上開通兩個尺寸尺寸的通孔中之較小者的UV雷射操作,且經由應用平版印刷製程而不使用UV雷射來在相同矽裝置內開通較大及較小通孔兩者。
圖3
描繪根據所描述實施例之透過上文光刻遮罩320經由平版印刷製程施加至下面具有銅表面325之變暗的阻焊劑材料316上之光310。如此處所描繪,存在根據所描述實施例使用的較小尺寸的填料粒子306。例如,較小尺寸的填料粒子306可構成具有30至40奈米之平均尺寸,或替代地30至60奈米之平均尺寸,或替代地40至60奈米之平均尺寸,或替代地不同平均粒子尺寸的球形粒子,該不同平均粒子尺寸介於開向阻焊劑材料中之較大及較小通孔的尺寸之間,且此外,其中粒子之平均尺寸小於透過光刻遮罩320經由平版印刷製程施加之光310的波長。
以此方式,將減少光之散射的較小粒子尺寸之益處與減少光之散射的變暗的填料材料316之益處組合來極大地增強光刻製程之準確度,以使得亞45奈米尺寸的通孔可開向變暗的阻焊劑材料316中。
圖4A
例示諸如矽橋或具有在其中開通的通孔之內插器的半導體裝置400,且該半導體裝置包括所描述實施例中之一或多者。半導體裝置400可操作為能夠提供第一基板402至第二基板404之間的互連性之矽橋。第一基板402可為例如積體電路晶粒。第二基板404可為例如記憶體模組、電腦母板或另一積體電路晶粒。一般而言,此類半導體裝置400之目的是將連接擴散至較寬間距或將連接再路由至不同連接。例如,半導體裝置400可將積體電路晶粒耦接至球柵陣列(BGA) 406,該球柵陣列隨後可耦接至第二基板404。在一些實施例中,第一基板402及第二基板404附接至半導體裝置400之相對兩側。在其他實施例中,第一基板402及第二基板404附接至半導體裝置400之同一側。並且在進一步實施例中,當半導體裝置400經組配成中間內插器時,三個或更多基板經由半導體裝置400互連。
半導體裝置400可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料或諸如聚醯亞胺之聚合物材料形成。在進一步實行方案中,內插器可由替代剛性或可撓材料形成,該等材料可包括用於在半導體基板中使用之上述相同材料,諸如矽、鍺及其他第III-V族及第IV族材料。
內插器可包括金屬互連件408及通孔410,包括但不限於直通矽穿孔(TSV) 412。半導體裝置400可進一步包括嵌入式裝置414,包括無源裝置及有源裝置兩者。此類裝置包括,但不限於,電容器、去耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。亦可在半導體裝置400上形成更複雜的裝置,諸如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及MEMS裝置。根據所描述實施例,本文中所揭示之設備或製程可用於製作半導體裝置400。
圖4B
例示諸如矽橋或具有在其中開通的通孔之內插器的半導體裝置401,且該半導體裝置包括所描述實施例中之一或多者。如前所述,半導體裝置401可操作為根據所描述實施例之矽橋。此處,描繪至少兩個不同尺寸尺寸之通孔。特定地,在左邊存在經由光刻製程開通之較小通孔421,其中較小通孔具有亞45奈米範圍中之尺寸尺寸。右邊描繪的是經由光刻製程開通之多個較大通孔422,其中較大通孔具有大於45奈米的尺寸尺寸。根據所描繪實施例,較小通孔421小於較大通孔422之直徑尺寸的一半。此外,根據所描述實施例,較大通孔422及較小通孔421兩者經由平版印刷製程而非將UV雷射施加至其內開通有通孔之阻焊劑材料來在相同半導體裝置401內開通。
圖5
為例示用於實行根據所描述實施例之用於矽橋應用之高解析阻焊劑材料的方法500之流程圖。根據某些實施例,下面所列之方塊及/或操作中之一些係任擇的。所呈現之方塊的編號係為了清晰起見,而非意欲規定各方塊必須依該操作次序發生。另外,來自流程500之操作可按各種組合加以使用。
方法500開始於用於由高解析阻焊劑材料製作矽橋之方塊505。
在方塊510處,該方法包括製作由高解析阻焊劑材料形成之阻焊劑層。
在方塊515處,該方法包括製作阻焊劑層以包括在暴露於光輻射時硬化之聚合物材料。
在方塊520處,該方法包括製作阻焊劑層以進一步包括球形填料粒子。
在方塊525處,該方法包括藉由光刻製程透過光刻遮罩將光輻射施加至阻焊劑層上,以將多個通孔圖案化至阻焊劑層中,該等多個通孔形成一組較大通孔及一組較小通孔,該組較大通孔及該組較小通孔藉由光刻製程經圖案化至阻焊劑層中,該等較大通孔中之每一者的尺寸大於該等較小通孔中之每一者,並且此外,其中該等較小通孔中之每一者小於該等較大通孔中之任一者的尺寸的一半。
圖6
為根據所描述實施例之電腦系統600的示意圖。根據本揭示內容中所闡述之若干揭示實施例及其等效物中任一者,如所描繪之電腦系統600(亦被稱為電子系統600)可體現用於矽橋應用之高解析阻焊劑材料。電腦系統600可為諸如隨身型易網機電腦之行動裝置。電腦系統600可為諸如無線智慧型手機或平板電腦之行動裝置。電腦系統600可為桌上型電腦。電腦系統600可為手持式閱讀機。電腦系統600可為伺服器系統。電腦系統600可為超級電腦或高效能計算系統。
根據一個實施例,電子系統600為包括系統匯流排620以便電氣耦接電子系統600之各組件的電腦系統。根據各實施例,系統匯流排620為單個匯流排或匯流排之任何組合。電子系統600包括向積體電路610提供電力之電壓源630。在一些實施例中,電壓源630經由系統匯流排620將電流供應至積體電路610。
根據實施例,此類積體電路610電氣耦接至系統匯流排620且包括任何電路或電路之組合。在實施例中,積體電路610包括可為任何類型之處理器612。如本文中所使用,處理器612可意味任何類型之電路,諸如,但不限於,微處理器、微控制器、圖形處理器、數位信號處理器或另一處理器。在實施例中,處理器612包括具有如本文中所揭示之用於矽橋應用之高解析阻焊劑材料的電氣裝置或與之耦接。
根據一個實施例,在處理器之高速緩衝記憶體中發現SRAM實施例。可包括於積體電路610中之其他類型的電路為定製電路或特定應用積體電路(ASIC),諸如用於在諸如蜂巢式電話、智慧型手機、呼叫器、可攜式電腦、雙向無線電設備及類似電子系統之無線裝置中使用的通訊電路614或用於伺服器之通訊電路。在實施例中,積體電路610包括諸如靜態隨機存取記憶體(SRAM)之晶粒上記憶體616。在實施例中,積體電路610包括諸如嵌入式動態隨機存取記憶體(eDRAM)之晶粒上記憶體616。
根據一個實施例,積體電路610與後續積體電路611互補。有用的實施例包括雙處理器613及雙通訊電路615,以及諸如SRAM之雙晶粒上記憶體617。根據一個實施例,雙積體電路610包括諸如eDRAM之嵌入式晶粒上記憶體617。
在一個實施例中,電子系統600亦包括外部記憶體640,該外部記憶體可依次包括適合於特定應用之一或多個記憶體元件(諸如呈RAM形式之主記憶體642、一或多個硬驅動機644),及/或操縱可移除媒體646(諸如磁片、光碟(CD)、數位可變磁碟(DVD)、快閃記憶體驅動機、及本領域中已知的其他可移除媒體)之一或多個驅動機。根據實施例,外部記憶體640亦可為諸如晶粒堆疊中之第一晶粒的嵌入式記憶體648。
根據一個實施例,電子系統600亦包括顯示裝置650及音訊輸出660。在一個實施例中,電子系統600包括輸入裝置670,諸如可為鍵盤、滑鼠、軌跡球、遊戲控制器、麥克風、語音識別裝置、或將資訊輸入至電子系統600中之任何其他輸入裝置的控制器。在實施例中,輸入裝置670為攝影機。在實施例中,輸入裝置670為數位錄音機。在實施例中,輸入裝置670為攝影機及數位錄音機。
如本文中所示,積體電路610可在大量不同實施例中實行,包括根據若干所揭示實施例及其等效物中任一者的具有用於矽橋應用之高解析阻焊劑材料的封裝基板、電子系統、電腦系統、製作積體電路之一或多種方法、 以及製作電子總成之一或多種方法,該電子總成包括根據如本文中在各實施例中所闡述之若干所揭示實施例及其本領域認知的等效物中任一者的具有用於矽橋應用之高解析阻焊劑材料的封裝基板。根據具有用於矽橋應用之高解析阻焊劑材料的若干所揭示封裝基板實施例及其等效物中任一者,可改變元件、材料、幾何形狀、尺寸及操作順序以適合特定I/O耦接需求,該等需求包括處理器安裝基板中所嵌入之微電子晶粒的陣列接觸數、陣列接觸組態。可包括基礎基板698,如由圖 6
之虛線所表示。亦可包括無源裝置699,如圖 6
中亦描繪。
雖然已藉由實例且根據特定實施例來描述本文中所揭示之主題,但應理解,所主張實施例不限於所揭示之明確列舉的實施例。相反,本揭示內容意欲涵蓋如熟習此項技術者將瞭解的各種修改及類似佈置。因此,隨附申請專利範圍之範疇應符合最廣泛解釋,以便涵蓋所有此類修改及類似佈置。應理解,以上描述意欲為說明性的,而非限制性的。熟習此項技術者在閱讀並理解以上描述之後將瞭解許多其他實施例。因此應參照隨附申請專利範圍以及此等申請專利範圍有權要求之等效物的完整範疇來判定所揭示主題之範疇。
因此根據所描述實施例: 根據一個實施例,存在用以實行用於矽橋應用之高解析阻焊劑材料的設備,該設備包含:基板封裝,其包括:阻焊劑層;其中該阻焊劑層包括聚合物材料,該聚合物材料在暴露於光輻射時硬化;其中該阻焊劑層進一步包括球形粒子;多個通孔,其藉由光刻製程經圖案化至該阻焊劑層中,該等多個通孔形成一組較大通孔及一組較小通孔,該組較大通孔及該組較小通孔藉由光刻製程經圖案化至該阻焊劑層中,該等較大通孔中之每一者的尺寸大於該等較小通孔中之每一者,並且此外,其中該等較小通孔中之每一者小於該等較大通孔中之任一者的尺寸的一半;以及顏料,其經添加至阻焊劑層以使該阻焊劑層自其原始顏色變暗。
根據另一實施例,較大通孔中之每一者的直徑大於45奈米;並且其中較小通孔中之每一者的直徑小於45奈米。
根據另一實施例,直徑小於45奈米之較小通孔及直徑大於45奈米之較大通孔兩者利用光刻製程而不使阻焊劑層經受UV雷射製程之應用來在阻焊劑層中開通。
根據另一實施例,較大通孔的尺寸大於阻焊劑層之球形粒子的平均直徑;並且其中較小通孔的尺寸小於阻焊劑層之球形粒子的平均直徑。
根據另一實施例,光刻製程包括透過阻焊劑層上方之光刻遮罩將光輻射施加至阻焊劑層上;並且其中阻焊劑層之球形粒子具有小於經由光刻製程施加之光輻射的波長之平均直徑。
根據另一實施例,阻焊劑層之球形粒子包括矽石(SiO2),該矽石減小所形成基板封裝之熱膨脹係數(CTE)。
根據另一實施例,阻焊劑層進一步包括第二類型之填料粒子,該第二填料粒子包括硫酸鋇(BaSO4
),該硫酸鋇結合阻焊劑層之矽石(SiO2
)球形粒子減小所形成基板封裝之熱膨脹係數(CTE)。
根據另一實施例,顏料的顏色為綠色。
根據另一實施例,該設備進一步包括銅層;其中該銅層位於阻焊劑層下面。
根據另一實施例,光刻製程包括透過阻焊劑層上方之光刻遮罩將光輻射施加至阻焊劑層上;並且其中經添加至阻焊劑層之顏料防止經由光刻製程施加之一些或所有光輻射到達阻焊劑層之底部表面處的銅層。
根據另一實施例,光刻製程包括透過阻焊劑層上方之光刻遮罩將光輻射施加至阻焊劑層上;並且其中經添加至阻焊劑層之顏料減少或消除光輻射由阻焊劑層之底部表面處的銅層散射掉,且減少或消除不對應於光刻遮罩之圖案化的區中之阻焊劑材料中的聚合物之交聯。
根據另一實施例,該設備進一步包括功能性半導體裝置,該功能性半導體裝置位於阻焊劑層之頂部表面上。
根據另一實施例,基板封裝體現於三維(3D)積體電路封裝內;並且其中該等較大通孔及該等較小通孔穿過阻焊劑層提供直通矽穿孔(TSV)互連,該阻焊劑層電氣介接兩個或更多功能性半導體裝置。
根據另一實施例,基板封裝體現於系統單晶片(SoC)半導體裝置內;並且其中該等較大通孔及該等較小通孔提供完全穿過阻焊劑層之垂直互連,其中該等垂直互連電氣介接兩個或更多功能性半導體裝置以形成SoC半導體裝置之次組件。
根據另一實施例,存在矽橋。
因此根據所描述實施例中之一者,此類矽橋包括:阻焊劑層,其由高解析阻焊劑材料形成;其中該阻焊劑層包括聚合物材料,該聚合物材料在暴露於光輻射時硬化;其中該阻焊劑層進一步包括球形粒子;多個通孔,其藉由光刻製程經圖案化至該阻焊劑層中,該等多個通孔形成一組較大通孔及一組較小通孔,該組較大通孔及該組較小通孔藉由該光刻製程經圖案化至該阻焊劑層中,該等較大通孔中之每一者的尺寸大於該等較小通孔中之每一者,並且此外,其中該等較小通孔中之每一者小於該等較大通孔中之任一者的尺寸的一半;其中該等較大通孔及該等較小通孔穿過阻焊劑層提供直通矽穿孔(TSV)互連,該阻焊劑層電氣介接附加至矽橋之兩個或更多功能性半導體裝置;以及銅層,其位於該阻焊劑層下面。
根據另一實施例,此類矽橋包括顏料,該顏料經添加至阻焊劑層以使該阻焊劑層自其原始顏色變暗。
根據另一實施例,較大通孔中之每一者的直徑大於45奈米;並且其中較小通孔中之每一者的直徑小於45奈米。
根據另一實施例,直徑小於45奈米之較小通孔及直徑大於45奈米之較大通孔兩者利用光刻製程而不使阻焊劑層經受UV雷射製程之應用來在阻焊劑層中開通。
根據另一實施例,較大通孔的尺寸大於阻焊劑層之球形粒子的平均直徑;並且其中較小通孔的尺寸小於阻焊劑層之球形粒子的平均直徑。
根據另一實施例,光刻製程包括透過阻焊劑層上方之光刻遮罩將光輻射施加至阻焊劑層上;並且其中阻焊劑層之球形粒子具有小於經由光刻製程施加之光輻射的波長之平均直徑。
根據一個所描述實施例,揭示用於由高解析阻焊劑材料製作矽橋之方法。
此類方法因此包括:製作由高解析阻焊劑材料形成之阻焊劑層;其中該阻焊劑層包括在暴露於光輻射時硬化之聚合物材料;其中該阻焊劑層進一步包括球形粒子;藉由光刻製程透過光刻遮罩將光輻射施加至阻焊劑層上,以將多個通孔圖案化至阻焊劑層中,該等多個通孔形成一組較大通孔及一組較小通孔,該組較大通孔及該組較小通孔藉由該光刻製程經圖案化至該阻焊劑層中,該等較大通孔中之每一者的尺寸大於該等較小通孔中之每一者,並且此外,其中該等較小通孔中之每一者小於該等較大通孔中之任一者的尺寸的一半;其中該等較大通孔及該等較小通孔穿過阻焊劑層提供直通矽穿孔(TSV)互連,該阻焊劑層電氣介接附加至矽橋之兩個或更多功能性半導體裝置。
根據另一實施例,該方法進一步包括用顏料將高解析阻焊劑材料染色,以使該高解析阻焊劑材料自其原始顏色變暗。
根據另一實施例,製作阻焊劑層包括:在銅層頂上製作阻焊劑層,該銅層在製作該阻焊劑層之後位於該阻焊劑層下面。
根據另一實施例,該方法進一步包括:連接附加至矽橋之兩個或更多功能性半導體裝置,其中該等兩個或更多功能性半導體裝置經由穿過該等較大通孔及該等較小通孔之電氣介面連接,該等較大通孔及該等較小通孔穿過該阻焊劑層提供直通矽穿孔(TSV)互連。
根據另一實施例,藉由光刻製程透過光刻遮罩將光輻射施加至阻焊劑層上以便將多個通孔圖案化至該阻焊劑層中包括:施加具有小於該等較大通孔且大於該等較小通孔之波長的光輻射。
本文中亦描述的是由高解析阻焊劑材料實行矽橋之系統。
因此根據一個所描述實施例,此類系統包括:用以執行指令之處理器及記憶體;印刷電路板(PCB)母板,其具有安裝於其上之處理器及記憶體;安裝至PCB母板之矽橋,該矽橋包括:(i)阻焊劑層,其由高解析阻焊劑材料形成,其中該阻焊劑層包括在暴露於光輻射時硬化之聚合物材料,並且其中該阻焊劑層進一步包括球形粒子;(ii)多個通孔,其藉由光刻製程經圖案化至該阻焊劑層中,該等多個通孔形成一組較大通孔及一組較小通孔,該組較大通孔及該組較小通孔藉由該光刻製程經圖案化至該阻焊劑層中,該等較大通孔中之每一者的尺寸大於該等較小通孔中之每一者,並且此外,其中該等較小通孔中之每一者小於該等較大通孔中之任一者的尺寸的一半,其中該等較大通孔及該等較小通孔提供穿過阻焊劑層之直通矽穿孔(TSV)互連電氣介接附加至矽橋之兩個或更多功能性半導體裝置;以及(ii)銅層,其位於該阻焊劑層下面。
根據另一實施例該系統體現於以下各項中之一者內:智慧型手機;平板電腦;手持式計算裝置;個人電腦;或用以作為服裝項目或配件穿戴之可穿戴技術。
根據另一實施例,功能性半導體晶粒附加至矽橋之頂部表面;並且其中該功能性半導體晶粒包括中央處理單元(CPU)。
100‧‧‧光散射105‧‧‧較大尺寸的填料粒子106、306‧‧‧較小尺寸的填料粒子110、111、210、310‧‧‧光115、215‧‧‧阻焊劑材料120、220、320‧‧‧光刻遮罩216、316‧‧‧變暗的阻焊劑材料225‧‧‧銅表面/底部銅表面325‧‧‧銅表面400、401‧‧‧半導體裝置402‧‧‧第一基板404‧‧‧第二基板406‧‧‧球柵陣列408‧‧‧金屬互連件410‧‧‧通孔412‧‧‧直通矽穿孔414‧‧‧嵌入式裝置421‧‧‧較小通孔422‧‧‧較大通孔500‧‧‧方法/流程505-525‧‧‧方塊600‧‧‧電腦系統/電子系統610‧‧‧積體電路/雙積體電路611‧‧‧積體電路612‧‧‧處理器613‧‧‧雙處理器614‧‧‧通訊電路615‧‧‧雙通訊電路616‧‧‧晶粒上記憶體617‧‧‧雙晶粒上記憶體/嵌入式晶粒上記憶體620‧‧‧系統匯流排630‧‧‧電壓源640‧‧‧外部記憶體642‧‧‧主記憶體644‧‧‧硬驅動機646‧‧‧可移除媒體648‧‧‧嵌入式記憶體650‧‧‧顯示裝置660‧‧‧音訊輸出670‧‧‧輸入裝置698‧‧‧基礎基板699‧‧‧無源裝置
藉由實例而非限制來說明實施例,且在結合圖式來考慮時,參閱以下詳細描述,將更全面地理解實施例,其中:圖1A
描繪根據所描述實施例之透過光刻遮罩經由平版印刷製程施加至阻焊劑材料上之光;圖1B
描繪根據所描述實施例之透過光刻遮罩經由平版印刷製程施加至阻焊劑材料115上之光;圖2
描繪根據所描述實施例之透過上文光刻遮罩經由平版印刷製程施加至下面具有銅表面之阻焊劑材料上之光;圖3
描繪根據所描述實施例之透過上文光刻遮罩經由平版印刷製程施加至下面具有銅表面之變暗的阻焊劑材料上之光;圖4A
例示諸如矽橋或具有在其中開通的通孔之內插器的半導體裝置,且該半導體裝置包括所描述實施例中之一或多者;圖4B
例示諸如矽橋或具有在其中開通的通孔之內插器的半導體裝置,及包括所描述實施例中之一或多者的半導體裝置;圖5
為例示用於實行根據所描述實施例之用於矽橋應用之高解析阻焊劑材料的方法之流程圖;並且圖6
為根據所描述實施例之電腦系統的示意圖。
100‧‧‧光散射
105‧‧‧較大尺寸的填料粒子
106‧‧‧較小尺寸的填料粒子
110‧‧‧光
115‧‧‧阻焊劑材料
120‧‧‧光刻遮罩
Claims (24)
- 一種基板封裝,其包含:一阻焊劑層;其中該阻焊劑層包含一聚合物材料,該聚合物材料在暴露於光輻射時硬化;其中該阻焊劑層進一步包含球形粒子;藉由一光刻製程所圖案化至該阻焊劑層中之多個通孔,該等多個通孔藉由該光刻製程形成經圖案化至該阻焊劑層中之一組較大通孔及一組較小通孔,每一該等較大通孔在尺寸上大於每一該等較小通孔,且進一步其中每一該等較小通孔小於任一該等較大通孔的尺寸的一半,其中該等較大通孔的尺寸大於該阻焊劑層之該等球形粒子的一平均直徑;並且其中該等較小通孔的尺寸小於該阻焊劑層之該等球形粒子的該平均直徑;以及一顏料,其經添加至該阻焊劑層以使該阻焊劑層由其原始顏色變暗。
- 如請求項1之基板封裝:其中每一該等較大通孔的直徑大於45奈米;並且其中每一該等較小通孔的直徑小於45奈米。
- 如請求項2之基板封裝:其中直徑小於45奈米之該等較小通孔及直徑大於45奈米之該等較大通孔利用該光刻製程在該阻焊劑層中開通而不對該阻焊劑層應用一UV雷射製程。
- 如請求項1之基板封裝: 其中該光刻製程包括透過該阻焊劑層上方之一光刻遮罩將該光輻射施加至該阻焊劑層上;並且其中該阻焊劑層之該等球形粒子具有之一平均直徑小於經由該光刻製程施加之該光輻射的一波長。
- 如請求項1之基板封裝,其中該阻焊劑層之該等球形粒子包含矽石(SiO2),該矽石減小所形成基板封裝之一熱膨脹係數(CTE)。
- 如請求項5之基板封裝,其中該阻焊劑層進一步包含一第二類型之填料粒子,該等第二類型填料粒子包含硫酸鋇(BaSO4),該硫酸鋇結合該阻焊劑層之該矽石(SiO2)球形粒子減小該所形成基板封裝之該熱膨脹係數(CTE)。
- 如請求項1之基板封裝:其中該顏料的顏色為綠色。
- 如請求項1之基板封裝:其中該光刻製程包括透過該阻焊劑層上方之一光刻遮罩將該光輻射施加至該阻焊劑層上;並且其中經添加至該阻焊劑層之該顏料防止經由該光刻製程施加之一些或所有該光輻射到達該阻焊劑層之一底部表面處的一銅層。
- 如請求項1之基板封裝:其中該光刻製程包括透過該阻焊劑層上方之一光刻遮罩將該光輻射施加至該阻焊劑層上;並且其中經添加至該阻焊劑層之該顏料減少或消除該阻 焊劑層之一底部表面處的一銅層散射掉的光輻射,且減少或消除在非對應於該光刻遮罩之一圖案化的區域中之該阻焊劑材料中的聚合物之交聯。
- 如請求項1之基板封裝,進一步包含:一功能性半導體裝置,其位於該阻焊劑層之一頂部表面上。
- 如請求項1之基板封裝:其中該基板封裝體現於一三維(3D)積體電路封裝內;並且其中該等較大通孔及該等較小通孔提供穿過該阻焊劑層電氣介接兩個或更多個功能性半導體裝置之直通矽穿孔(TSV)互連。
- 如請求項1之基板封裝:其中該基板封裝體現於一系統單晶片(SoC)半導體裝置內;並且其中該等較大通孔及該等較小通孔提供完全穿過該阻焊劑層之垂直互連,其中該等垂直互連電氣介接形成該SoC半導體裝置之次組件的兩個或更多個功能性半導體裝置。
- 一種矽橋,包含:一阻焊劑層,其由一高解析阻焊劑材料形成;其中該阻焊劑層包含一聚合物材料,該聚合物材料在暴露於光輻射時硬化;其中該阻焊劑層進一步包含球形粒子; 藉由一光刻製程而圖案化至該阻焊劑層中之多個通孔,該等多個通孔藉由該光刻製程形成經圖案化至該阻焊劑層中之一組較大通孔及一組較小通孔,每一該等較大通孔在尺寸上大於每一該等較小通孔,且進一步其中每一該等較小通孔小於任一該等較大通孔的尺寸的一半;其中該等較大通孔及該等較小通孔提供穿過該阻焊劑層電氣介接兩個或更多個附加至該矽橋之功能性半導體裝置之直通矽穿孔(TSV)互連,其中該等較大通孔的尺寸大於該阻焊劑層之該等球形粒子的一平均直徑;並且其中該等較小通孔的尺寸小於該阻焊劑層之該等球形粒子的該平均直徑;一銅層,其位於該阻焊劑層下面;以及一顏料,其經添加至該阻焊劑層以使該阻焊劑層由其原始顏色變暗。
- 如請求項13之矽橋:其中每一該等較大通孔的直徑大於45奈米;並且其中每一該等較小通孔的直徑小於45奈米。
- 如請求項14之矽橋:其中直徑小於45奈米之該等較小通孔及直徑大於45奈米之該等較大通孔利用該光刻製程在該阻焊劑層中開通而不對該阻焊劑層應用一UV雷射製程。
- 如請求項13之矽橋:其中該光刻製程包括透過該阻焊劑層上方之一光刻遮罩將該光輻射施加至該阻焊劑層上;並且 其中該阻焊劑層之該等球形粒子具有小於經由該光刻製程施加之該光輻射的一波長之一平均直徑。
- 一種用於由一高解析阻焊劑材料製作一矽橋的方法,該方法包含:製作由該高解析阻焊劑材料形成之一阻焊劑層;其中該阻焊劑層包含一聚合物材料,該聚合物材料在暴露於光輻射時硬化;其中該阻焊劑層進一步包含球形粒子;藉由一光刻製程透過一光刻遮罩將光輻射施加至該阻焊劑層上,以將多個通孔圖案化至該阻焊劑層中,該等多個通孔藉由該光刻製程形成圖案化至該阻焊劑層中之一組較大通孔及一組較小通孔,每一該等較大通孔在尺寸上大於每一該等較小通孔,且進一步其中每一該等較小通孔小於任一該等較大通孔的尺寸的一半;其中該等較大通孔及該等較小通孔提供穿過該阻焊劑層電氣介接附加至該矽橋之兩個或更多個功能性半導體裝置之直通矽穿孔(TSV)互連。
- 如請求項17之方法,進一步包含:用一顏料將該高解析阻焊劑材料染色,以使該高解析阻焊劑材料由其原始顏色變暗。
- 如請求項17之方法,其中製作阻焊劑層包含:在一銅層頂上製作該阻焊劑層,該銅層在製作該阻焊劑層之後位於該阻焊劑層下面。
- 如請求項17之方法,進一步包含 連接兩個或更多個附加至該矽橋之功能性半導體裝置,其中該等兩個或更多個功能性半導體裝置經由穿過該等較大通孔及該等較小通孔之電氣介面連接,該等較大通孔及該等較小通孔提供穿過該阻焊劑層之直通矽穿孔(TSV)互連。
- 如請求項17之方法,其中藉由一光刻製程透過一光刻遮罩將光輻射施加至該阻焊劑層上以將多個通孔圖案化至該阻焊劑層中包含:施加具有小於該等較大通孔且大於該等較小通孔之一波長的該光輻射。
- 一種用以由一高解析阻焊劑材料實現一矽橋之系統,該系統包含:用以執行指令之一處理器及一記憶體;一印刷電路板(PCB)母板,其具有安裝於其上之該處理器及該記憶體;以及安裝至該PCB母板之一矽橋,該矽橋包含:(i)一阻焊劑層,其由一高解析阻焊劑材料形成,其中該阻焊劑層包含在暴露於光輻射時硬化之一聚合物材料,並且其中該阻焊劑層進一步包含球形粒子;(ii)多個通孔,其藉由一光刻製程而圖案化至該阻焊劑層中,該等多個通孔藉由該光刻製程形成經圖案化至該阻焊劑層中之一組較大通孔及一組較小通孔,每一該等較大通孔在尺寸上大於每一該等較小通孔,且進一步其中每一該等較小通孔小於任一該等較大通孔的尺寸的一半,其中該等較大通孔及該等較小通孔提供穿過該阻焊劑層電氣 介接兩個或更多個附加至該矽橋之功能性半導體裝置之直通矽穿孔(TSV)互連,其中該等較大通孔的尺寸大於該阻焊劑層之該等球形粒子的一平均直徑;並且其中該等較小通孔的尺寸小於該阻焊劑層之該等球形粒子的該平均直徑;以及(ii)一銅層,其位於該阻焊劑層下面。
- 如請求項22之系統,其中該系統體現於以下之一者內:一智慧型手機;一平板電腦;一手持式計算裝置;一個人電腦;或作為服裝項目或配件穿戴之可穿戴技術。
- 如請求項22之系統:其中一功能性半導體晶粒附加至該矽橋之一頂部表面;並且其中該功能性半導體晶粒包含一中央處理單元(CPU)。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/199,219 US10020262B2 (en) | 2016-06-30 | 2016-06-30 | High resolution solder resist material for silicon bridge application |
US15/199,219 | 2016-06-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201810568A TW201810568A (zh) | 2018-03-16 |
TWI731970B true TWI731970B (zh) | 2021-07-01 |
Family
ID=60786911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106115945A TWI731970B (zh) | 2016-06-30 | 2017-05-15 | 用於矽橋應用之高解析阻焊劑材料 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10020262B2 (zh) |
TW (1) | TWI731970B (zh) |
WO (1) | WO2018004822A1 (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US11430740B2 (en) * | 2017-03-29 | 2022-08-30 | Intel Corporation | Microelectronic device with embedded die substrate on interposer |
US10761423B2 (en) | 2017-08-30 | 2020-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chemical composition for tri-layer removal |
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2016
- 2016-06-30 US US15/199,219 patent/US10020262B2/en active Active
-
2017
- 2017-05-03 WO PCT/US2017/030888 patent/WO2018004822A1/en active Application Filing
- 2017-05-15 TW TW106115945A patent/TWI731970B/zh active
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Publication number | Publication date |
---|---|
WO2018004822A1 (en) | 2018-01-04 |
TW201810568A (zh) | 2018-03-16 |
US20180005946A1 (en) | 2018-01-04 |
US10020262B2 (en) | 2018-07-10 |
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