TWI724339B - 內建電子零件之構造體 - Google Patents
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Abstract
於內建電子零件之構造體中,設置於第1主面之第1電極端子包含區域內端子,區域內端子與重複配線之重複部於電子零件之形成區域內電連接。藉此,實現內建電子零件之構造體之安裝面積之縮小。區域內端子可經由第1通孔導體、重複配線及第2通孔導體與設置於第2主面之第2電極端子電連接。區域內端子在不追加設置導致厚度增加之再配線層的情況下連接於第1絕緣層上之配線(重複配線),從而抑制了厚度增加,實現內建電子零件之構造體之小型化。
Description
本發明係關於一種內建電子零件之構造體。
先前以來,作為內建電子零件之內建電子零件之構造體之一,已知有於構造體之兩面設置有電極端子之內建電子零件之基板。例如,於專利文獻1中,揭示有如下內建電子零件之基板,其具備形成於一主面上並應與外部基板等連接之複數個第1電極端子、及形成於另一主面上並應與搭載於該主面之電子零件(例如半導體晶片)連接之複數個第2電極端子,且第1電極端子與第2電極端子經由電子零件或不經由電子零件而連接。
先前技術文獻
專利文獻
專利文獻1:日本專利特開2013-42164號公報
[發明所欲解決之問題]
發明者等人對內建電子零件之構造體之小型化反覆地進行研究,獲得以下見解:藉由在與電子零件之形成區域對應之主面區域配置未連接於該電子零件之電極之第1電極端子,可縮小內建電子零件之構造體之安裝面積。但是,若設置用以使設置在對應於電子零件之形成區域之主面區域的第1電極端子不連接於電子零件之電極的再配線用絕緣層(再配線層),則內建電子零件之構造體變厚,從而阻礙內建電子零件之構造體之小型化。
本發明之目的在於提供一種能夠實現小型化之內建電子零件之構造體。
[解決問題之技術手段]
本發明之一形態之內建電子零件之構造體係具有第1主面及與第1主面為相反側之第2主面之內建電子零件之構造體,且具備:第1絕緣層,其構成第1主面;配線,其積層於第1絕緣層;連接部,其與配線形成於同一層內;電子零件,其搭載於連接部,且具有位於積層方向上之連接部側並與連接部電連接之第1電極層;第2絕緣層,其將電子零件及形成於第1絕緣層上之配線一體地覆蓋;複數個第1電極端子,其等設置於第1主面;及複數個第1通孔導體,其等於積層方向上延伸而貫通第1絕緣層,且將配線及連接部與第1電極端子電連接;複數個第1電極端子包含自積層方向觀察時位於電子零件之形成區域內之區域內端子,配線具有重複部,該重複部自上述積層方向觀察時延伸至電子零件之形成區域內並於形成區域內終止,且於電子零件之形成區域內藉由第1通孔導體與區域內端子電連接。
於該內建電子零件之構造體中,設置於第1主面之第1電極端子包含自積層方向觀察時位於電子零件之形成區域內之區域內端子。區域內端子與在第1絕緣層上延伸至電子零件之形成區域內之配線之重複部於該形成區域內電連接。於上述內建電子零件之構造體中,不設置再配線層而於第1絕緣層上形成配線,故而不增加厚度便可謀求安裝區域之縮小。
於一形態中,電子零件進而具有位於第1電極層之相反側之第2電極層,且該內建電子零件之構造體進而具備:複數個第2電極端子,其等設置於第2主面並露出;及複數個第2通孔導體,其等於積層方向上延伸而貫通第2絕緣層,且將電子零件之第2電極層與上述第2電極端子電連接。於此情形時,與配線之重複部電連接之區域內端子可經由配線及第2通孔導體與設置於第2主面之第2電極端子電連接。於上述內建電子零件之構造體中,區域內端子無須設置再配線層而與第1絕緣層上之配線連接,故而不增加厚度便可謀求安裝區域之縮小。
於一形態中,第2絕緣層由自第1絕緣層側依序積層之第1層及第2層構成,第1層具有以供第1絕緣層上之連接部露出之方式開口之腔部,且於該腔部內配置有上述電子零件。藉由將電子零件配置於第2絕緣層之腔部內,而謀求內建電子零件之構造體之低高度化。
於一形態中,具備介置於電子零件與第1絕緣層之間之絕緣體,且配線之重複部被絕緣體覆蓋。藉由利用絕緣體覆蓋配線之重複部,可減輕外力對配線之重複部之影響,故而能夠使配線之重複部變得更細。藉此,配線之設計自由度得以提昇。
於一形態中,具備複數條配線,複數條配線包含具有於電子零件之形成區域內終止之重複部之配線、及橫穿電子零件之形成區域之配線。於此情形時,配線之設計自由度得以提昇。
於一形態中,具備複數個電子零件,且具備與各電子零件對應之複數個連接部,複數個電子零件於與積層方向正交之方向上並排鄰接。於此情形時,可將鄰接之複數個電子零件之形成區域視為一個較大之形成區域,藉由將位於該一個較大之形成區域內之區域內端子在不設置再配線層的情況下連接於第1絕緣層上之配線,從而不增加厚度便可謀求安裝區域之縮小。
[發明之效果]
根據本發明,提供一種能夠謀求小型化之內建電子零件之構造體。
以下,參照圖式對多種實施形態詳細地進行說明。再者,對各圖式中相同或類似之部分標附相同符號,省略重複之說明。
圖1係概略地表示本發明之一實施形態之內建電子零件之構造體的剖視圖。如圖1所示,內建電子零件之構造體1係內建下述電子零件10之構造體,例如用於通訊終端等。內建電子零件之構造體1具有於第1絕緣層20上積層第2絕緣層30之積層構造。第1絕緣層20及第2絕緣層30係由例如環氧樹脂、聚醯亞胺樹脂、丙烯酸系樹脂、或酚樹脂等絕緣性材料構成。再者,構成第2絕緣層30之絕緣性材料例如亦可為熱硬化性樹脂或光硬化性樹脂等藉由特定之處理而硬度發生變化之材料。第1絕緣層20之下表面構成內建電子零件之構造體1之一主面(第1主面)1a,第2絕緣層30之上表面構成與第1主面1a為相反側之主面(第2主面)1b。
於內建電子零件之構造體1之第1主面1a設置有複數個第1電極端子42。第1電極端子42係由例如Cu等導電性材料構成。於本實施形態中,各第1電極端子42係以與主面1a重疊之方式設置,但亦可以嵌入第1絕緣層20內之狀態設置。於各第1電極端子42上,如圖2所示,設置例如焊料凸塊43。而且,各第1電極端子42經由焊料凸塊43與和內建電子零件之構造體1之第1主面1a相對之外部基板(未圖示)連接。
返回圖1,於內建電子零件之構造體1之第2主面1b亦設置有複數個第2電極端子44。第2電極端子44與第1電極端子42同樣地係由例如Cu等導電性材料構成。於本實施形態中,各第2電極端子44以與主面1b重疊之方式設置,但亦可以嵌入第2絕緣層30內之狀態設置。於各第2電極端子44上,如圖2所示,設置例如焊料凸塊45。而且,各第2電極端子44經由焊料凸塊45與搭載於內建電子零件之構造體1之第2主面1b上之IC(Integrated Circuit,積體電路)等外部電子零件50連接。
如圖1所示,於第1絕緣層20上形成有配線46及連接部48。如下所述,配線46及連接部48均係藉由導電層之圖案化形成,故而配線46及連接部48存在同一層內且具有相同厚度。配線46及連接部48例如由Cu等導電性材料構成。於本實施形態中,內建電子零件之構造體1具有一對連接部48。配線46及連接部48分別經由複數個第1通孔導體62與第1電極端子42電連接,該複數個第1通孔導體62以沿著第1絕緣層20之厚度方向(即,內建電子零件之構造體1之積層方向)延伸之方式貫穿設置於第1絕緣層20。
電子零件10於一對連接部48上以跨及一對連接部48之方式設置。電子零件10具有以分別對應於一對連接部48之方式設置於下側之一對第1電極層11、及設置於上側之一對第2電極層12。於本實施形態中,電子零件10係包含配置於一對第1電極層11與一對第2電極層12之間的介電層13之薄膜電容器,且具有2個電容器構造。作為一例,電子零件10可設計為整體厚度為10 μm~80 μm、第1電極層11之厚度為0.1 μm~20 μm、第2電極層12之厚度為0.1 μm~30 μm、介電層13之厚度為0.05 μm~0.4 μm。電子零件10經由焊料層等導電材料層15與連接部48連接。作為一例,第1電極層11之材料使用Cu或Cu合金。作為一例,第2電極層12之材料使用Ni或Ni合金。作為一例,介電層13之材料使用鈣鈦礦系之介電體材料。此處,電子零件10亦可為具有複數個介電層13及複數個內部電極層彼此積層之積層構造的所謂之多層薄膜電容器。
第2絕緣層30具有由第1層32及第2層34構成之雙層構造。即,第2絕緣層30係由自第1絕緣層20側依序積層之第1層32及第2層34構成。
第2絕緣層30之第1層32覆蓋形成於第1絕緣層20上之各配線46,且在與形成於第1絕緣層20上之連接部48對應之區域具有腔部33。腔部33於積層方向上貫通第1層32,且以供第1絕緣層20上之連接部48露出之方式開口。腔部33之開口尺寸設計為大於電子零件10之尺寸,電子零件10收容於腔部33內,且於腔部33內,電子零件10之第1電極層11連接於連接部48。
於電子零件10之下方存在由收容於腔部33內之電子零件10及第1絕緣層20劃分形成之空間V。空間V被絕緣性樹脂70填充。絕緣性樹脂70係由例如低介電常數材料(包含填料之環氧樹脂)或底部填充材構成。位於電子零件10之下方之配線46分別被絕緣性樹脂70覆蓋。
第2絕緣層30之第2層34將第1層32及收容於腔部33內之電子零件10一體地覆蓋。於第2層34上,以於其厚度方向(即,內建電子零件之構造體1之積層方向)延伸之方式貫穿設置有複數個第2通孔導體64,經由該等第2通孔導體64,電子零件10之第2電極層12與第2電極端子44電連接。再者,於複數個第2通孔導體64中,除了圖1及圖2所示之僅貫通第2層34之第2通孔導體64以外,亦可包含雖於圖1及圖2中未示出但貫通第2絕緣層30(第1層32及第2層34)而將配線46與第2電極端子44連接之第2通孔導體64。
其次,參照圖3~圖5對電子零件10之形成區域、第1電極端子42、第1通孔導體62、連接部48、及配線46之位置關係進行說明。
如圖3~圖5所示,自內建電子零件之構造體1之積層方向觀察時,複數個第1電極端子42規則地整齊排列。各第1電極端子42呈大致圓形狀,更具體而言,具有應設置有焊料凸塊43(參照圖2)之大圓部分及應與第1通孔導體62連接之小圓部分。
電子零件10之形成區域係圖3~圖5中二點鏈線所示之矩形區域。於電子零件10之形成區域R配置一個或複數個第1電極端子42(圖中為2個第1電極端子42)。於以下之說明中,將複數個第1電極端子42中之位於電子零件10之形成區域R內者亦稱為區域內端子42A。
如圖4所示,各第1通孔導體62自第1電極端子42沿著內建電子零件之構造體1之積層方向延伸,且其上端於第1絕緣層20之上表面露出。自區域內端子42A延伸之第1通孔導體62A亦於電子零件10之形成區域R中沿著內建電子零件之構造體1之積層方向延伸,且其上端於第1絕緣層20之上表面露出。
如圖5所示,複數個第1電極端子42中並非區域內端子42A之一對第1電極端子42與形成於第1絕緣層20上之一對連接部48連接。又,並非區域內端子42A之其他第1電極端子42與形成於第1絕緣層20上之配線46連接。
複數個第1電極端子42中之區域內端子42A與形成於第1絕緣層20上之形成於第1絕緣層20上之配線46中之重複配線46A連接。重複配線46A係自積層方向觀察時延伸至電子零件10之形成區域R內之配線,且具有於形成區域R內終止之重複部47。區域內端子42A藉由上述第1通孔導體62A與重複配線46A之重複部47電連接。
再者,於本實施形態中,形成於第1絕緣層20上之複數條配線46中除了上述重複配線46A之外,亦包含橫穿電子零件10之形成區域R(即,未於形成區域R內終止)之橫穿配線46B。橫穿配線46B與並非區域內端子42A之第1電極端子42電連接。
其次,參照圖6~圖11對內建電子零件之構造體1之製造方法進行說明。
於圖6~圖11中示出了製造一個內建電子零件之構造體1之製造方法,但實際上,於一片晶圓上形成複數個內建電子零件之構造體1之構造之後進行單片化,從而一次性製作複數個內建電子零件之構造體1。因此,於圖6~圖11中,將晶圓之一部分(相當於一個內建電子零件之構造體1之部分)放大示出。
當製造內建電子零件之構造體1時,首先,如圖6(a)所示,準備具有作為支持基板之功能之晶圓W,於晶圓W上形成暫時接著層L。晶圓W之材料並無特別限定,例如可使用玻璃晶圓等。暫時接著層L可藉由旋轉塗佈等公知之方法而形成。再者,亦可準備預先形成有暫時接著層L之晶圓W。
其次,如圖6(b)所示,於暫時接著層L上形成晶種層S。晶種層S係由例如Cu等導電性材料構成。進而,如圖6(c)所示,於晶種層S上積層第1絕緣層20,且使用公知之圖案化技術將第1絕緣層20圖案化,於形成上述各第1通孔導體62之位置之第1絕緣層20設置貫通孔20a。繼而,藉由電鍍,於圖案化後之第1絕緣層20上形成鍍層。鍍層中之形成於第1絕緣層20之貫通孔20a內之鍍層構成第1通孔導體62,形成於第1絕緣層20上之鍍層構成配線46及連接部48。
其次,如圖7(a)所示,以整體地覆蓋形成有鍍層之第1絕緣層20之方式形成第2絕緣層之第1層31。第2絕緣層之第1層31係使用公知之圖案化技術被圖案化,在與形成於第1絕緣層20上之連接部48對應之區域設置腔部33。
繼而,如圖7(b)所示,將電子零件10設置於腔部33內,於腔部33內應成為電子零件10之零件18經由導電材料層15連接於連接部48。應成為電子零件10之零件18具有1個應成為一對第2電極層12之Ni厚膜電極12A。於應成為電子零件10之零件18之設置之前或設置之後,利用絕緣性樹脂70填充由應成為電子零件10之零件18及第1絕緣層20劃分形成之空間V。藉此,位於應成為電子零件10之零件18之下方之配線46分別被絕緣性樹脂70覆蓋。
進而,如圖7(c)所示,以包圍應成為電子零件10之零件18之周圍之方式設置抗蝕劑82並進行蝕刻處理,使Ni厚膜電極12A之厚度變薄。繼而,如圖8(a)所示,以覆蓋抗蝕劑82及Ni厚膜電極12A中之應成為第2電極層12之區域之方式設置抗蝕劑84並進行蝕刻處理。其結果,如圖8(b)所示,獲得具有一對第2電極層12之電子零件10。再者,於上述蝕刻處理之後除去抗蝕劑82、84。
其次,如圖9(a)所示,以將第1層32及收容於腔部33內之電子零件10一體地覆蓋之方式積層第2絕緣層之第2層34,且使用公知之圖案化技術將第2層34圖案化,於形成上述各第2通孔導體64之位置之第2層34上設置貫通孔20a。繼而,如圖9(b)所示,藉由電鍍,於圖案化後之第2絕緣層30之第2層34上形成鍍層。鍍層中之形成於第2絕緣層30之第2層34之貫通孔34a內之鍍層構成第2通孔導體64,形成於第2絕緣層30之第2層34上之鍍層構成第2電極端子44。
最後,除去暫時接著層L及晶圓W,於因除去而露出之第1主面1a上設置第1電極端子42,藉此完成上述之內建電子零件之構造體1。其後,將外部電子零件50(參照圖2)搭載於內建電子零件之構造體1。此時,外部電子零件50經由焊料凸塊45電連接於第2電極端子44。繼而,使用樹脂等密封外部電子零件50。
再者,亦可與上述製法不同,於圖9(b)所示之第2電極端子44之形成步驟之後,如圖10所示,於在第2主面1b上搭載外部電子零件50並進行樹脂密封後,除去暫時接著層L及晶圓W。其後,藉由在因除去而露出之第1主面1a上設置第1電極端子42,而完成內建電子零件之構造體1。
又,亦可如圖11所示,使用封入有外部電子零件50之零件封入晶圓代替晶圓W。於此情形時,亦可於外部電子零件50之連接端子51露出於上表面之零件封入晶圓上,形成經上述圖6(c)以後之步驟所得之內建電子零件之構造體1。
如以上說明,內建電子零件之構造體1具備:第1絕緣層20,其構成第1主面1a;配線46,其積層於第1絕緣層20;連接部48,其與配線46形成於同一層內;電子零件10,其搭載於連接部48,且具有位於積層方向上之連接部48側並與連接部48電連接之第1電極層11、及位於第1電極層11之相反側之第2電極層12;第2絕緣層30,其將電子零件10及形成於第1絕緣層20上之配線46一體地覆蓋;複數個第1電極端子42,其等設置於第1主面1a;複數個第2電極端子44,其等設置於第2主面1b;複數個第1通孔導體62,其等於積層方向上延伸而貫通第1絕緣層20,且將配線46及連接部48與第1電極端子42電連接;及複數個第2通孔導體64,其等於積層方向上延伸而貫通第2絕緣層30,且將電子零件10之第2電極層12與第2電極端子44電連接。而且,於內建電子零件之構造體1中,複數個第1電極端子42包含自積層方向觀察時位於電子零件10之形成區域R內之區域內端子42A,重複配線46A具有重複部47,該重複部47自積層方向觀察時延伸至電子零件10之形成區域R內並於形成區域R內終止,且於電子零件10之形成區域R內藉由第1通孔導體62A與區域內端子42A電連接。
此處,於如圖12所示之先前技術之內建電子零件之構造體100般在電子零件之形成區域R未設置第1電極端子42之情形時,無法高密度地配置第1電極端子42,導致內建電子零件之構造體之安裝面積之擴大。因此,發明者等人藉由在與電子零件10之形成區域R對應之第1主面1a上配置第1電極端子42,尤其是未連接於電子零件10之電極(第1電極層11)之第1電極端子42,而謀求內建電子零件之構造體1之安裝面積之縮小。即,於內建電子零件之構造體1中,設置於第1主面1a之第1電極端子42包含區域內端子42A,區域內端子42A與重複配線46A之重複部47於電子零件10之形成區域R內電連接。藉此,實現內建電子零件之構造體1之安裝面積之縮小。
再者,區域內端子42A可經由第1通孔導體62、重複配線46A及第2通孔導體64與設置於第2主面1b之第2電極端子44電連接。
又,區域內端子42A於不追加設置導致厚度增加之再配線層的情況下連接於第1絕緣層20上之配線46(重複配線46A),從而抑制了厚度之增加,實現內建電子零件之構造體1之小型化。
於如圖13所示之先前技術之內建電子零件之構造體200般,複數個電子零件及其形成區域R在第1主面1a之平面方向(與積層方向正交之方向)上並排鄰接之情形時,無法於形成區域R及其周邊區域配置第1電極端子42,故而將鄰接之複數個電子零件之形成區域R視為一個較大之形成區域R1。其結果,無法於一個較大之形成區域R1設置第1電極端子42,於內建電子零件之構造體200中需要較大之安裝面積。
另一方面,即便於如圖14所示之內建電子零件之構造體300般,複數個電子零件及其形成區域R在第1主面1a之平面方向上並排鄰接之情形時,於設置位於形成區域R內及形成區域R1內之區域內端子42A之情形時,亦可高密度地配置第1電極端子42,實現內建電子零件之構造體300之安裝面積之縮小。例如,於圖14之內建電子零件之構造體300中設置有與圖13之內建電子零件之構造體300相同數量(196個)之第1電極端子42,但藉由被高密度配置而實現了安裝面積(例如第1主面1a之面積)之縮小。
又,於內建電子零件之構造體1中,第2絕緣層30係由自第1絕緣層20之側依序積層之第1層32及第2層34構成。而且,第1層32具有以供第1絕緣層20上之連接部48露出之方式開口之腔部33,且於該腔部33內配置有電子零件10。藉由以此方式將電子零件10配置於第2絕緣層30之腔部33內,而於內建電子零件之構造體1中謀求低高度化。
進而,內建電子零件之構造體1中具備介置於電子零件10與第1絕緣層20之間之絕緣性樹脂(絕緣體)70,且重複配線46A之重複部47被絕緣性樹脂70覆蓋。藉由以此方式利用絕緣性樹脂70覆蓋重複配線46A之重複部47,而減輕外力對重複配線46A之重複部47之影響,不易發生斷線等。因此,可使重複配線36A之重複部47或其他配線46變得更細。藉此,配線46之設計自由度得以提昇。
如圖5所示,於電子零件10之形成區域R內終止之重複配線46A及橫穿形成區域R之橫穿配線46B具有存在於由一對連接部48夾持之位置之部分。於存在於由一對連接部48夾持之位置之部分中,重複配線46A及橫穿配線46B可獲得降低電磁波(雜訊)之影響之屏蔽效果。
又,內建電子零件之構造體1中具備複數條配線46,複數條配線46包含具有於電子零件10之形成區域R內終止之重複部47之重複配線46A、及橫穿電子零件10之形成區域R之橫穿配線46B。橫穿配線46B無須避開電子零件10之形成區域R,配線46之設計自由度得以提昇。
其次,參照圖15對圖1所示之內建電子零件之構造體1之變化例進行說明。如圖15所示,變化例之內建電子零件之構造體400與內建電子零件之構造體1同樣地具有電子零件10、第1絕緣層20、及第2絕緣層30。於第1絕緣層20上形成有配線46及連接部48。內建電子零件之構造體400與內建電子零件之構造體1之不同點在於:設置於電子零件10之形成區域R內之重複配線46A具有在與積層方向正交之面方向上延伸之擴展部49。自積層方向觀察時,擴展部49之尺寸(例如寬度、長度等)較其他配線46更長。擴展部49可由實心圖案之配線材料構成。如此,由於重複配線46A具有擴展部49,從而形成區域R內配線材料所占之面積變大,故可謀求配置於電子零件10及/或內建電子零件之構造體400之上下之零件之散熱性之提昇。
其次,參照圖16對圖1所示之內建電子零件之構造體1之另一變化例進行說明。如圖16所示,另一變化例之內建電子零件之構造體500與內建電子零件之構造體1同樣地具有電子零件10、第1絕緣層20、及第2絕緣層30。內建電子零件之構造體500與內建電子零件之構造體1之不同點在於:在與積層方向正交之面方向上,橫穿配線46B之尺寸(例如寬度、長度等)變長。橫穿配線46B可由實心圖案之配線材料構成。藉由如此般擴大橫穿配線46B,形成區域R內配線材料所占之面積變大,故而與內建電子零件之構造體400同樣地可謀求配置於電子零件10及/或內建電子零件之構造體500之上下之零件之散熱性之提昇。
以上,對本發明之實施形態進行了說明,但本發明並不限定於上述實施形態,可進行多種變更。例如,於上述實施形態中,對電子零件10於上下兩面具有電極層(第1電極層11及第2電極層12)之態樣進行了說明,但本發明亦可應用於具有僅在下表面具有電極層之電子零件10之內建電子零件之構造體1。於此情形時,內建電子零件之構造體1亦可不具有第2電極端子44及第2通孔導體64。
1‧‧‧內建電子零件之構造體
1a‧‧‧第1主面
1b‧‧‧第2主面
10‧‧‧電子零件
11‧‧‧第1電極層
12‧‧‧第2電極層
12A‧‧‧Ni厚膜電極
13‧‧‧介電層
15‧‧‧導電材料層
18‧‧‧零件
20‧‧‧第1絕緣層
20a‧‧‧貫通孔
30‧‧‧第2絕緣層
32‧‧‧第1層
33‧‧‧腔部
34‧‧‧第2層
34a‧‧‧貫通孔
42‧‧‧第1電極端子
42A‧‧‧區域內端子
43‧‧‧焊料凸塊
44‧‧‧第2電極端子
45‧‧‧焊料凸塊
46‧‧‧配線
46A‧‧‧重複配線
46B‧‧‧橫穿配線
47‧‧‧重複部
48‧‧‧連接部
50‧‧‧外部電子零件
51‧‧‧連接端子
62‧‧‧第1通孔導體
62A‧‧‧第1通孔導體
64‧‧‧第2通孔導體
70‧‧‧絕緣性樹脂
82‧‧‧抗蝕劑
84‧‧‧抗蝕劑
100‧‧‧內建電子零件之構造體
200‧‧‧內建電子零件之構造體
300‧‧‧內建電子零件之構造體
400‧‧‧內建電子零件之構造體
500‧‧‧內建電子零件之構造體
L‧‧‧暫時接著層
R‧‧‧形成區域
R1‧‧‧形成區域
S‧‧‧晶種層
V‧‧‧空間
W‧‧‧晶圓
圖1係概略地表示本發明之一實施形態之內建電子零件之構造體的剖視圖。
圖2係表示圖1所示之內建電子零件之構造體之安裝態樣之一例的剖視圖。
圖3係表示圖1所示之內建電子零件之構造體中之電子零件之形成區域與第1電極端子之位置關係的圖。
圖4係表示圖1所示之內建電子零件之構造體中之電子零件之形成區域、第1電極端子、及第1通孔導體之位置關係的圖。
圖5係表示圖1所示之內建電子零件之構造體中之電子零件之形成區域、第1電極端子、第1通孔導體、連接部、及配線之位置關係的圖。
圖6(a)~(c)係表示圖1所示之內建電子零件之構造體之製造方法之各步驟的圖。
圖7(a)~(c)係表示圖1所示之內建電子零件之構造體之製造方法之各步驟的圖。
圖8(a)、(b)係表示圖1所示之內建電子零件之構造體之製造方法之各步驟的圖。
圖9(a)、(b)係表示圖1所示之內建電子零件之構造體之製造方法之各步驟的圖。
圖10係表示圖1所示之內建電子零件之構造體之製造方法之變化例的圖。
圖11係表示圖1所示之內建電子零件之構造體之製造方法之變化例的圖。
圖12係表示先前技術之內建電子零件之構造體中之電子零件之形成區域、第1電極端子、第1通孔導體、連接部、及配線之位置關係的圖。
圖13係表示先前技術之內建電子零件之構造體中之電子零件之形成區域、第1電極端子、第1通孔導體、連接部、及配線之位置關係的圖。
圖14係表示與圖1不同之態樣之內建電子零件之構造體中之電子零件之形成區域及第1電極端子之位置關係的圖。
圖15係概略地表示圖1所示之內建電子零件之構造體之變化例的剖視圖。
圖16係概略地表示圖1所示之內建電子零件之構造體之另一變化例的剖視圖。
1‧‧‧內建電子零件之構造體
1a‧‧‧第1主面
1b‧‧‧第2主面
10‧‧‧電子零件
11‧‧‧第1電極層
12‧‧‧第2電極層
13‧‧‧介電層
15‧‧‧導電材料層
30‧‧‧第2絕緣層
32‧‧‧第1層
33‧‧‧腔部
34‧‧‧第2層
42‧‧‧第1電極端子
42A‧‧‧區域內端子
44‧‧‧第2電極端子
46‧‧‧配線
46A‧‧‧重複配線
46B‧‧‧橫穿配線
48‧‧‧連接部
62‧‧‧第1通孔導體
62A‧‧‧第1通孔導體
64‧‧‧第2通孔導體
70‧‧‧絕緣性樹脂
Claims (10)
- 一種內建電子零件之構造體,其具有第1主面及與上述第1主面為相反側之第2主面,且具備:第1絕緣層,其構成上述第1主面;配線,其積層於上述第1絕緣層;連接部,其與上述配線分離地形成於同一層內;電子零件,其搭載於上述連接部,且具有位於積層方向上之上述連接部側並與上述連接部電連接之第1電極層;第2絕緣層,其將上述電子零件及形成於上述第1絕緣層上之配線一體地覆蓋;複數個第1電極端子,其等設置於上述第1主面;及複數個第1通孔導體,其等於積層方向上延伸而貫通上述第1絕緣層,且將上述配線及上述連接部與上述第1電極端子電連接;上述複數個第1電極端子包含自上述積層方向觀察時位於上述電子零件之形成區域內之區域內端子;上述配線具有重複部,該重複部自上述積層方向觀察時延伸至上述電子零件之上述形成區域內並於上述形成區域內終止,且於上述電子零件之上述形成區域內藉由上述第1通孔導體與上述區域內端子電連接;上述區域內端子經由上述第1通孔導體,與延伸至上述電子零件之上述形成區域內之上述配線電連接,而不與上述連接部電連接。
- 如請求項1之內建電子零件之構造體,其中上述電子零件進而具有位 於上述第1電極層之相反側之第2電極層,且該內建電子零件之構造體進而具備:複數個第2電極端子,其等設置於上述第2主面;及複數個第2通孔導體,其等於上述積層方向上延伸而貫通上述第2絕緣層,且將上述電子零件之上述第2電極層與上述第2電極端子電連接。
- 如請求項1之內建電子零件之構造體,其中上述第2絕緣層係由自上述第1絕緣層側依序積層之第1層及第2層構成,上述第1層具有以供上述第1絕緣層上之上述連接部露出之方式開口之腔部,且於該腔部內配置有上述電子零件。
- 如請求項2之內建電子零件之構造體,其中上述第2絕緣層係由自上述第1絕緣層側依序積層之第1層及第2層構成,上述第1層具有以供上述第1絕緣層上之上述連接部露出之方式開口之腔部,且於該腔部內配置有上述電子零件。
- 如請求項1至4中任一項之內建電子零件之構造體,其具備介置於上述電子零件與上述第1絕緣層之間之絕緣體,且上述配線之上述重複部被上述絕緣體覆蓋。
- 如請求項1至4中任一項之內建電子零件之構造體,其具備複數條上述配線,且上述複數條配線包含具有於上述電子零件之形成區域內終止之上述 重複部之配線、及橫穿上述電子零件之上述形成區域之配線。
- 如請求項5之內建電子零件之構造體,其具備複數條上述配線,且上述複數條配線包含具有於上述電子零件之形成區域內終止之上述重複部之配線、及橫穿上述電子零件之上述形成區域之配線。
- 如請求項1至4中任一項之內建電子零件之構造體,其具備複數個上述電子零件,且具備與上述各電子零件對應之複數個上述連接部,上述複數個電子零件於與積層方向正交之方向上並排鄰接。
- 如請求項5之內建電子零件之構造體,其具備複數個上述電子零件,且具備與上述各電子零件對應之複數個上述連接部,上述複數個電子零件於與積層方向正交之方向上並排鄰接。
- 如請求項6之內建電子零件之構造體,其具備複數個上述電子零件,且具備與上述各電子零件對應之複數個上述連接部,上述複數個電子零件於與積層方向正交之方向上並排鄰接。
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007258542A (ja) * | 2006-03-24 | 2007-10-04 | Ngk Spark Plug Co Ltd | 配線基板 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4533248B2 (ja) | 2005-06-03 | 2010-09-01 | 新光電気工業株式会社 | 電子装置 |
JP4838068B2 (ja) | 2005-09-01 | 2011-12-14 | 日本特殊陶業株式会社 | 配線基板 |
TWI407870B (zh) * | 2006-04-25 | 2013-09-01 | Ngk Spark Plug Co | 配線基板之製造方法 |
JP2010080671A (ja) | 2008-09-26 | 2010-04-08 | Dainippon Printing Co Ltd | 電子素子実装体 |
WO2011121993A1 (ja) | 2010-03-30 | 2011-10-06 | 株式会社村田製作所 | 部品集合体 |
US20150092373A1 (en) * | 2013-10-02 | 2015-04-02 | Alcatel-Lucent Canada Inc. | Mounting solution for components on a very fine pitch array |
JP5750528B1 (ja) | 2014-03-26 | 2015-07-22 | 太陽誘電株式会社 | 部品内蔵回路基板 |
TWI565008B (zh) | 2014-05-07 | 2017-01-01 | 金龍國際公司 | 半導體元件封裝結構及其形成方法 |
TWI581690B (zh) | 2014-12-30 | 2017-05-01 | 恆勁科技股份有限公司 | 封裝裝置及其製作方法 |
JP6423313B2 (ja) * | 2015-05-26 | 2018-11-14 | 新光電気工業株式会社 | 電子部品内蔵基板及びその製造方法と電子装置 |
KR20170037331A (ko) * | 2015-09-25 | 2017-04-04 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
JP6678090B2 (ja) * | 2016-10-04 | 2020-04-08 | 新光電気工業株式会社 | 電子部品内蔵基板及びその製造方法と電子部品装置 |
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007258542A (ja) * | 2006-03-24 | 2007-10-04 | Ngk Spark Plug Co Ltd | 配線基板 |
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