TWI722539B - 用於選擇性矽／基板穿孔(tsv)區塊測試之裝置 - Google Patents

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Abstract

本發明之實施例涉及用於測試可舉例而言用於耦合一半導體記憶體器件之層之矽/基板穿孔(TSV)的裝置及方法。該等TSV及/或該等TSV周圍之晶粒可需要測試。一開關電路可用於將一或多個測試電路選擇性地耦合至一放大器。該等測試電路可產生與正測試之該TSV之一或多個參數有關之一電壓。該放大器可放大該電壓，該電壓可用於判定該TSV是否通過由該開關電路所選擇之該測試電路判定之特定測試。該開關電路及/或該等測試電路之其他組件可由控制信號控制以判定一特定測試之操作。

Description

用於選擇性矽／基板穿孔(TSV)區塊測試之裝置
本申請案係關於一種測試裝置，且更特定而言係關於用於測試用以耦合一半導體記憶體器件之層之矽/基板穿孔(TSV)的裝置及方法。
半導體器件可用於各種應用，諸如用以將資訊儲存於電腦系統中且擷取電腦系統中之資訊之半導體記憶體器件。現代半導體器件可含有彼此上下地堆疊之多個晶片(或晶粒)。為了提供堆疊之層之間的通信，可有必要提供用以耦合該等層之導電元件，諸如矽/基板穿孔(TSV)。該等TSV可在該等晶粒中之一或多者上配置成一TSV區塊。測試電路可設置於該半導體器件中以判定該TSV區塊之特性以便測試該半導體器件之恰當操作。
圖1展示具有一洩漏測試電路之一先前技術記憶體器件100。記憶體器件100可包含堆疊於一介面晶片(IF晶片或IF晶粒) 104之頂部上之一記憶體晶片(核心晶片或核心晶粒) 102。記憶體晶粒102藉由層之間的導電元件(一般稱為TSV 110)耦合至介面晶粒104。
圖1展示經組態以量測一TSV區塊中之毗鄰TSV 110之間的一洩漏電流之一實例性記憶體器件100。介面晶粒104可包含用以量測洩漏電流之測試電路，該測試電路包含一複製電路108及一比較器106。TSV 110可藉助緩衝器電路114、116選擇性地耦合至測試電路，使得可量測一目標TSV 110’與一毗鄰TSV 110”之間的洩漏電流。
當選擇一目標TSV 110’時，啟動介面晶粒104中之TSV緩衝器電路116以允許電流自目標TSV 110’之一下部分流動。然而，將耦合至目標TSV 110’之一上部分之TSV緩衝器電路114撤銷啟動。替代地，啟動一毗鄰TSV 110”之記憶體晶粒102中之TSV緩衝器電路114。此形成允許電流自TSV緩衝器114流動至毗鄰TSV 110”中且然後經由洩漏路徑118穿過目標TSV 110’之一電路路徑。此形成由經啟動TSV緩衝器電路116耦合至比較器106之一第一端子之一電壓。複製電路108可含有沿著洩漏路徑118之目標TSV 110’與毗鄰TSV 110”之間的電路路徑之一模型。複製電路108可使用一參考電阻器作為洩漏路徑118之一模型，且可將一參考電壓提供至比較器106之另一端子。該比較器可基於由穿過洩漏路徑118之電流導致之電壓與參考電壓之間的一比較而提供一輸出。
圖2展示具有一裂縫偵測測試電路之一先前技術記憶體器件200。圖2圖解說明可用於量測記憶體器件200中之TSV區塊之性質之一測試電路之另一實例。記憶體器件200包含一記憶體晶粒202 (在此處在一「俯視」圖中表示)，記憶體晶粒202包含配置成一TSV區塊之若干個TSV 210。如圖2中所展示，晶粒202之表面中存在一裂縫220。記憶體晶粒202包含用以判定裂縫220之存在之一測試電路，該測試電路包含一電壓源209、一判斷電壓源208及一比較器206。電壓源209沿著裂縫測試路徑207耦合至比較器206之一個輸入，裂縫測試路徑207係環繞在TSV區塊之TSV 210周圍而不耦合至TSV 210之一導電路徑。裂縫測試路徑207亦經由一重設電路211選擇性地耦合至接地，可啟動重設電路211以使裂縫測試路徑207之一電壓下降至電路之一接地電壓。
在記憶體器件200之一裂縫測試期間，首先藉由啟動重設電路211而將裂縫測試路徑207之電壓重設至接地。然後啟動電壓源209以將裂縫測試路徑207之電壓充電(透過經展示在比較器206附近之耦合至接地之電容器)。將裂縫測試路徑207之電壓作為一輸入提供至比較器206。判斷電壓源208將一判斷電壓提供至比較器206之另一輸入。當存在一裂縫220時，增加沿著裂縫測試路徑207之電阻，此抑制增加提供至比較器206之電壓。因此，比較器206可基於裂縫測試路徑207之電壓是否小於判斷電壓而提供一結果。
圖3展示一先前技術介面晶粒300。介面晶粒300經展示為一方塊圖表示322及323兩者。介面晶粒300可包含一或多個TSV區塊324及一或多個TSV測試區塊325，TSV測試區塊325可包含測試電路(例如，圖1及圖2中所闡述之測試電路組件)。TSV區塊324可與堆疊於介面晶粒300上之記憶體晶粒中之TSV區塊垂直對準。介面晶粒300中之TSV區塊324可係含有將介面晶粒300耦合至記憶體器件之其他晶粒之TSV (例如，TSV 110)的介面晶粒300之區。TSV測試區塊325可位於TSV區塊324下面。TSV測試區塊325可位於與TSV區塊324之區域垂直對準的介面晶粒300之一區中。多個TSV測試區塊325可配置於多個TSV區塊324下面。TSV測試區塊325可基於每一TSV測試區塊325能夠測試之個別TSV之數目而以若干間隔重複。
可有必要使TSV測試區塊325位於TSV區塊324下面的介面晶粒300之一區域中以便(舉例而言)減少TSV測試區塊325與TSV區塊324之間的佈線之電阻。TSV測試區塊325可含有龐大及/或功率密集型組件，諸如放大器(其可用作(舉例而言)圖1及圖2之比較器106、206)。可需要針對TSV測試區塊325所耦合之每一測試電路提供多個放大器。因此，測試電路之位置及測試電路中之組件數目可增加記憶體器件之一大小。
在一項實施例中，一種裝置包括：一介面(IF)晶粒；及至少一個記憶體晶粒，其中該至少一個記憶體晶粒透過複數個矽/基板穿孔(TSV)堆疊於該介面晶粒上方，其中該介面晶粒包括經組態以耦合至該複數個TSV中之選定的一或若干者以執行以下各項中之至少一者之一儀表放大器：一第一測試，其用以量測關於該複數個TSV中之一目標TSV與該複數個TSV中之一或多個其他TSV之間的一電壓降之一第一電壓降；一第二測試，其用以量測關於該複數個TSV中之一目標TSV與一第一電源供應線之間的一電壓降之一第二電壓降；一第三測試，其用以量測關於該複數個TSV中之一目標TSV與一第二電源供應線之間的一電壓降之一第三電壓降；及一第四測試，其用以量測關於跨越形成於該複數個TSV周圍之一導電線之一電壓降之一第四電壓降。
在另一實施例中，一種裝置包括：一介面(IF)晶粒，其包括耦合至一開關電路之一放大器；及一記憶體晶粒，其堆疊於該介面晶粒上，該記憶體晶粒包括複數個測試電路，其中該開關電路將該複數個測試電路中之一測試電路選擇性地耦合至該放大器。
在又一實施例中，一種裝置包括：一記憶體晶粒，其包括複數個TSV，其中該等TSV配置成一TSV區塊；及一介面晶粒，其包括選擇性地耦合至該等TSV之一放大器，其中該記憶體晶粒堆疊於該介面晶粒上，該介面晶粒具有與該經堆疊記憶體晶粒之該TSV區塊垂直對準之一TSV區塊，且其中該放大器定位於該TSV區塊外部的該介面晶粒之一區域中。
在再一實施例中，一種裝置包括：複數個矽/基板穿孔(TSV)；一裂縫測試路徑，其中該裂縫測試路徑至少部分地環繞該複數個TSV中之每一者之一周界；複數個量測分接頭，其耦合至該裂縫測試路徑；一移位暫存器，其耦合至該複數個量測分接頭，其中該移位暫存器選擇性地啟動該複數個量測分接頭中之一或多者以判定該裂縫測試路徑之一作用量測區；及一放大器，其耦合至該作用量測區。
對特定實施例之以下說明本質上僅僅係例示性的且決不意欲限制本發明或其應用或使用之範疇。在對本發明系統及方法之實施例之以下詳細說明中，參考形成本發明之一部分且以圖解說明方式展示特定實施例(其中可實踐所闡述系統及方法)之附圖。充分詳細地闡述此等實施例以使得熟習此項技術者能夠實踐目前所揭示系統及方法，且應理解，可利用其他實施例且可在不背離本發明之精神及範疇之情況下做出結構及邏輯改變。此外，出於清晰目的，當熟習此項技術者將明瞭特定特徵時將不論述對特定特徵之詳細說明以便不使對本發明之實施例之說明模糊。因此，不應將以下詳細說明視為具有一限制性意義，且本發明之範疇僅由隨附申請專利範圍界定。
一半導體器件(諸如一記憶體器件)之層可藉由諸如矽/基板穿孔(TSV)之導電元件耦合在一起。含有該等TSV之層之該等TSV (個別地或以群組形式)及/或區可需要測試來確保半導體器件之恰當操作。可期望執行各種不同測試以確保該等TSV及該等層之性質屬一可接受範圍內。一個實例性測試係可量測穿過TSV之一電阻以確保器件之層之間的恰當耦合之一TSV電阻測試。另一實例性測試為可量測離開TSV去往器件之各種其他組件之電流洩漏(例如，至毗鄰TSV中之電流洩漏)之一TSV短路測試(或TSV洩漏測試)。另一實例性測試係可使用定位在TSV周圍之佈線來判定含有TSV之層中是否存在一裂縫之一裂縫測試。可期望將用於多個測試之電路組合至一單個晶片上。然而，測試電路可涉及塊體式電路組件(諸如放大器及/或比較器)。
本發明目標在於提供用於具有透過一開關電路耦合至一放大器之多個測試電路之一半導體器件的裝置及方法。該開關電路可將測試電路中之一或多者選擇性地耦合至該放大器，此可提供測試之一結果(例如，一輸出電壓)。該放大器及/或開關電路可位於器件之其他層下面之一介面(IF)晶粒中。該放大器及/或開關電路可位於該介面晶粒之一區域(其位於堆疊於該介面晶粒上之該等其他層之TSV下面的該介面晶粒之區域外部)中。由於該等測試電路可共用組件(例如，透過開關電路)，因此可需要提供較少組件，且該等測試電路可佔據記憶體器件上之較少空間(例如，額外負擔)。
可關於特定定向說明(例如，一上表面、一下部分、垂直對準等)而提及本發明之實施例。應理解，此等僅用於說明性目的以闡述特定組件相對於彼此之定位，且本發明之實施例可具有空間中之任何定向。
圖4展示根據本發明之一實施例之一記憶體器件400。儘管一記憶體器件400經闡述為本發明之一實例性應用，但應理解，本發明之TSV及TSV測試電路可與涉及堆疊式元件之任何積體電路器件一起使用。記憶體器件400包含一介面晶粒(介面晶片，介面晶粒) 404及堆疊於介面晶粒404上以形成記憶體器件400之層之兩個記憶體晶粒(核心晶粒，記憶體晶片) 402a至402b。儘管展示僅兩個記憶體晶粒402a至402b，但應理解，此僅出於圖解說明目的，且任何數目個記憶體晶粒402可堆疊於介面晶粒404上。記憶體晶粒402a至402b彼此耦合且藉由矽/基板穿孔(TSV) 410及436耦合至介面晶粒404，矽/基板穿孔(TSV) 410及436係經定位以耦合記憶體器件400之層之導電元件。記憶體器件400可包含配置成穿過記憶體器件400之行之信號TSV 410及感測TSV 436。記憶體晶粒402a至402b中之每一者可包含一電流供應電路438、裂縫測試路徑407及TSV緩衝器電路440a。介面晶粒404可包含可藉由TSV緩衝器電路440b選擇性地耦合至信號TSV 410之一力放大器434及一開關電路430。開關電路430可將各種不同測試電路(本文中所闡述)選擇性地耦合至一放大器432，以便使用一單個放大器432運行若干個不同TSV測試。
在某些實施例中，記憶體器件400可係一動態隨機存取記憶體器件(DRAM)。在某些實施例中，記憶體器件400可係高頻寬記憶體(HBM)。記憶體器件400可包含在一介面晶粒404上堆疊在一起之記憶體晶粒402a至402b。記憶體晶粒402a至402b中之每一者可包含諸如記憶體單元之內部電路(未展示)。介面晶粒404可含有介面組件，諸如記憶體器件400之一I/O電路。信號TSV 410可將記憶體晶粒402a至402d之內部電路選擇性地耦合至介面晶粒404之介面組件。儘管在圖4中展示記憶體器件400之一特定組態，但應理解，可形成各種配置。舉例而言，記憶體晶粒之更多或更少層可以記憶體器件400之一不同配置來提供。
TSV 410、436可係將半導體記憶體器件400之層耦合在一起之導電元件。每一TSV 410、436可包含沿著一層之一上表面定位之一上部分及沿著一層之一下表面定位之一下部分。每一TSV之上部分及下部分可藉由穿過層之一導電路徑耦合在一起。每一TSV之上部分及下部分可包含定位於層402a至402b之一上表面及下表面上以用於耦合至一毗鄰層上之一對應觸點的觸點。因此，當晶粒經堆疊時，可耦合對應TSV之上部分及下部分，從而允許層之間的電耦合。TSV可將毗鄰層耦合在一起，因此記憶體晶粒402b耦合至記憶體晶粒402a，而記憶體晶粒402a耦合至記憶體晶粒402b及介面晶粒404兩者。TSV亦可藉由將沿著一晶粒之一上表面的一TSV之上部分耦合至沿著一毗鄰晶粒之一下表面的一對應TSV之下部分而以行之形式耦合在一起。記憶體晶粒402a至402b中之每一者可彼此實體上完全相同，因此在經堆疊時可針對沿著頂部晶粒(例如，記憶體晶粒402b)之一上表面的TSV之上部分存在未耦合至任何對應下部TSV部分之觸點。
介面晶粒可含有將記憶體器件400耦合至外部組件之輸入/輸出(I/O)電路(未展示)。每一記憶體晶粒402a至402b可含有儲存於記憶體單元(未展示)中之信息，該等記憶體單元沿著信號TSV 410耦合至介面晶粒404。介面晶粒404可提供待在一寫入操作期間存儲於該等記憶體單元中之數據，且可在一讀取操作期間自該等記憶體單元接收數據。在某些實施例中，由於介面晶粒404定位於記憶體器件400之層堆疊之一底部處，因此介面晶粒404可具有TSV 410、436，TSV 410、436具有沿著介面晶粒404之一頂部表面定位之上部分，但不具有對應下部分。
如本文中所描述，每一層中之信號TSV 410可選擇性地耦合至記憶體器件400中所含有之各種不同測試電路。一般而言，該等測試電路可提供由所執行之測試產生之一電壓(例如，一電阻測試可將一已知電流傳遞穿過一電阻元件以產生一電壓)。由測試電路提供之電壓可表示由所執行之測試產生之測試結果。開關電路430可選擇性地啟動測試電路且將其耦合至放大器432，放大器432可放大由測試提供之電壓且提供該電壓作為一輸出電壓Vout。輸出電壓Vout可用於判斷測試之一結果。在圖5至圖15中闡述各種測試電路可形成之組件之配置及耦合實例。在圖16中更詳細地闡述一開關電路之一實例。
放大器432耦合至開關電路430，且自開關電路430接收第一輸入電壓(Vin+)及第二輸入電壓(Vin-)。電壓Vin+及/或Vin-可係透過開關電路430耦合之一測試電路之結果。在某些實施例中，第二輸入電壓Vin-可係由透過開關電路430選擇性地耦合之一參考電路提供之一參考電壓。在某些實施例中，放大器432可係一差動放大器，該差動放大器放大Vin+與Vin-之間的一電壓差。放大器可提供一輸出Vout，該輸出Vout係差動電壓輸入Vdif1之一倍數(例如，Vx)。差動輸入電壓Vdif1可藉由一增益(其可大於1)與輸出Vout有關。因此，可自輸入Vdif1增加輸出Vout。在某些實施例中，放大器432可係一儀表放大器。一儀表放大器可係一多級放大器，與其他類型之放大器相比較，該多級放大器對輸入端子之阻抗匹配之需要可減少。
TSV緩衝器電路440a至440b可用於選擇一或多個信號TSV 410來進行測試。TSV緩衝器電路440a可設置於記憶體晶粒402a至402b中、耦合至記憶體晶粒402a至402b中之每一者中之信號TSV 410之下部分，而TSV緩衝器電路440b可設置於介面晶粒404中、耦合至介面晶粒404中之信號TSV 410之上部分。每一TSV緩衝器電路440a至440b可包含電晶體，該等電晶體可用作開關且可用於將一給定信號TSV選擇性地耦合至其他組件，諸如電流供應電路438、力放大器434及/或開關電路430。TSV緩衝器電路440a至440b之電晶體可耦合至可由控制電路(諸如移位暫存器)提供之一或多個控制信號(未展示)。
如圖4中所展示，記憶體晶粒402a至402b中之每一者包含一電流源電路438。電流源電路438可係一電晶體，該電晶體用作一開關以將一電源供應電壓(Vdd)選擇性地耦合至一線Force+，該線Force+耦合至TSV緩衝器電路440a。TSV緩衝器電路440b將信號TSV 410選擇性地耦合至一力放大器434。在某些測試電路中，力放大器434可連同電流源電路438操作以驅動來自電流源電路438之一電流穿過信號TSV之一選定線且到達力放大器434。電流源電路438及/或力放大器434可僅用於特定測試操作中(如由開關電路430所耦合之測試電路判定)且因此在特定測試中可係非主動的。在某些實施例中，不是位於每一記憶體晶粒402a至402b中，而是可存在沿著TSV耦合至記憶體晶粒402a至402b之一單個電流源電路438 (例如，位於介面晶粒404中)。
裂縫測試路徑407可沿著記憶體晶粒402a至402b中之一或多者之表面而設置。裂縫測試路徑407可包含在未耦合至信號TSV 410之情況下纏繞信號TSV 410中之一或多者之一周界之至少一部分之一導電路徑。如圖4之視圖中所繪示，裂縫測試路徑407沿著其邊緣而看到。將在圖12至圖15中論述裂縫測試路徑407之佈局。如圖4中所展示，裂縫測試路徑可沿著記憶體晶粒402a至402b之一上表面而安置(例如，纏繞信號TSV 410之上部分)。然而，在其他實例中，裂縫測試路徑可安置於其他位置中，諸如沿著記憶體晶粒402a至402b之底部表面或沿著記憶體晶粒402a至402b之上表面及下表面兩者。裂縫測試路徑可經由開關電路430選擇性地耦合至放大器432。
開關電路430及/或記憶體器件400之其他測試組件(例如，電流供應電路438、TSV緩衝器電路440a至440b、裂縫測試電路407、力放大器434等)可接收一或多個控制信號。該等控制信號可判定開關電路430及其他測試組件之操作。作為一實例，該等控制信號可操作開關電路430及TSV緩衝器電路440a至440b以將用於測試之一目標TSV 410耦合至放大器432。該等控制信號可自在記憶體器件400外部之組件(例如，耦合至記憶體器件400之一記憶體控制器)提供。在某些實施例中，該等控制信號中之一或多者可由記憶體器件400之額外組件(未展示) (諸如，舉例而言，定位於每一記憶體晶粒402a至402b及介面晶粒404中之移位暫存器電路)提供。
記憶體晶粒402a至402b及/或介面晶粒404之TSV 410、436可配置成一TSV區塊444。對應TSV可具有彼此垂直對準使得其在堆疊時經耦合之上部分及下部分。TSV區塊444可係其中定位有TSV的記憶體晶粒402a至402b之一區(經展示於圖4之虛線之間)。TSV區塊444可係彼此垂直對準之記憶體晶粒402a至402b及介面晶粒404中之每一者之一區。介面晶粒404中之TSV區塊444可包含含有介面晶粒404中之TSV 410、436之上部分之一區域。在某些實施例中，介面晶粒404之測試電路組件(例如，開關電路430、放大器432及/或力放大器434)可位於在TSV區塊444外部的介面晶粒404之一區域中(例如，未在記憶體晶粒402a至402b之TSV區塊444下面的介面晶粒404之一區域中)。在某些實施例中，測試電路組件可位於介面晶粒404之一空區域(例如，未含有其他組件的介面晶粒之一區域)中。在介面晶粒404之TSV區塊區外部的測試電路組件之位置可引起記憶體器件400之一經減小佔用面積。
圖5至圖16繪示根據本發明之各種實施例之各種不同測試電路。在某些實施例中，可在圖4之記憶體器件400中實施測試電路中之一或多者。此等測試電路中之每一者可涉及一或多個電路組件(例如，電流源電路438、TSV緩衝器電路440a至440b)，該一或多個電路組件可經選擇性地啟動及/或撤銷啟動，且沿著一電路路徑經由開關電路430耦合至放大器432。為簡潔起見，圖5至圖15中之每一者僅突出顯示一單個主動測試電路。然而，記憶體器件400可包含全部透過開關電路430選擇性地耦合至放大器432之多個不同測試電路。為了圖解說明清晰，圖5至圖16中之每一者省略記憶體器件400之分層結構，然而應理解，圖5至圖16中所展示之組件可安置於記憶體器件400之一或多個層中(例如，記憶體晶粒402a至402b及/或介面晶粒404中之一或多者中)。
圖5係根據本發明之一實施例之TSV電阻測試電路500之一示意圖。當開關電路430與放大器進行特定耦合時，可在圖4之記憶體器件400中實施TSV電阻測試電路500。由TSV電阻測試電路500執行之測試可判定一給定TSV是否具有充分導電性(例如，足夠低電阻)。舉例而言，TSV電阻測試電路500可用於判定記憶體器件之層是否沿著TSV充分地耦合。
TSV電阻測試電路500包含將使其電阻受測試之一目標TSV 510’以及其他TSV 510及一信號TSV 536。TSV 510’、510及536可將半導體記憶體器件之層耦合在一起。目標TSV 510’及非選定TSV 510耦合至TSV緩衝器電路540a及540b。TSV緩衝器電路540a及540b包含可用作開關之電晶體。目標TSV 510’使經耦合TSV緩衝器電路540a至540b中之所有四個開關經啟動，而非選定TSV 510耦合至TSV緩衝器電路540a至540b，非選定TSV 510使所有四個開關經撤銷啟動。非選定TSV 510可藉由改變TSV緩衝器電路540a至540b中之哪一者經啟動而經選擇以用於利用TSV電阻測試電路500進行未來測試。
電流源538透過TSV緩衝器電路540a耦合至目標TSV 510’。電流源538包含一電晶體，在TSV電阻測試期間啟動該電晶體(例如，藉由將一適當電壓施加至電晶體之閘極)以將目標TSV 510’耦合至電源供應電壓Vdd。力放大器534經由TSV緩衝器電路540b耦合至目標TSV 510’。力放大器534包含一差動放大器(例如，一運算放大器(operational amplifier或op-amp))，該差動放大器具有耦合至一參考電壓Vref之一非反相輸入。該差動放大器將一輸出電壓提供至一電晶體之閘極，該電晶體具有耦合至TSV緩衝器電路540b之一汲極及透過一電阻器R0耦合至接地之一源極。差動放大器之一反相輸入耦合於源極與電阻器R0之間。
TSV電阻測試電路500亦包含一經模型化核心電阻Rfl_core及一經模型化介面電阻Rfl_if。此等可表示沿著TSV電阻測試電路500之組件之間的耦合件而非***至電路500中之特定電阻元件之電阻。特定來說，經模型化核心電阻Rfl_core表示電流供應電路538與穿過記憶體晶粒(例如，圖4之記憶體晶粒402a至402b)之目標TSV 510’之間的電阻。Rfl_if表示目標TSV 510’與力放大器534之間的電阻。
電流供應電路538及力放大器534一起作用以產生一恆定參考電流Iref，該恆定參考電流Iref自電流供應電路538流動穿過目標TSV 510’且進入力放大器534。電流Iref可跨越目標TSV 510’產生一電壓Vx。TSV緩衝器電路540a可經由感測TSV 536將目標TSV 510’之一第一側耦合至放大器532之一第一輸入(Vin+)。TSV緩衝器電路540b可將目標TSV 510’之一第二側耦合至放大器532之一第二輸入(Vin-)。因此，由電流Iref跨越目標TSV 510’產生之電壓Vx可係放大器532之輸入之間的電壓差Vdif1 (Vdif1 = (Vin+) – (Vin-))。放大器532可提供一輸出Vout，該輸出Vout係Vx之一經放大版本(例如，藉由放大器532之一增益而增加)。
圖6係根據本發明之一實施例之一信號至信號TSV短路測試電路600之一示意圖。一般而言，信號至信號TSV短路測試電路600之佈局可類似於圖5之測試電路500。在某些實施例中，圖4之開關電路430可進行相同耦合以達成測試電路500及測試電路600，其中操作差異由TSV緩衝器電路540a至540b及640a至640b之啟動之一差異提供。
測試電路600可用於量測記憶體器件之毗鄰TSV之間的一短路。在製造記憶體器件期間，一無意電耦合件可形成於毗鄰TSV之間。舉例而言，留在表面上之一蝕刻殘留物可在毗鄰TSV之間形成一導電路徑。測試電路600以與測試電路500類似之一方式工作以藉由使一已知電流Iref流動穿過一電阻元件而量測一電阻，然而在測試電路600中，Iref可僅在毗鄰TSV之間(而非穿過一單個TSV，如在圖5之測試電路500中)流動。
類似於測試電路500，測試電路600包含一電流供應電路638及一力放大器634以及一放大器632。該等組件藉由包含一感測TSV 636、信號TSV 610及一目標信號TSV 610’之TSV來耦合。信號TSV 610、610’耦合至TSV緩衝器電路640a至640b。為了簡潔，將不再次闡述測試電路600之組件(類似於該等組件在測試電路500中之對應物)。
在測試電路600中，啟動將一目標TSV 610’耦合至力放大器634及放大器632之TSV緩衝器電路640b，但未啟動耦合至目標TSV 610’之另一側之TSV緩衝器電路640a。因此，目標TSV 610’未透過TSV緩衝器電路640a耦合至電流供應電路638及放大器632之另一輸入。替代地，啟動一相鄰TSV 610 (例如，毗鄰於目標信號TSV 610’之一信號TSV)之TSV緩衝器電路640a。將耦合至相鄰TSV 610之TSV緩衝器電路640b撤銷啟動。因此，用於使電流Iref流動之僅有路徑係自電流供應電路638、穿過緩衝器電路640a且進入相鄰TSV 610且接著跨越一(電位)短路進入目標TSV 610’且穿過經耦合TSV緩衝器電路640b進入力放大器634。
該短路可由耦合於目標TSV 610’與相鄰TSV 610之間的一電阻器模型化，該電阻器具有R_short之一電阻。此可表示沿著一短路路徑之一雜散電阻。電流Iref流動穿過R_short可產生一電壓，該電壓可經由耦合至相鄰TSV 610之TSV緩衝器電路 640a及耦合至目標TSV 610’之TSV緩衝器電路640b耦合至放大器632之輸入。放大器632可放大跨越短路之電壓，此可用於判定短路之電阻(及/或是否存在一短路)。可調整電流Iref及放大器632之增益以準確地量測/偵測R_short之一寬值陣列。
圖7A至圖7B係根據本發明之一實施例之一信號至信號短路測試組態中之TSV區塊700a至700b之操作之示意圖。圖7A至圖7B表示TSV區塊700a至700b之一「俯視」圖，其中信號TSV 710配置成一網格格式。在某些實施例中，TSV區塊700a至700b可實施圖4之層中之一者之TSV區塊444。信號TSV 710、710’中之每一者可沿著類似於圖6之測試電路600之一信號至信號TSV測試電路耦合至測試電路。圖7A至圖7B表示在一信號至信號TSV短路測試期間操作一TSV區塊700a至700b之一實例性方法。TSV區塊700a至700b可在一信號至信號TSV短路測試期間之不同操作階段表示相同TSV區塊。
信號TSV 710中之每一者可耦合至一x移位暫存器742a及一y移位暫存器742b。x移位暫存器742a及y移位暫存器742b可耦合至信號TSV 710之控制電路(例如，TSV緩衝器電路，諸如圖6之TSV緩衝器電路640a)。如所展示，移位暫存器742a、742b可判定沿著一給定列或行之TSV之啟動(經由耦合緩衝器電路)。因此，x移位暫存器742a可控制沿著行之TSV 710之啟動，而y移位暫存器742b可控制沿著列之TSV 710之啟動。在某些實施例中，移位暫存器742a、742b可係一給定器件之每一層(例如，圖4之記憶體晶粒402a至402b)之組件。
一測試電路(例如，圖6之測試電路600)可用於判定一目標TSV 710’與相鄰TSV之間的一短路。如關於圖6所論述，為測試一信號至信號TSV短路，應在啟動相鄰信號TSV 710的同時將目標TSV 710’撤銷啟動。在TSV區塊700a中，已藉由x移位暫存器將含有目標TSV 710’之行撤銷啟動。在移位區塊700a中，可判定目標TSV 710’與其相鄰TSV 710 (除了在與目標TSV 710’相同之行中之兩個相鄰TSV 710)之間的一短路。類似地，TSV區塊700b展示其中藉由y移位暫存器742b將含有目標TSV 710’之行撤銷啟動之一情景。在TSV區塊700b中，可判定目標TSV 710’與其相鄰TSV 710 (惟在與目標TSV 710’相同之列中的兩個相鄰TSV 710除外)之間的一短路。因此，為了測試目標TSV 710’周圍之所有相鄰TSV 710之間的一短路，可有必要操作如TSV區塊700a及700b兩者中所展示之TSV區塊。一記憶體器件(例如，圖4之記憶體器件400)之一控制器可操作移位暫存器以在一給定目標TSV 710’之信號至信號TSV短路測試期間在TSV區塊700a至700b之組態之間交替。因此，對於任何給定目標TSV 710’，可操作圖6之測試電路600兩次，在TSV區塊700a之組態中一次及在TSV區塊700b之組態中一次。
圖8係根據本發明之一實施例之一信號至Vdd TSV短路測試電路800之一示意圖。測試電路800可一般類似於圖5及圖6之分別測試電路500及600。測試電路800可藉由透過圖4之開關電路430之耦合及/或電路組件(例如，電流供應電路838、TSV緩衝器電路840a至840b等)之選擇性啟動來建立。為了簡潔，在此處將不再次詳細闡述與已關於圖4至圖6所闡述之彼等組件類似之組件。
信號至Vdd TSV短路測試電路800可用於判定/量測電源供應電壓(Vdd)與一目標TSV 810’之間的一短路。在某些實施例中，Vdd可利用類似於信號TSV 810及/或感測TSV 836之電源供應TSV穿過晶片之層而分佈。在某些實例中，電力TSV與信號TSV 810中之一或多者之間的一短路係可能的，從而沿著信號TSV 810導致不合意結果。在其他實例中，Vdd可經由其他結構短接至一信號TSV 810。
測試電路800經組態使得一電流Iref沿著耦合於Vdd與目標TSV 810’之間的一短路路徑818 (在此處經模型化為一短電阻器R_short)傳遞。類似於本文中所闡述之(圖5及圖6之)測試電路500及600，電流Iref產生耦合至一放大器832之一電壓。放大器832之輸出電壓Vout可用於判定及/或量測短路路徑818之電阻。
在測試電路800之實例性組態中，僅啟動耦合至目標TSV 810’之TSV緩衝器電路840b。將耦合至目標TSV 810’之TSV緩衝器電路840a以及其他信號TSV 810之TSV緩衝器電路840a至840b兩者撤銷啟動。亦將電流供應電路838撤銷啟動。因此，目標TSV 810’經由TSV緩衝器電路840b耦合至力放大器834且耦合至放大器832之一輸入。因此，電流Iref可僅由電源供應電壓Vdd與目標TSV 810’之間的一電位短路818產生。電流Iref可自Vdd流動穿過短路路徑818、穿過目標TSV 810’及TSV緩衝器電路840b且經由力放大器834到達接地。放大器832之一個輸入可經由TSV緩衝器電路840b耦合至目標TSV 810’之一個側，且另一輸入可耦合至Vdd。
圖9係根據本發明之一實施例之一信號至Vss TSV短路測試電路900之一示意圖。測試電路900可一般類似於圖5至圖6及圖8之分別測試電路500、600及800。測試電路900可藉由透過圖4之開關電路430之耦合及/或電路組件(例如，電流供應電路938、TSV緩衝器電路940a至940b等)之選擇性啟動而建立。為了簡潔，在此處將不再次詳細闡述與已關於圖4至圖8所闡述之彼等組件類似之組件。
測試電路900可判定及/或量測一目標TSV 910’與一接地電壓(例如，Vss)之間的一短路。在某些實施例中，接地電壓可沿著類似於信號TSV 910及感測TSV 936之接地TSV穿過器件之層而分佈。在某些情景(例如，製造缺陷)中，目標TSV 910’與接地電壓之間可存在一短路路徑918。在某些實施例中，短路路徑918可表示沿著記憶體晶粒(例如，進入晶粒之一基板)之一洩漏路徑。短路路徑918可經模型化為耦合至目標TSV 910’且耦合至接地電壓之一電阻器R_short。類似於本文中所闡述之其他測試電路500至800，測試電路900可藉由將一電流Ileak傳遞穿過目標TSV 910’且放大由電流Ileak產生之一電壓而操作。與先前所論述之測試電路不同，在測試電路900中，提供一額外電阻器RLS 942以依據Ileak產生一電壓。在某些實施例中，額外電阻器RLS可係圖4之開關電路430之一組件。
在測試電路900之實例性組態中，將所有TSV緩衝器電路940a至940b (除了耦合至目標TSV 910’之經啟動之TSV緩衝器電路940a)撤銷啟動。亦將電流供應電路938撤銷啟動。在某些實施例中，可將力放大器934撤銷啟動。額外電阻器942可耦合於放大器932之第一輸入與第二輸入之間。放大器之第一輸入亦可耦合至電源供應電壓Vdd。放大器之第二輸入可經由信號TSV 936及TSV緩衝器電路940a耦合至目標TSV 910’。
洩漏電流Ileak可自Vdd流動穿過額外電阻器942、感測TSV 936、TSV緩衝器電路940a、目標TSV 910’及短路路徑918到達接地。放大器932可放大由電流Ileak產生之跨越額外電阻器942之一電壓。跨越額外電阻器942之電壓Vdif1可在下文由方程式2給出：
Figure 02_image001
方程式2
圖10展示根據本發明之一實施例之一TSV總洩漏測試電路1000之一示意圖。測試電路1000可一般類似於圖9之測試電路900。測試電路1000可藉由透過圖4之開關電路430之耦合及/或電路組件(例如，電流供應電路1038、TSV緩衝器電路1040a至1040b等)之選擇性啟動而建立。為了簡潔，在此處將不再次詳細闡述與已關於圖4至圖8所闡述之彼等組件類似之組件。測試電路1000可判定/量測類似於圖9之測試電路900之一短路(或洩漏)路徑1018。然而，與涉及一單個目標TSV 910’之測試電路900不同，測試電路1000可判定/量測複數個目標TSV 1010’之一洩漏路徑1018。在某些實施例中，該複數個目標TSV 1010’可係一記憶體晶粒中之所有信號TSV，或可係記憶體晶粒中之一信號TSV群組。
一般而言，測試電路1000可在電路元件之間進行針對測試電路900進行之相同連接。然而，在測試電路1000中，啟動待測試之目標TSV 1010’中之每一者之TSV緩衝器電路1040a。因此，跨越額外電阻器1042之電壓Vdif1可取決於電流Ileak，此乃因其流動穿過耦合至經啟動目標TSV 1010’中之任一者之洩漏路徑1018。
圖11展示根據本發明之一實施例之一記憶體器件1100。在某些實施例中，記憶體器件1100可係圖4之記憶體器件400。記憶體器件1100可用於操作圖10之測試電路1000。為了清晰，未在記憶體器件1100之視圖中展示測試電路1000之特定組件及耦合件。記憶體器件1100可經展示為一「俯視」圖(與圖4中所表示之剖面圖完全不同)。TSV緩衝器電路1140a (及對應TSV)可配置成一網格以形成一TSV區塊。電流供應電路1138之行可配置於TSV區塊中之TSV緩衝器電路1140a之分組之間。晶粒1100之其他組件(諸如x移位暫存器1142a及y移位暫存器1142b)可配置在TSV區塊之一周邊周圍。記憶體器件1100包含力放大器1134及放大器1132，力放大器1134及放大器1132亦定位於在含有TSV區塊1144之區域外部的晶粒1100之一區域中。應理解，放大器1132及/或力放大器1134可定位於與TSV區塊及移位暫存器(舉例而言，其可在記憶體晶粒402a至402b中之每一者中)不同的器件之一層中(例如，介面晶粒404中)。
x移位暫存器1142a可係複數個不同移位暫存器XSR＜i＞ (其中i係自0至n之一索引計數器)，每一移位暫存器對應於TSV區塊1144之n個不同子群組1146中之一者。如圖11中所展示，TSV區塊1144之每一分組(子區塊) 1146包含TSV緩衝器電路1140a之8個行及20個列。每一子區塊1146可基於其與電流供應電路1138之耦合而進一步細分。一子區塊1146之每一列可耦合至一電流供應電路1138。前3個列可各自耦合至定位於列之左側上之一電流供應電路1138。接下來之3個列可耦合至定位於列之右側上之一電流供應電路1138。電流供應電路1138之放置可每3個列地進行交替。因此，沿著TSV區塊中之電流供應電路1138之一行向下，其可以其耦合至左邊還是右邊每3個列進行交替。在其他實例中，其他佈局(例如，在右側開始、自底部列至頂部列向上數而多於或少於3個列之間隔)亦係可能的。
記憶體器件1100可用於操作圖5至圖10中所闡述之測試電路500至1000中之一或多者。作為一實例，記憶體器件1100可操作圖9之信號至Vss TSV短路測試電路900及圖10之TSV總洩漏測試電路1000。可在一時間處測試TSV之不同分組。舉例而言，可立刻測試一整個晶粒以進行一通過/拒斥判定。作為另一實例，作為一故障分析之一部分，可測試較小TSV群組以便減小一洩漏發生率。當期望測試僅一單個TSV之短路時，可操作x移位暫存器1142a及y移位暫存器1142b使得僅啟動一單個TSV (例如，藉由僅啟動一單個列及行)。在某些情形中，可啟動多個子區塊，但僅x移位暫存器1142a中之一單個x移位暫存器可耦合至放大器1132。當期望立刻測試多個TSV時，可操作x移位暫存器1142a及y移位暫存器至1142b以啟動多個TSV緩衝器電路1140a (例如，藉由啟動多個列及行)。x移位暫存器1142a中之一或多者可耦合至放大器1132。
圖12至圖13係根據本發明之一實施例之一TSV裂縫測試電路1200之示意圖。測試電路1200可藉由透過圖4之開關電路430之耦合及/或電路組件(例如，電流供應電路1038、TSV緩衝器電路1040a至1040b等)之選擇性啟動而建立。為了簡潔，在此處將不再次闡述與已關於圖4至圖11所闡述之彼等組件類似之組件。TSV裂縫測試電路1200可用於判定一晶粒(例如，圖4之記憶體晶粒402a至402b)之一表面中是否存在一裂縫(或其他實體缺陷)。在某些實施例中，測試電路1200可用於判定在含有包含某一數目個信號TSV 1210之一TSV區塊1244的晶粒之一部分中或周圍存在裂縫。
測試電路1200可包含一裂縫測試路徑1207。電路路徑1207可係定位於TSV區塊1244周圍之一導電元件。在某些實施例中，電路路徑1207可至少部分地環繞TSV區塊1246之每一TSV 1210之一周界。裂縫電路路徑1207可(舉例而言)遵循在TSV 1210中之每一者之周界之全部或一部分周圍之一路徑。電路路徑1207可在不耦合至TSV 1210之情況下環繞TSV 1210。電路路徑1207之一個端可耦合至一接地電壓(例如，Vss)。電路路徑1207之另一端可耦合至一放大器1232之一第二輸入(透過感測TSV 1236)。類似於圖10之測試電路1000，放大器1232之第一輸入可耦合至一電源供應電壓Vdd，且放大器之第一輸入及第二輸入可透過具有一電阻RLS之一電阻器1242耦合在一起。
裂縫測試路徑1207可連接至一或多個量測分接頭1250。裂縫測試路徑1207可劃分成若干量測區1246，量測區1246可係任何兩個量測分接頭1250經耦合之位置之間的裂縫測試路徑1207之區段(亦存在在第一量測分接頭1246前面及在最後量測分接頭1246後面之量測區1246)。量測分接頭1250可用於選擇性地判定/量測沿著裂縫測試路徑1207之每一量測區1246之裂縫。該等量測分接頭可耦合至控制信號(例如，SidMatch及/或tmTsvCrack)及/或一移位暫存器1248。
在一項實施例中，每一量測分接頭1250可包括一對電晶體、一感測電晶體及一接地電晶體。該感測電晶體及該接地電晶體可係相反類型之電晶體。舉例而言，該感測電晶體可係具有耦合至裂縫測試路徑1207之一源極及耦合至感測TSV 1236之一汲極的一p型電晶體。該接地電晶體可係具有耦合至裂縫測試路徑1207之一源極及耦合至一接地電壓(例如，Vss)之一汲極的一n類型電晶體。兩個電晶體之閘極可共同耦合至一NAND邏輯閘之輸出。該NAND邏輯閘可接受一命令信號線及移位暫存器1248之值中之一者作為輸入。
圖13展示裂縫偵測測試電路1200之操作。兩個命令信號SidMatch及TsvCrack可兩者均處於一正狀態中。SidMatch在含有待操作之測試電路1200之層中可為正的(例如，一高邏輯位準，Vdd)且在所有其它層中為負的(例如，一低邏輯位準，一接地電壓)。命令信號TsvCrack可為作用的以指示正在發生一裂縫測試。兩個命令信號耦合至一AND閘，該AND閘將一輸出提供至量測分接頭1250之NAND閘之一個端子。當所耦合命令信號兩者均為正時，該AND閘可僅提供一正信號(例如，一高邏輯值Vdd)，此指示正在以特定位準發生一裂縫測試。量測分接頭1250之NAND閘中之每一者之另一輸入端子連接至移位暫存器1248之一數位。
當操作移位暫存器1248時，移位暫存器1248之數位中之一者以跨越移位暫存器1248 (如所展示，自左至右)之序列自一低邏輯位準(一「0」)改變至一高邏輯位準(「1」)。由於量測分接頭1250中之每一者中之兩個電晶體係為相反類型，因此電晶體中之一者係「接通」(允許電流流動)，而另一者係「關斷」(阻擋電流流動)。假定命令信號SidMatch及TsvCrack兩者係作用的，移位暫存器1248之所耦合數位之值可判定量測分接頭1250中之每一者之啟動狀態。耦合至具有「1」之一值之一移位暫存器1248數位之一經啟動量測分接頭1250可具有一主動感測電晶體及一非主動接地電晶體，其可在量測分接頭1250耦合至裂縫測試路徑1207之點處將裂縫測試路徑1207耦合至感測TSV 1236。耦合至具有「0」之一值之一移位暫存器1248數位之一未經啟動量測分接頭1250可具有一主動接地電晶體及一非主動感測電晶體，其可在量測分接頭1250耦合至裂縫測試路徑1207之點處將裂縫測試路徑1207耦合至接地。
以此方式，可在耦合至「1」之一移位暫存器1248值之一量測分接頭1250與耦合至「0」之一移位暫存器值之一量測分接頭1250之間啟動一量測區1246。當經啟動量測區1246中不存在一裂縫時(例如，當電路路徑1207在彼區中係連續的時)，跨越電阻器1242可存在大約Vdd之一電壓差Vdif1。若沿著經啟動量測區1246存在一斷開或部分斷開(例如，由一製造缺陷引起的電阻之一增加)，則電壓Vdif1將減小，且放大器1232之輸出電壓Vout亦將減小。
圖14至圖15係根據本發明之一實施例之一TSV裂縫測試電路1400之示意圖。測試電路1400可藉由透過圖4之開關電路430之耦合及/或電路組件(例如，電流供應電路438、TSV緩衝器電路440a至440b等)之選擇性啟動而建立。測試電路1400可一般類似於圖12之測試電路1200。為了簡潔，在此處將不再次詳細闡述與已關於圖12至圖13所闡述之彼等組件類似之組件。
與測試電路1200相比較，在測試電路1400中，量測分接頭1450可配置於TSV區塊1444之相對側上。量測分接頭1450可沿著裂縫測試路徑1407沿著TSV區塊1444之相對側交替地配置。因此，每一對量測分接頭1450之間的量測區1446可僅係TSV 1410之一單個行。移位暫存器1448及量測分接頭1450可一般位於由TSV區塊1444界定之區域中或周圍。放大器1442可位於由TSV區塊1444界定之區域外部。與放大器1442相比較，移位暫存器1448及量測分接頭1450可具有一經減小大小(例如，更少電路額外負擔)。
圖16係根據本發明之一實施例之一開關電路1600之一示意圖。開關電路1600可係圖4之開關電路430之一實施方案。開關電路1600經展示為耦合至一放大器1632而且耦合至一感測TSV 1636、目標TSV 1610’、其它信號TSV 1610及TSV緩衝器電路1640a至1640b。開關電路1600可包含一額外電阻器1642以及複數個開關1650a至1650h，其中之每一者可耦合至一或多個命令信號TM1至TM4。
開關電路1600可用於針對圖5至圖15中所闡述之測試電路中之一或多者組態一記憶體器件(例如，圖4之記憶體器件400)。開關電路1600可接收命令信號TM1至TM4。命令信號TM1至TM4中之每一者可與測試電路組態中之一者對應。在開關電路1600之特定實施例中，TM1對應於信號至信號TSV測試電路(例如，圖6之測試電路600)，TM2對應於信號至Vdd TSV測試電路(例如，圖8之測試電路800)，TM3對應於一信號至Vss TSV測試電路(例如，圖9之測試電路900)，且TM4對應於一TSV裂縫測試電路(例如，圖12至圖15之測試電路1200至1400)。命令信號TM1至TM4可提供至一或多個開關1650a至1650h以在耦合至其之命令信號TM1至TM4中之一者(或多者)係作用的時選擇性地啟動開關1650a至1650h。當一開關耦合至命令信號TM1至TM4中之一者以上時，其可透過一OR邏輯閘耦合至命令信號TM1至TM4，該OR邏輯閘可在經耦合命令信號中之任一者係正的時提供一正信號。該開關可回應於一正信號而閉合(啟動)且回應於一負信號而斷開。在某些實施例中，開關1650a至1650h中之每一者可係諸如一電晶體之一固態器件。
開關1650a耦合於信號TSV 1610 (包含目標TSV 1610’)與感測TSV 1636之間。可藉由命令信號TM1至TM3中之任一者(例如，涉及一或多個信號TSV 1610之測試電路中之任一者)啟動開關1650a。開關1650b可耦合於感測TSV 1636與裂縫測試路徑(例如，圖12至圖15之測試電路1200及1400)之間且可回應於命令信號TM4而經啟動。開關1650c可回應於命令信號TM1而將感測TSV 1636選擇性地耦合至放大器1632之一第一輸入。開關1650d可回應於命令信號TM2至TM4中之任一者而將一電源供應電壓選擇性地耦合至放大器1632之第一輸入。開關1650e可回應於命令信號TM3或TM4中之任一者而將感測TSV 1636選擇性地耦合至放大器1632之一第二輸入。開關1650f可回應於TM3或TM4而將放大器1632之第一輸入耦合至額外電阻器1642。開關1650g亦可回應於TM3或TM4之啟動而將額外電阻器1642之另一側類似地耦合至放大器1632之第二輸入。開關1650h可回應於命令信號TM1或TM2之啟動而將放大器1632之第二輸入選擇性地耦合至TSV緩衝器1640b。
當然，應瞭解，根據本發明系統、器件及方法，本文中所闡述之實例、實施例或程序中之任一者可與一或多個其他實例、實施例及/或程序組合或可在分開之器件或器件部分之間分開及/或執行。
最終，以上論述意欲僅說明本發明系統且不應解釋為將所附申請專利範圍限於任一特定實施例或實施例群組。因此，雖然已參考例示性實施例特別詳細地闡述本發明系統，但亦應瞭解，熟習此項技術者可在不背離如以下申請專利範圍中所陳述之本發明系統之較寬廣且預期精神及範疇之情況下設想眾多修改及替代實施例。因此，說明書及圖式被視為具有一說明性方式且不意欲限制所附申請專利範圍之範疇。
100:記憶體器件 102:記憶體晶片/記憶體晶粒 104:介面晶片/介面晶粒 106:比較器 108:複製電路 110:基板穿孔 110’:目標基板穿孔 110」:基板穿孔 114:緩衝器電路/基板穿孔緩衝器電路 116:緩衝器電路/基板穿孔緩衝器電路 118:洩漏路徑 200:記憶體器件 202:記憶體晶粒/晶粒 206:比較器 207:裂縫測試路徑 208:判斷電壓源 209:電壓源 210:基板穿孔 211:重設電路 220:裂縫 300:介面晶粒 322:方塊圖表示 323:方塊圖表示 324:基板穿孔區塊 325:基板穿孔測試區塊 400:記憶體器件 402a:記憶體晶粒/層 402b:記憶體晶粒/層 404:介面晶粒 407:裂縫測試路徑/裂縫測試電路 410:矽穿孔/信號矽穿孔/目標矽穿孔 430:開關電路 432:放大器 434:力放大器 436:矽穿孔/感測矽穿孔 438:電流供應電路/電流源電路 440a:基板穿孔緩衝器電路 440b:基板穿孔緩衝器電路 444:基板穿孔區塊 500:基板穿孔電阻測試電路/電路/測試電路 510:基板穿孔/非選定基板穿孔 510’:目標基板穿孔 532:放大器 534:力放大器 536:信號基板穿孔/感測基板穿孔 538:電流源/電流供應電路 540a:基板穿孔緩衝器電路 540b:基板穿孔緩衝器電路 600:信號至信號基板穿孔短路測試電路/測試電路 610:信號基板穿孔/基板穿孔 610’:信號基板穿孔/目標基板穿孔 632:放大器 634:力放大器 636:感測基板穿孔 638:電流供應電路 640a:基板穿孔緩衝器電路 640b:基板穿孔緩衝器電路 700a:基板穿孔區塊/移位區塊 700b:基板穿孔區塊 710:信號基板穿孔/基板穿孔 710’:目標基板穿孔 742a:x移位暫存器/移位暫存器 742b:y移位暫存器/移位暫存器 800:信號至Vdd基板穿孔短路測試電路/測試電路 810:信號基板穿孔 810’:目標基板穿孔 818:短路路徑/電位短路 832:放大器 834:力放大器 836:感測基板穿孔 838:電流供應電路 840a:基板穿孔緩衝器電路 840b:基板穿孔緩衝器電路 900:信號至Vss基板穿孔短路測試電路/測試電路 910:信號基板穿孔 910’:目標基板穿孔 918:短路路徑 932:放大器 934:力放大器 936:感測基板穿孔/信號基板穿孔 938:電流供應電路 940a:基板穿孔緩衝器電路 940b:基板穿孔緩衝器電路 942:電阻器 1000:基板穿孔總洩漏測試電路/測試電路 1010’:目標基板穿孔 1018:洩漏路徑/短路路徑 1038:電流供應電路 1040a:基板穿孔緩衝器電路 1040b:基板穿孔緩衝器電路 1042:電阻器 1100:記憶體器件/晶粒 1132:放大器 1134:力放大器 1138:電流供應電路 1140a:基板穿孔緩衝器電路 1142a:x移位暫存器 1142b:y移位暫存器 1144:基板穿孔區塊 1146:子群組/分組/子區塊 1200:基板穿孔裂縫測試電路/測試電路/裂縫偵測測試電路 1207:裂縫測試路徑/電路路徑/裂縫電路路徑 1210:信號基板穿孔/基板穿孔 1232:放大器 1236:感測基板穿孔 1242:電阻器 1244:基板穿孔區塊 1246:量測區/量測分接頭 1248:移位暫存器 1250:量測分接頭 1400:基板穿孔裂縫測試電路/測試電路 1407:裂縫測試路徑 1410:基板穿孔 1442:放大器 1444:基板穿孔區塊 1446:量測區 1448:移位暫存器 1450:量測分接頭 1600:開關電路 1610:信號基板穿孔 1610’:目標基板穿孔 1636:感測基板穿孔 1640a:基板穿孔緩衝器電路 1640b:基板穿孔緩衝器電路/基板穿孔緩衝器 1642:電阻器 1650a:開關 1650b:開關 1650c:開關 1650d:開關 1650e:開關 1650f:開關 1650g:開關 1650h:開關 Ileak:電流/洩漏電流 Iref:恆定參考電流/電流 R0:電阻器 RLS:電阻器/電阻 R_short:電阻/短路電阻器 TM1:命令信號 TM2:命令信號 TM3:命令信號 TM4:命令信號 Vdd:電源供應電壓 Vdif1:差動電壓輸入/差動輸入電壓/輸入/電壓差/電壓 Vin+:第一輸入電壓/電壓/第一輸入 Vin-:第二輸入電壓/第二輸入 Vout:輸出/輸出電壓 Vref:參考電壓 Vx:電壓 XSR＜0＞:移位暫存器 XSR＜1＞:移位暫存器 XSR＜2＞:移位暫存器 XSR＜n-2＞:移位暫存器 XSR＜n-1＞:移位暫存器
圖1係具有一洩漏測試電路之一先前技術記憶體器件之一示意圖。
圖2係具有一裂縫偵測測試電路之一先前技術記憶體器件之一示意圖。
圖3係一先前技術介面晶粒之一方塊圖。
圖4係根據本發明之一實施例之一記憶體器件之一示意圖。
圖5係根據本發明之一實施例之TSV電阻測試電路之一示意圖。
圖6係根據本發明之一實施例之一信號至信號TSV短路測試電路之一示意圖。
圖7A至圖7B係根據本發明之一實施例之一信號至信號短路測試組態中之TSV區塊之操作之示意圖。
圖8係根據本發明之一實施例之一信號至Vdd TSV短路測試電路之一示意圖。
圖9係根據本發明之一實施例之一信號至Vss TSV短路測試電路之一示意圖。
圖10係根據本發明之一實施例之一TSV總洩漏測試電路之一示意圖。
圖11係根據本發明之一實施例之一記憶體器件之一示意圖。
圖12係根據本發明之一實施例之一TSV裂縫測試電路之一示意圖。
圖13係根據本發明之一實施例之一TSV裂縫測試電路之操作之一示意圖。
圖14係根據本發明之一實施例之一替代TSV裂縫測試電路之一示意圖。
圖15係根據本發明之一實施例之一替代裂縫測試電路之操作之一示意圖。
圖16係根據本發明之一實施例之一開關電路之一示意圖。
400:記憶體器件
402a:記憶體晶粒/層
402b:記憶體晶粒/層
404:介面晶粒
407:裂縫測試路徑/裂縫測試電路
410:矽穿孔/信號矽穿孔/目標矽穿孔
430:開關電路
432:放大器
434:力放大器
436:矽穿孔/感測矽穿孔
438:電流供應電路/電流源電路
440a:基板穿孔緩衝器電路
440b:基板穿孔緩衝器電路
444:基板穿孔區塊
Vdd:電源供應電壓
Vin+:第一輸入電壓/電壓/第一輸入
Vin-:第二輸入電壓/第二輸入
Vout:輸出/輸出電壓

Claims (20)

  1. 一種測試裝置，其包括：一介面(IF)晶粒；及至少一個記憶體晶粒，其中該至少一個記憶體晶粒透過複數個矽/基板穿孔(TSV)堆疊於該介面晶粒上方；其中該介面晶粒包括經組態以耦合至該複數個TSV中之選定一者或若干者以執行以下各項中之至少一者的一儀表放大器(instrumentation amplifier)：一第一測試，其用以量測關於該複數個TSV中之一目標TSV與該複數個TSV中之一或多個其他TSV之間的一電壓降之一第一電壓降；一第二測試，其用以量測關於該複數個TSV中之一目標TSV與一第一電源供應線之間的一電壓降之一第二電壓降；一第三測試，其用以量測關於該複數個TSV中之一目標TSV與一第二電源供應線之間的一電壓降之一第三電壓降；及一第四測試，其用以量測關於跨越形成於該複數個TSV周圍之一導電線之一電壓降之一第四電壓降。
  2. 如請求項1之裝置，其中該儀表放大器包含第一輸入節點及第二輸入節點；且其中藉由以下方式執行該第一測試：使一電流流動穿過該目標TSV及該一或多個其他TSV，將該儀表放大器之該第一輸入節點耦合至該目標TSV，及 將該儀表放大器之該第二輸入節點耦合至一或多個TSV。
  3. 如請求項1之裝置，其中該儀表放大器包含第一輸入節點及第二輸入節點；且其中藉由以下方式執行該第二測試：使一電流流動穿過該第一電源線與該第二電源線之間的該目標TSV，將該儀表放大器之該第一輸入節點耦合至該第一電源線，及將該儀表放大器之該第二輸入節點耦合至目標TSV。
  4. 如請求項1之裝置，其中該介面晶粒進一步包括一電阻器；其中該儀表放大器包含第一輸入節點及第二輸入節點；且其中藉由以下方式執行該第三測試：將該電阻器耦合於該儀表放大器之該第一輸入節點與該第二輸入節點之間，及使一電流穿過位於該第一電源線與該第二電源線之間的該電阻器流動至該目標TSV中。
  5. 如請求項1之裝置，其中該介面晶粒進一步包括一電阻器；其中該儀表放大器包含第一輸入節點及第二輸入節點；且其中藉由以下方式執行該第四測試： 將該電阻器耦合於該儀表放大器之該第一輸入節點與該第二輸入節點之間，及使一電流穿過位於該第一電源線與該第二電源線之間的該電阻器流動至導電線中。
  6. 一種測試裝置，其包括：一介面(IF)晶粒，其包括耦合至一開關電路(switch circuit)之一放大器；及一記憶體晶粒，其堆疊於該介面晶粒上，該記憶體晶粒包括複數個測試電路，其中該開關電路將該複數個測試電路中之一測試電路選擇性地耦合至該放大器，並且該複數個測試電路選擇性地經組態以執行至少一第一類型之測試及一第二類型之測試。
  7. 如請求項6之裝置，其中該放大器係一儀表放大器。
  8. 如請求項6之裝置，其中該記憶體晶粒包括配置成一矽/基板穿孔(TSV)區塊之複數個TSV。
  9. 如請求項8之裝置，其中該放大器定位於在與該TSV區塊垂直對準之一區域外部的該介面晶粒之一區域中。
  10. 如請求項8之裝置，其中該複數個TSV中之每一者經由一TSV緩衝器電路選擇性地耦合至該複數個測試電路。
  11. 如請求項10之裝置，其中該複數個TSV緩衝器電路耦合至該記憶體晶粒中之一第一移位暫存器及一第二移位暫存器。
  12. 如請求項8之裝置，其中該複數個TSV經由一電流供應電路選擇性地耦合至一電源供應電壓。
  13. 如請求項6之裝置，其中開關電路包括複數個開關，其中該複數個開關中之每一者耦合至複數個控制信號中之一或多者，該複數個控制信號中之每一者對應於該複數個測試電路中之一者。
  14. 一種測試裝置，其包括：一記憶體晶粒，其包括複數個TSV，其中該等TSV配置成一TSV區塊；及一介面晶粒，其包括選擇性地耦合至該等TSV之一放大器，其中該記憶體晶粒堆疊於該介面晶粒上，該介面晶粒具有與該經堆疊記憶體晶粒之該TSV區塊垂直對準之一TSV區塊，且其中該放大器定位於在該TSV區塊外部的該介面晶粒之一區域中。
  15. 如請求項14之裝置，其中該介面晶粒進一步包括一開關電路以將該放大器選擇性地耦合至複數個測試電路中之一測試電路。
  16. 如請求項14之裝置，其中該TSV區塊之該複數個TSV配置成一網 格，且其中該記憶體晶粒進一步包括定位於該TSV區塊中且配置成介於該複數個TSV之若干行之間的若干行之電流供應電路。
  17. 一種測試裝置，其包括：複數個矽/基板穿孔(TSV)；一裂縫測試路徑，其中該裂縫測試路徑至少部分地環繞該複數個TSV中之每一者之一周界；複數個量測分接頭，其耦合至該裂縫測試路徑；一移位暫存器，其耦合至該複數個量測分接頭，其中該移位暫存器選擇性地啟動該複數個量測分接頭中之一或多者以判定該裂縫測試路徑之一作用量測區；及一放大器，其耦合至該作用量測區。
  18. 如請求項17之裝置，其中該移位暫存器包括複數個數位(digits)，其中每一數位耦合至該複數個量測分接頭中之一者，且其中該數位之值判定該所耦合量測分接頭之啟動狀態。
  19. 如請求項17之裝置，其中該作用量測區位於一經啟動量測分接頭與一未經啟動量測分接頭之間。
  20. 如請求項17之裝置，其中該複數個TSV配置成一TSV區塊，且其中該複數個量測分接頭交替地配置於該TSV區塊之相對側上。
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