KR102613884B1 - Dvd 개선을 위한 q-게이팅 적용 장치 및 방법 - Google Patents

Dvd 개선을 위한 q-게이팅 적용 장치 및 방법 Download PDF

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Abstract

DVD 개선을 위한 Q-게이팅 적용 장치 및 방법이 개시된다. Q-게이팅 미적용 회로 레이아웃을 기반으로 Q-게이팅 미적용 칩 레이아웃을 생성하는 칩 레이아웃 생성 모듈; 상기 칩 레이아웃 생성 모듈에서 생성된 Q-게이팅 미적용 칩 레이아웃에 대해 DVD 시뮬레이션을 실행하는 DVD 시뮬레이션 실행 모듈; 상기 DVD 시뮬레이션 실행 모듈에서 실행된 DVD 시뮬레이션 결과를 통해 DVD 영역을 감지하는 DVD 감지 모듈; 상기 DVD 감지 모듈에서 감지된 DVD 영역으로 구성되는 VD 인스턴스 리스트를 생성하는 VD 인스턴스 리스트 생성 모듈; 상기 VD 인스턴스 리스트 생성 모듈에서 생성된 VD 인스턴스 리스트에서 메모리/레지스터 연결 로직의 VD 인스턴스를 제거하는 메모리/레지스터 연결 로직 VD 인스턴스 제거 모듈; 상기 메모리/레지스터 연결 로직 VD 인스턴스 제거 모듈에서 메모리/레지스터 연결 로직의 VD 인스턴스가 제거된 VD 인스턴스 리스트를 출력하는 VD 인스턴스 리스트 출력 모듈; 상기 VD 인스턴스 리스트 출력 모듈에서 출력된 VD 인스턴스 리스트에 따라 Q-게이팅 적용 스크립트를 자동 생성하는 Q-게이팅 적용 스크립트 자동 생성 모듈; 상기 Q-게이팅 적용 스크립트 자동 생성 모듈에서 자동 생성된 Q-게이팅 적용 스크립트를 실행하여 상기 Q-게이팅 미적용 칩 레이아웃을 자동 수정하는 칩 레이아웃 자동 수정 모듈을 구성한다.

Description

DVD 개선을 위한 Q-게이팅 적용 장치 및 방법{APPARATUS AND METHOD FOR APPLYING Q-GATING FOR DYNAMIC VOLTAGE DROP IMPROVEMENT}
본 발명은 Q-게이팅(Q-gating) 적용 장치 및 방법에 관한 것으로서, 좀 더 구체적으로는 DVD(dynamic voltaege drop) 개선을 위한 Q-게이팅 적용 장치 및 방법에 관한 것이다.
반도체 회로에서 전압 강하(voltage drop)이 발생하는 경우에는 DeCap을 강제로 추가하거나 Power-FP에 따른 셀을 이동하는 방식으로 전압 강하를 해소하는 방식으로 설계 수정을 한다.
그런데, 이러한 방식은 추가적인 공간을 많이 필요로 하기 때문에 실제 물리적인 칩 상에서 공간이 부족하여 수정이 어려워지는 경우도 많이 있다.
이에, 반도체 회로의 회로 레이아웃(circuit layout)을 설계하는 초기 단계에 여러 전압 강하 후보 영역에 미리 Q-게이팅(Q-gating)을 적용하여 전압 강하를 미리 방지하는 방식이 많이 이용되고 있다. Q-게이팅은 비교적 공간을 적게 차지하는 장점이 있지만, 실제로 전압 강하가 발생하지 않는 영역에 Q-게이팅이 적용되는 경우가 많고, Q-게이팅이 적용되지 않은 영역에서도 전압 강하가 발생하게 되어 여전히 효율적이지 못하다는 문제점이 있다.
등록특허공보 10-1871078 등록특허공보 10-2074319
본 발명의 목적은 DVD 개선을 위한 Q-게이팅 적용 장치를 제공하는 데 있다.
본 발명의 다른 목적은 DVD 개선을 위한 Q-게이팅 적용 방법을 제공하는 데 있다.
상술한 본 발명의 목적에 따른 DVD 개선을 위한 Q-게이팅 적용 장치는, 사용자 입력에 따라 회로 레이아웃을 설계하는 회로 레이아웃 설계 모듈; 상기 회로 레이아웃 설계 모듈에서 설계된 회로 레이아웃에 Q-게이팅을 적용하는 Q-게이팅 자동 적용 모듈; 상기 Q-게이팅 자동 적용 모듈에서 Q-게이팅이 적용된 회로 레이아웃에 기반하여 칩 레이아웃을 생성하는 칩 레이아웃 생성 모듈을 포함하도록 구성될 수 있다.
여기서, 상기 칩 레이아웃 생성 모듈에서 생성된 칩 레이아웃을 출력하는 칩 레이아웃 출력 모듈을 더 포함하도록 구성될 수 있다.
상술한 본 발명의 다른 목적에 따른 DVD 개선을 위한 Q-게이팅 적용 방법은, 회로 레이아웃 설계 모듈이 사용자 입력에 따라 회로 레이아웃을 설계하는 단계; Q-게이팅 자동 적용 모듈이 상기 회로 레이아웃 설계 모듈에서 설계된 회로 레이아웃에 Q-게이팅을 적용하는 단계; 칩 레이아웃 생성 모듈이 상기 Q-게이팅 자동 적용 모듈에서 Q-게이팅이 적용된 회로 레이아웃에 기반하여 칩 레이아웃을 생성하는 단계를 포함하도록 구성될 수 있다.
여기서, 칩 레이아웃 출력 모듈이 상기 칩 레이아웃 생성 모듈에서 생성된 칩 레이아웃을 출력하는 단계를 더 포함하도록 구성될 수 있다.
상술한 DVD 개선을 위한 Q-게이팅 적용 장치 및 방법에 의하면, 물리적인 칩 레이아웃에 대해 DVD 시뮬레이션을 수행하여 실제로 DVD가 발생한 영역에 대해서 Q-게이팅을 적용하도록 구성됨으로써, 물리적인 칩 사이즈가 불필요하게 커지는 것을 방지하고 공간 활용성과 효율성을 높일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 DVD 개선을 위한 Q-게이팅 적용 장치의 블록 구성도이다.
도 2의 (A)는 Q-게이팅 적용전 회로이며, (B)는 적용후 회로이며, C1, C2 회로를 Q에서 SI로 연결되는 스캔에서 분리 후 고정하는 회로도이다.
도 3은 불량 검침률이 발생되는 메모리/레지스터 연결 로직의 회로도이며, 스캔 레지스터에 Q-게이팅이 적용되면 불량 검침률이 감소하고, Q-게이팅 대상에서 제외시키면 불량 검침률에 영향을 주지 않는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 DVD 개선을 위한 Q-게이팅 적용 방법의 흐름도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 발명을 실시하기 위한 구체적인 내용에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 DVD 개선을 위한 Q-게이팅 적용 장치의 블록 구성도이다. 그리고 도　2의 (A)는　-게이팅 적용전 회로이며 (B)는 적용후 회로이며, 구체적으로는 도 2의 (A)는 DVD를 발생하는 회로의 구조이며,　도 2의 (B)는　DVD를 개선하기 위한　Q-게이팅을 적용한 회로이다.　 구체적으로는 스캔을 제외한 나머지를 분리해서 고정 하므로　DVD　문제를 해결할 수 있는 회로이다. 도 3은 불량 검침률이 발생되는 메모리/레지스터 연결 로직의 회로도이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 DVD 개선을 위한 Q-게이팅 적용 장치는 회로 레이아웃(circuit layout) 설계 모듈(101), Q-게이팅(Q-gating) % 입력 모듈(102), Q-게이팅 자동 적용 모듈(103), Q-게이팅 미적용 회로 레이아웃 출력 모듈(104), Q-게이팅 적용 회로 레이아웃 출력 모듈(105), DRC(design rule check) 실행 모듈(106), 칩 레이아웃(chip layout) 생성 모듈(107), 칩 레이아웃 저장 모듈(108), DVD(dynamic voltage drop) 시뮬레이션 실행 모듈(109), DVD 감지 모듈(110), VD 인스턴스 리스트(voltage drop instance list) 생성 모듈(111), Q-게이팅 제외 상태 DVD 시뮬레이션 실행 모듈(112), Q-게이팅 제외 상태 DVD 감지 모듈(113), Q-게이팅 삭제 모듈(114), Q-게이팅 추가용 VD 인스턴스 리스트 생성 모듈(115), 메모리/레지스터 연결 로직 VD 인스턴스 제거 모듈(116), VD 인스턴스 리스트 출력 모듈(117), Q-게이팅 적용 스크립트 자동 생성 모듈(118), 칩 레이아웃 자동 수정 모듈(119), DVD 해소 검증 제어 모듈(120), 칩 레이아웃 출력 모듈(121), 칩 레이아웃 PNR(chip layout place and route) 오류 출력 모듈(122), DeCap추가/Power-FP개선 모듈(123)을 포함하도록 구성될 수 있다.
회로 레이아웃 설계 모듈(101)은 사용자 입력에 따라 회로 레이아웃을 설계하도록 구성될 수 있다.
Q-게이팅 % 입력 모듈(102)은 회로 레이아웃 설계 모듈(101)에서 설계된 회로 레이아웃에 대한 Q-게이팅 %를 사용자로부터 입력받도록 구성될 수 있다.
Q-게이팅 자동 적용 모듈(103)은 Q-게이팅 % 입력 모듈(102)에서 입력받은 Q-게이팅 %에 따라 회로 레이아웃 설계 모듈(101)에서 설계된 회로 레이아웃에 Q-게이팅을 자동 적용하도록 구성될 수 있다.
Q-게이팅을 적용하는 경우 플립플롭(flip-flop) 또는 레지스터(register) 등에서 회로의 동적을 제어하거나 동적 전력 소비를 최적화할 수 있다. 도 2는 스캔 플립플롭 회로에 Q-게이팅이 적용되기 전과 후의 회로를 예시하고 있다.
이러한 Q-게이팅은 DVD가 발생하는 영역에 적용되어 DVD를 해소하는 데 활용될 수 있다. 기존에는DeCap 추가나 Power-FP 개선을 통해 수동으로 칩 레이아웃을 수정하여 DVD를 해소하였지만, Q-게이팅을 적용하는 경우 보다 적은 면적을 차지하면서 간단하게 DVD를 해소할 수 있는 장점이 있다.
Q-게이팅 미적용 회로 레이아웃 출력 모듈(104)은 회로 레이아웃 설계 모듈(101)에서 설계된 회로 레이아웃에서 Q-게이팅이 미적용된 버전의 Q-게이팅 미적용 회로 레이아웃을 출력하도록 구성될 수 있다.
Q-게이팅 적용 회로 레이아웃 출력 모듈(105)은 회로 레이아웃 설계 모듈(101)에서 설계된 회로 레이아웃에서 Q-게이팅이 적용된 버전의 Q-게이팅 적용 회로 레이아웃을 출력하도록 구성될 수 있다.
DRC 실행 모듈(106)은 Q-게이팅 미적용 회로 레이아웃 출력 모듈(104)에서 출력된 Q-게이팅 미적용 회로 레이아웃 또는 Q-게이팅 적용 회로 레이아웃 출력 모듈(105)에서 출력된 Q-게이팅 적용 회로 레이아웃에 대해 DRC를 실행하도록 구성될 수 있다.
칩 레이아웃 생성 모듈(107)은 DRC 실행 모듈(106)이 각각 실행된 후의 Q-게이팅 미적용 회로 레이아웃 또는 Q-게이팅 적용 회로 레이아웃을 기반으로 Q-게이팅 미적용 칩 레이아웃 또는 Q-게이팅 적용 칩 레이아웃을 생성하도록 구성될 수 있다. 칩 레이아웃 생성 모듈(107)은 물리적인(physical) 칩 레이아웃을 생성할 수 있다.
칩 레이아웃 저장 모듈(108)은 칩 레이아웃 생성 모듈(107)에서 생성된 Q-게이팅 미적용 칩 레이아웃 또는 Q-게이팅 적용 칩 레이아웃이 저장되도록 구성될 수 있다.
DVD 시뮬레이션 실행 모듈(109)은 칩 레이아웃 저장 모듈(108)에 저장된 Q-게이팅 미적용 칩 레이아웃에 대해 DVD 시뮬레이션을 실행하도록 구성될 수 있다.
DVD 감지 모듈(110)은 DVD 시뮬레이션 실행 모듈(109)에서 실행된 DVD 시뮬레이션 결과를 통해 DVD 영역을 감지하도록 구성될 수 있다.
VD 인스턴스 리스트 생성 모듈(111)은 DVD 감지 모듈(110)에서 감지된 DVD 영역으로 구성되는 VD 인스턴스 리스트를 생성하도록 구성될 수 있다.
회로 레이아웃의 설계 단계에서 미리 Q-게이팅을 소정 %만큼 미리 부여하는 경우에는 실제로 전압 강하가 발생하지 않는 영역에도 Q-게이팅을 적용하게 되어 사실상 칩 레이아웃의 효율성이 떨어지게 되지만, 이와 같이 칩 레이아웃 후에 DVD를 감지하여 Q-게이팅을 적용할 영역을 리스트업(list-up)하면, Q-게이팅의 수가 현저하게 줄고 칩 레이아웃의 면적이나 효율성, 단가 면에서 상당한 장점을 갖게 된다.
Q-게이팅 제외 상태 DVD 시뮬레이션 실행 모듈(112)(112)(109)은 칩 레이아웃 저장 모듈(108)에 저장된 Q-게이팅 적용 칩 레이아웃에서 Q-게이팅을 제외한 상태에서 DVD 시뮬레이션을 실행하도록 구성될 수 있다. 즉, Q-게이팅 적용 칩 레이아웃에는 이미 회로 레이아웃의 설계 단계에서 Q-게이팅이 미리 부여되어 있지만, DVD 시뮬레이션은 Q-게이팅을 제외한 상태에서 실행되도록 구성될 수 있다.
Q-게이팅 제외 상태 DVD 감지 모듈(113)은 Q-게이팅 제외 상태 DVD 시뮬레이션 실행 모듈(112)에서 실행된 DVD 시뮬레이션 결과를 통해 Q-게이팅 제외 상태의 DVD 영역을 감지하도록 구성될 수 있다.
Q-게이팅 삭제 모듈(114)은 Q-게이팅 제외 상태 DVD 감지 모듈(113)(110)에서 DVD 영역의 감지 결과에 기반하여 칩 레이아웃 저장 모듈(108)에 저장된 Q-게이팅 적용 칩 레이아웃에서 DVD가 발생하지 않는 영역에 적용되어 있는 Q-게이팅을 삭제하여 업데이트하도록 구성될 수 있다. 즉, Q-게이팅이 미리 부여된 영역에서 실제로 DVD가 발생되면 그대로 Q-게이팅을 적용하면 되지만, Q-게이팅이 미리 부여된 영역에서 실제로는 DVD가 발생되지 않는다면 해당 Q-게이팅은 Q-게이팅 적용 칩 레이아웃에서 삭제하여 면적을 줄이고 효율을 높일 수 있다. 미리 Q-게이팅이 적용되어 있는 점에서 이후 칩 레이아웃의 PNR(place and route) 과정이 매우 간소화될 수 있고, 수동으로 DeCap 추가나 Power-FP 개선을 하게 되는 경우에도 면적 활용성이 높아 DVD 개선에 용이하다는 장점이 있다.
Q-게이팅 추가용 VD 인스턴스 리스트 생성 모듈(115)(111)은 Q-게이팅 제외 상태 DVD 감지 모듈(113)(110)에서 감지된 DVD 영역으로 구성되는 Q-게이팅 추가용 VD 인스턴스 리스트를 생성하도록 구성될 수 있다.
메모리/레지스터 연결 로직 VD 인스턴스 제거 모듈(116)은 VD 인스턴스 리스트 생성 모듈(111)에서 생성된 VD 인스턴스 리스트 또는 Q-게이팅 추가용 VD 인스턴스 리스트 생성 모듈(115)(111)에서 생성된 Q-게이팅 추가용 VD 인스턴스 리스트에서 메모리/레지스터 연결 로직의 VD 인스턴스를 제거하도록 구성될 수 있다. 도 3에서와 같은 메모리와 레지스터 간을 연결하는 메모리/레지스터 연결 로직은 VD 인스턴스에서 삭제하여 Q-게이팅을 하지 않고 그대로 두도록 할 수 있다. 메모리/레지스터 연결 로직은 기능 경로 테스트 모듈(20)의 기능 경로 테스트(function path test)에서 불량 검침률(fault coverage)에 영향을 미칠 수 있기 때문에 제대로 된 기능 경로 테스트를 할 수 없게 하는 문제를 초래할 수 있다. 이에, 메모리/레지스터 연결 로직은 Q-게이팅 대상에서 제외하도록 구성될 수 있다.
VD 인스턴스 리스트 출력 모듈(117)은 메모리/레지스터 연결 로직 VD 인스턴스 제거 모듈(116)에서 메모리/레지스터 연결 로직의 VD 인스턴스가 제거된 VD 인스턴스 리스트 또는 Q-게이팅 추가용 VD 인스턴스 리스트를 출력하도록 구성될 수 있다.
Q-게이팅 적용 스크립트 자동 생성 모듈(118)은 VD 인스턴스 리스트 출력 모듈(117)에서 출력된 VD 인스턴스 리스트 또는 Q-게이팅 추가용 VD 인스턴스 리스트에 따라 Q-게이팅 적용 스크립트를 자동 생성하도록 구성될 수 있다.
칩 레이아웃 자동 수정 모듈(119)은 Q-게이팅 적용 스크립트 자동 생성 모듈(118)에서 자동 생성된 Q-게이팅 적용 스크립트를 실행하여 칩 레이아웃 저장 모듈(108)에 저장된 Q-게이팅 미적용 칩 레이아웃 또는 칩 레이아웃 저장 모듈(108)에 업데이트된Q-게이팅 적용 칩 레이아웃을 자동 수정하도록 구성될 수 있다. 즉, auto-PNR(auto place and route)을 수행할 수 있다.
VD 해소 검증 모듈(120)은 칩 레이아웃 자동 수정 모듈(119)에서 자동 수정된 Q-게이팅 미적용 칩 레이아웃 또는 Q-게이팅 적용 칩 레이아웃에서 DVD 해소 여부를 검증하도록 구성될 수 있다. 이때, DVD 시뮬레이션을 통해 검증할 수 있다.
칩 레이아웃 출력 모듈(121)은 DVD 해소 검증 모듈(120)의 검증 결과 DVD가 해소된 경우, 해당 Q-게이팅 미적용 칩 레이아웃 또는 Q-게이팅 적용 칩 레이아웃을 출력하도록 구성될 수 있다. 이후, 스캔 경로 테스트 모듈(10)이 스캔 경로 테스트(scan path test)를 수행하고, 기능 경로 테스트 모듈(20)이 기능 경로 테스트를 수행할 수 있다.
칩 레이아웃 PNR 오류 출력 모듈(122)은 칩 레이아웃 자동 수정 모듈(119)의 자동 수정 결과 칩 레이아웃 PNR 오류가 발생하는 경우, 해당 칩 레이아웃 PNR 오류를 출력하도록 구성될 수 있다.
DeCap추가/Power-FP개선 모듈(123)은 칩 레이아웃 PNR 오류 출력 모듈(122)에서 칩 레이아웃 PNR 오류가 출력되거나 DVD 해소 검증 모듈(120)의 검증 결과 DVD가 해소되지 않은 경우, 해당 칩 레이아웃 PNR 오류 영역 또는 해당 DVD 영역에 대해 사용자 입력에 따라 DeCap을 추가하거나 Power-FP를 개선하여 해당 Q-게이팅 미적용 칩 레이아웃 또는 Q-게이팅 적용 칩 레이아웃을 수정하도록 구성될 수 있다. 이때, 미리 Q-게이팅을 부여한 경우에는 좀 더 공간 활용성이 높아 DeCap 추가나 Power-FP 셀 이동에 따른 수정이 용이할 수 있다.
이때, DVD 해소 검증 모듈(120)은 DeCap추가/Power-FP개선 모듈(123)에서 수정된 Q-게이팅 미적용 칩 레이아웃 또는 Q-게이팅 적용 칩 레이아웃에 대해 DVD 해소 여부를 검증하도록 구성될 수 있다. 그리고 칩 레이아웃 출력 모듈(121)은 DVD 해소 검증 모듈(120)의 검증 결과 DVD가 해소된 경우, 해당 Q-게이팅 미적용 칩 레이아웃 또는 Q-게이팅 적용 칩 레이아웃을 출력하도록 구성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 DVD 개선을 위한 Q-게이팅 적용 방법의 흐름도이다.
도 4를 참조하면, 회로 레이아웃 설계 모듈(101)이 사용자 입력에 따라 회로 레이아웃을 설계한다(S101).
다음으로, Q-게이팅 자동 적용 모듈(103)이 회로 레이아웃 설계 모듈(101)에서 설계된 회로 레이아웃에 Q-게이팅을 적용한다(S102).
다음으로, 칩 레이아웃 생성 모듈(107)이 Q-게이팅 자동 적용 모듈(103)에서 Q-게이팅이 적용된 회로 레이아웃에 기반하여 칩 레이아웃을 생성한다(S103).
다음으로, 칩 레이아웃 출력 모듈(121)이 칩 레이아웃 생성 모듈(107)에서 생성된 칩 레이아웃을 출력한다(S104).
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
101: 회로 레이아웃 설계 모듈
102: Q-게이팅 % 입력 모듈
103: Q-게이팅 자동 적용 모듈
104: Q-게이팅 미적용 회로 레이아웃 출력 모듈
105: Q-게이팅 적용 회로 레이아웃 출력 모듈
106: DRC 실행 모듈
107: 칩 레이아웃 생성 모듈
108: 칩 레이아웃 저장 모듈
109: DVD 시뮬레이션 실행 모듈
110: DVD 감지 모듈
111: VD 인스턴스 리스트 생성 모듈
112: Q-게이팅 제외 상태 DVD 시뮬레이션 실행 모듈
113: Q-게이팅 제외 상태 DVD 감지 모듈
114: Q-게이팅 삭제 모듈
115: Q-게이팅 추가용 VD 인스턴스 리스트 생성 모듈
116: 메모리/레지스터 연결 로직 VD 인스턴스 제거 모듈
117: VD 인스턴스 리스트 출력 모듈
118: Q-게이팅 적용 스크립트 자동 생성 모듈
119: 칩 레이아웃 자동 수정 모듈
120: DVD 해소 검증 모듈
121: 칩 레이아웃 출력 모듈
122: 칩 레이아웃 PNR 오류 출력 모듈
123: DeCap추가/Power-FP개선 모듈

Claims (4)

  1. 사용자 입력에 따라 회로 레이아웃을 설계하는 회로 레이아웃 설계 모듈;
    상기 회로 레이아웃 설계 모듈에서 설계된 회로 레이아웃에 Q-게이팅을 적용하는 Q-게이팅 자동 적용 모듈;
    상기 Q-게이팅 자동 적용 모듈에서 Q-게이팅이 적용된 회로 레이아웃에 기반하여 칩 레이아웃을 생성하는 칩 레이아웃 생성 모듈을 포함하는 DVD 개선을 위한 Q-게이팅 적용 장치.
  2. 제1항에 있어서,
    상기 칩 레이아웃 생성 모듈에서 생성된 칩 레이아웃을 출력하는 칩 레이아웃 출력 모듈을 더 포함하도록 구성되는 것을 특징으로 하는 DVD 개선을 위한 Q-게이팅 적용 장치.
  3. 회로 레이아웃 설계 모듈이 사용자 입력에 따라 회로 레이아웃을 설계하는 단계;
    Q-게이팅 자동 적용 모듈이 상기 회로 레이아웃 설계 모듈에서 설계된 회로 레이아웃에 Q-게이팅을 적용하는 단계;
    칩 레이아웃 생성 모듈이 상기 Q-게이팅 자동 적용 모듈에서 Q-게이팅이 적용된 회로 레이아웃에 기반하여 칩 레이아웃을 생성하는 단계를 포함하는 DVD 개선을 위한 Q-게이팅 적용 방법.
  4. 제3항에 있어서,
    칩 레이아웃 출력 모듈이 상기 칩 레이아웃 생성 모듈에서 생성된 칩 레이아웃을 출력하는 단계를 더 포함하도록 구성되는 것을 특징으로 하는 DVD 개선을 위한 Q-게이팅 적용 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05233099A (ja) * 1990-08-17 1993-09-10 Sgs Thomson Microelectron Inc テストモードエントリを制御するための改良型パワーオンリセット回路
US20130241593A1 (en) * 2010-09-17 2013-09-19 Qualcomm Incorporated Integrated circuit leakage power reduction using enhanced gated-q scan techniques
KR20170122039A (ko) * 2016-04-26 2017-11-03 삼성전자주식회사 집적 회로 및 집적 회로의 설계 방법
KR102074319B1 (ko) 2016-11-22 2020-02-06 퀄컴 인코포레이티드 전력 게이팅 회로에 의해 제공되는 분산 부하 전류들을 감지하기 위한 장치 및 방법
WO2020061428A1 (en) * 2018-09-21 2020-03-26 Micron Technology, Inc. Apparatuses for selective tsv block testing

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05233099A (ja) * 1990-08-17 1993-09-10 Sgs Thomson Microelectron Inc テストモードエントリを制御するための改良型パワーオンリセット回路
US20130241593A1 (en) * 2010-09-17 2013-09-19 Qualcomm Incorporated Integrated circuit leakage power reduction using enhanced gated-q scan techniques
KR20160047586A (ko) * 2010-09-17 2016-05-02 퀄컴 인코포레이티드 향상된 게이트-q 스캔 기술들을 이용한 감소된 누설 전력을 갖는 스캔 회로
KR101871078B1 (ko) 2010-09-17 2018-06-25 퀄컴 인코포레이티드 향상된 게이트-q 스캔 기술들을 이용한 감소된 누설 전력을 갖는 스캔 회로
KR20170122039A (ko) * 2016-04-26 2017-11-03 삼성전자주식회사 집적 회로 및 집적 회로의 설계 방법
KR102074319B1 (ko) 2016-11-22 2020-02-06 퀄컴 인코포레이티드 전력 게이팅 회로에 의해 제공되는 분산 부하 전류들을 감지하기 위한 장치 및 방법
WO2020061428A1 (en) * 2018-09-21 2020-03-26 Micron Technology, Inc. Apparatuses for selective tsv block testing

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