TWI721709B - 半導體結構及用於形成半導體結構的方法 - Google Patents

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Abstract

本發明的各種實施例是有關於包括設置在半導體基底內 的接墊的半導體結構。半導體基底具有後側表面及與後側表面相對的前側表面。半導體基底的上表面在垂直方向上低於後側表面。接墊延伸穿過半導體基底。接墊包括位於半導體基底的上表面之上的導電主體以及從半導體基底的上表面上方延伸到前側表面下方的導電突出部。接墊的頂表面與半導體基底的後側表面之間的垂直距離小於導電突出部的高度。第一接墊隔離結構延伸穿過半導體基底且橫向地環繞導電突出部。

Description

半導體結構及用於形成半導體結構的方法
本發明實施例是有關於一種半導體結構及用於形成半導體結構的方法。
具有影像感測器的積體電路(integrated circuit，IC)用於例如照相機及手機等各種各樣的現代電子裝置中。互補金屬氧化物半導體(Complementary metal-oxide semiconductor，CMOS)裝置已成為流行的IC影像感測器。與電荷耦合裝置(charge-coupled device，CCD)相比，CMOS影像感測器由於功耗低、尺寸小、資料處理快、直接進行資料輸出及製造成本低而越來越受歡迎。一些類型的CMOS影像感測器包括前側照明式(front-side illuminated，FSI)影像感測器及後側照明式(back-side illuminated，BSI)影像感測器。
本發明實施例的一種半導體結構包括：半導體基底，具 有後側表面及與所述後側表面相對的前側表面，其中所述半導體基底的上表面在垂直方向上低於所述後側表面；接墊，延伸穿過所述半導體基底，其中所述接墊包括位於所述半導體基底的所述上表面之上的導電主體以及從高於所述半導體基底的所述上表面延伸到低於所述前側表面的導電突出部，且其中所述接墊的頂表面與所述半導體基底的所述後側表面之間的垂直距離小於所述導電突出部的高度；以及第一接墊隔離結構，延伸穿過所述半導體基底且橫向地環繞所述導電突出部。
本發明實施例的一種半導體結構包括：第一基底，上覆於第二基底且包括在垂直方向上高於上表面的頂表面，其中光電探測器設置在所述第一基底中；內連結構，設置在所述第一基底與所述第二基底之間，其中上部導電配線層設置在所述內連結構內；接墊，上覆於所述第一基底的所述上表面且穿過所述第一基底延伸到所述內連結構，其中所述接墊接觸所述上部導電配線層且橫向地偏離所述光電探測器，且其中所述第一基底的所述頂表面與所述接墊的頂表面之間的垂直距離小於上覆於所述第一基底的所述上表面的所述接墊的高度；第一接墊隔離結構，設置在所述第一基底內且橫向地環繞所述接墊的外側壁；以及第二接墊隔離結構，設置在所述第一基底內，其中所述第二接墊隔離結構直接接觸延伸穿過所述第一基底的所述接墊的側壁。
本發明實施例的一種用於形成半導體結構的方法包括：在基底的前側表面上形成淺溝渠隔離(STI)結構；在所述基底的 所述前側表面上形成內連結構，其中所述內連結構包括導電配線層；將所述基底圖案化以將所述基底的上表面界定成在垂直方向上低於所述基底的後側表面，其中所述後側表面與所述前側表面相對；在所述基底的所述後側表面之上形成第一鈍化層；將所述第一鈍化層及所述基底圖案化以界定接墊隔離開口及接墊突出部開口，其中所述將所述第一鈍化層及所述基底圖案化會暴露出所述淺溝渠隔離結構的上表面；在所述基底之上沉積接墊隔離層，其中所述接墊隔離層填充所述接墊隔離開口且給所述接墊突出部開口加襯；蝕刻所述接墊隔離層及所述淺溝渠隔離結構以暴露出所述導電配線層的上表面且界定第一接墊隔離結構及第二接墊隔離結構；以及在所述導電配線層之上形成接墊。
100、500:積體晶片
101a:裝置區
101b:接墊區
102:載體基底
103:內連介電結構
104:內連結構
106:導電通孔
108、124:導電配線
108a:上部導電配線層
110:半導體基底
110b:後側
110f:前側
110us:上表面
112:淺溝渠隔離結構
113:導電環結構
114、115:接墊隔離結構
116:接墊
116a:上部導電主體
116b:導電突出部
116o、1202:接墊開口
118:鈍化結構
118a、118b、118c:鈍化層
120:第一介電層
122:電連接件墊
126:半導體裝置
300:影像感測器
301:特殊應用積體電路基底
302:電晶體
304:源極/汲極區
306:閘極電介質
308:側壁間隙壁結構
310:閘極電極
312:特殊應用積體電路內連結構
320:轉移電晶體
322:轉移電極
324:介電轉移層
325、326:隔離結構
328:光電探測器
329:網格結構
330:第一網格層
332:第二網格層
334:介電保護層
336:濾光器
338:微透鏡
400:半導體結構
402、404、406、408:積體晶片晶粒區
410:第一實質上筆直的線
412:第二實質上筆直的線
502:第二介電層
600、700、800、900、1000、1100、1200、1300、1400、1500、1600:剖視圖
1002:接墊隔離開口
1004:接墊突出部開口
1102:接墊隔離層
1302:接墊層
1700:方法
1702、1704、1706、1708、1710、1712、1714、1716、1718:動作
A-A’:線
h1:階梯高度
h2:第二高度
h3:第三高度
h4:第四高度
L1、L2:長度
Tcb、Ts:厚度
W1:寬度
結合附圖閱讀以下詳細說明，能最透徹地理解本發明的各方面。注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，為論述的清晰起見，可任意地增大或減小各種特徵的尺寸。
圖1說明積體晶片(integrated chip，IC)的一些實施例的剖視圖，所述積體晶片包括延伸穿過半導體基底的接墊。
圖2A到圖2B說明沿著線A-A’截取的圖1所示IC的一些替代實施例的俯視圖。
圖3說明影像感測器的一些實施例的剖視圖，所述影像感測 器包括橫向地偏離多個光電探測器的接墊。
圖4說明半導體結構的一些實施例的俯視圖，所述半導體結構包括橫向地環繞裝置區的多個接墊。
圖5說明根據圖1所示IC的一些替代實施例的IC的剖視圖。
圖6到圖16說明用於形成具有減小的階梯高度的接墊及環繞所述接墊的接墊隔離結構的方法的一些實施例的一系列剖視圖。
圖17說明圖6到圖16的方法的一些實施例的框圖。
本發明提供諸多不同實施例或實例以實施本發明的不同特徵。下文闡述元件及排列的具體實例以使本發明簡明。當然，這些僅是實例，並不旨在進行限制。舉例來說，在以下說明中，第一特徵形成在第二特徵之上或形成在第二特徵上可包括第一特徵與第二特徵形成為直接接觸的實施例，且還可包括額外特徵可形成在第一特徵與第二特徵之間以使得第一特徵與第二特徵不可直接接觸的實施例。另外，本發明可在各種實例中重複使用參考編號及/或字母。此重複是出於簡明及清晰目的，本質上並不規定所述的各種實施例及/或配置之間的關係。
此外，為便於說明起見，本文中可使用例如“在…下邊(beneath)”、“低於(below)”、“下部(lower)”、“在...上方(above)”、“上部(upper)”等空間相對用語來闡述一個元件或特徵與另外的元件或特徵之間的關係，如圖中所說明。除 了圖中所繪示的定向之外，所述空間相對用語還旨在囊括裝置在使用或操作中的不同定向。可以其他方式對設備進行定向(旋轉90度或處於其他定向)，且同樣地可對本文中所使用的空間相對描述符加以相應地解釋。
一些互補金屬氧化物半導體(CMOS)影像感測器包括排列在積體電路(IC)基底的畫素陣列區內的畫素感測器陣列。所述畫素感測器各自包括靠近基底的後側排列在所述基底內的多個光電探測器，以使得所述光電探測器能夠沿著基底的後側接收光。彩色濾光器陣列排列在畫素感測器陣列之上且掩埋在上覆於基底的後側的介電層內。將彩色濾光器陣列掩埋在介電層內有利於提高影像感測器的量子效率(quantum efficiency，QE)。接墊設置在接墊區內，所述接墊區是基底的橫向地偏離畫素陣列區的週邊區。在執行掩埋式彩色濾光器陣列(buried color filter array，BCFA)製程之前形成所述接墊。舉例來說，接墊形成在接墊開口內且在垂直方向上偏離基底的後側達階梯高度。形成接墊開口可包括移除基底在淺溝渠隔離結構(shallow trench isolation structure，STI)上方的整個厚度，以使得接墊不延伸穿過基底。在形成所述接墊之後實施掩埋式彩色濾光器陣列(BCFA)製程。舉例來說，在基底的後側之上形成介電層，且所述介電層填充接墊開口的其餘部分。隨後，可在橫向地偏離接墊的區中在介電層中及/或介電層之上形成彩色濾光器陣列。
在一些實施例中，當基底的厚度增大時，前述結構則會 面臨一些挑戰。當基底的厚度增大(例如，增大到約3.5微米到6微米的範圍)時，基底材料(例如，矽)的固有吸收係數增大，因此增大影像感測器的量子效率(QE)。然而，當基底厚度增大時，接墊與基底的後側之間的階梯高度會增大(例如，從約2.75微米到約5.75微米)。由於階梯高度增大，因此接墊開口內的介電層無法均勻地填充接墊周圍及/或接墊之上的間隙(例如，由於用於形成介電層的工具上的限制)。這會導致鄰近於接墊的層發生破裂及/或脫層。可實施額外的處理步驟(例如，額外電介質沉積及/或圖案化製程)來填充間隙，然而這會增加與製作IC相關聯的時間及成本。此外，經由將接墊設置在淺溝渠隔離(shallow trench isolation，STI)結構之上以使得接墊不延伸穿過基底，可減小影像感測器中的雜訊，但這將導致階梯高度增大。
因此，在一些實施例中，本發明是有關於一種具有減小的階梯高度的接墊以及形成所述接墊的相關聯方法，所述方法將填充接墊開口的製程簡化。在一些實施例中，在基底的後側之上形成鈍化層。將所述鈍化層及基底圖案化以形成接墊開口。所述圖案化製程將基底的上表面界定成在垂直方向上低於所述後側。所述接墊開口包括接墊突出部開口，所述接墊突出部開口延伸穿過基底的整個厚度且暴露出位於下伏的內連結構內的金屬線的上表面。圍繞接墊突出部開口在基底中形成第一接墊隔離結構，且沿著基底的側壁形成第二接墊隔離結構，所述第二接墊隔離結構界定接墊突出部開口。隨後，在接墊開口中形成接墊，以使得接 墊具有上覆於基底的上表面的上部導電主體及從所述導電主體延伸到金屬線的導電突出部。隨後，在鈍化層之上形成介電層且所述介電層填充接墊開口的其餘部分。經由在基底的上表面之上形成接墊來減小階梯高度(例如，減小到約0微米到1.80微米)且減小接墊開口中的介電層的厚度。這可部分地減輕及/或消除鄰近於接墊的層的破裂及/或脫層。此外，第一接墊隔離結構及第二接墊隔離結構將接墊與基底分隔開，借此減小及/或消除接墊與光電探測器之間的“洩漏”。這可減小影像感測器中所存在的雜訊。
圖1說明積體晶片100的一些實施例的剖視圖，積體晶片100具有設置在接墊區101b內的接墊116。
積體晶片100包括沿著半導體基底110(例如，矽基底)的前側110f設置的內連結構104。內連結構104上覆於載體基底102(例如，矽基底)，其中內連結構104設置在半導體基底110與載體基底102之間。內連結構104包括排列在內連介電結構103內的多個內連線層。所述多個內連層在導電配線108與導電通孔106之間交替。導電配線108被配置成提供橫向連接(即，與載體基底102的上表面平行的連接)，而導電通孔106被配置成提供鄰近的導電配線108之間的垂直連接。導電配線108包括上部導電配線層108a。鈍化結構118上覆於半導體基底110的後側110b。第一介電層120上覆於鈍化結構118。淺溝渠隔離(STI)結構112設置在半導體基底110內且沿著內連介電結構103的上表面延伸。
接墊區101b在橫向地偏離裝置區101a的位置處穿過半 導體基底110延伸到上部導電配線層108a。在一些實施例中，裝置區101a包括設置在半導體基底110內及/或半導體基底110上的一或多個半導體裝置126(例如，電晶體、電阻器、變容二極體等)及/或光電探測器(未示出)。接墊116、第一接墊隔離結構114及第二接墊隔離結構115設置在接墊區101b內。接墊116包括上部導電主體116a及在上部導電主體116a之下的導電突出部116b。
上部導電主體116a與導電突出部116b包含相同的材料(例如，鋁銅)。上部導電主體116a上覆於半導體基底的上表面110us且經由鈍化結構118與上表面110us分隔開。此外，導電突出部116b連續延伸穿過半導體基底110、淺溝渠隔離結構112及內連介電結構103。此外，上部導電主體116a具有界定上覆於導電突出部116b的接墊開口116o的側壁。電連接件墊122橫向地設置在接墊開口116o之間且為導電配線124提供配線接合位置。在一些實施例中，導電配線124接合到另一積體晶片(未示出)，其中內連結構104經由接墊116電耦合到另一積體晶片。導電環結構113設置在半導體基底110的上表面110us之上且橫向地環繞上部導電主體116a。
第一接墊隔離結構114橫向地偏離且環繞接墊116的外側壁。在一些實施例中，第一接墊隔離結構114包含與半導體基底110不同的材料(例如，二氧化矽)。因此，第一接墊隔離結構114被配置成增大接墊116與設置在半導體基底110上及/或半導體基底110內的其他裝置(例如，半導體裝置126)之間的電隔離。 此外，第二接墊隔離結構115分別環繞及/或直接接觸鄰近的導電突出部116b。第二接墊隔離結構115各自從上部導電主體116a延伸到淺溝渠隔離結構112。這會進一步增大接墊116與設置在半導體基底110上及/或半導體基底110內的其他裝置之間的電隔離。借助環繞接墊116的第一接墊隔離結構114及/或第二接墊隔離結構115，可減輕及/或消除接墊116與設置在半導體基底110內及/或半導體基底110上的其他裝置及/或摻雜區之間的“洩漏”(即，電流)。這可部分地增大積體晶片100的可靠性及/或耐用性。
接墊116的頂表面在垂直方向上偏離半導體基底110的後側110b達階梯高度h1。在一些實施例中，階梯高度h1處於0微米到1.80微米的範圍內。在一些實施例中，如果階梯高度h1大於0微米，則可減小上覆於接墊116的第一介電層120的厚度，以使得在積體晶片100的製作期間第一介電層120可均勻地填充在接墊116周圍及/或接墊116之上的間隙。這會提高積體晶片100的可靠性及/或耐用性。在其他實施例中，如果階梯高度h1小於0微米，則接墊116可與設置在半導體基底110的後側110b上的電磁輻射發生負面相互作用(例如，反射電磁輻射)。舉例來說，此可減小設置在半導體基底110的裝置區101a內的光電探測器的靈敏度及/或增大積體晶片100中所存在的雜訊。在另外的實施例中，如果階梯高度h1大於1.80微米，則第一介電層120無法均勻地填充在接墊116周圍及/或接墊116之上的間隙，因此未被填充的間隙可導致鄰近於接墊116的層發生破裂及/或脫層。
在一些實施例中，從半導體基底110的後側110b進行測量，上部導電主體116a的下表面具有第二高度h2。第二高度h2大於階梯高度h1。從半導體基底110的後側110b進行測量，半導體基底110的上表面110us具有第三高度h3。第三高度h3大於階梯高度h1。此外，從半導體基底110的後側110b進行測量，導電突出部116b的下表面具有第四高度h4。所述第四高度h4大於階梯高度h1且大於半導體基底110的厚度Ts。在其他實施例中，接墊116的頂表面可與半導體基底110的後側110b對齊(例如，階梯高度h1可為零)。在另外的實施例中，接墊116的頂表面可不設置在半導體基底110的後側110b上方(例如，階梯高度h1可不為負)。在一些實施例中，上部導電主體116a的厚度Tcb約為1.2微米。
圖2A說明沿著圖1的線A-A’截取的積體晶片100的一些替代實施例的俯視圖。為便於說明，圖2A的俯視圖中已省略了圖1的第一介電層120。
第一接墊隔離結構114具有環狀形狀，其中第一接墊隔離結構114的側壁完全環繞接墊116的外側壁。當俯視時，第一接墊隔離結構114具有邊緣被磨圓的矩形形狀/正方形形狀，然而第一接墊隔離結構114可具有其他形狀，例如圓形形狀/橢圓形狀。當俯視時，接墊116具有經由進行磨圓蝕刻塑形而成的矩形/正方形，然而接墊116可具有其他形狀，例如圓形形狀/橢圓形狀。在一些實施例中，焊料凸塊(未示出)可橫向地設置在接墊開口 116o之間。
當俯視時，接墊開口116o可例如具有正方形形狀/矩形形狀。第二接墊隔離結構115完全環繞接墊116的導電突出部(圖1所示導電突出部116b)的外周界。在這些實施例中，第二接墊隔離結構115可各自具有與鄰近的接墊開口116o對應的形狀。因此，第二接墊隔離結構115將接墊116與半導體基底110分隔開，借此電隔離接墊116與設置在半導體基底110內及/或半導體基底110上的其他半導體裝置及/或摻雜區。然而，在一些實施例中，第二接墊隔離結構115的厚度可能實質上不夠厚，因此接墊116與半導體基底110之間可發生“洩漏”。在這些實施例中，第一接墊隔離結構114進一步增大接墊116與半導體基底110的電隔離。這部分地減輕及/或消除接墊116與設置在半導體基底110內及/或半導體基底110上的其他半導體裝置及/或摻雜區之間的“洩漏”。如圖1的剖視圖所示，淺溝渠隔離結構112直接位於接墊隔離結構114之下。在一些實施例中，接墊116的外側壁及/或第一接墊隔離結構114的外側壁各自橫向地間隔在淺溝渠隔離結構112的外側壁之間。在其他實施例中，第一接墊隔離結構114設置在接墊116的中心周圍。
在一些實施例中，接墊116可具有長度L1及寬度W1。長度L1可例如處於約75微米到85微米的範圍內。寬度W1可例如處於約85微米到95微米的範圍內。在一些實施例中，寬度W1大於長度L1。在一些實施例中，接墊開口116o可各自具有長度 L2及寬度W2。長度L2可例如處於約15微米到25微米的範圍內。寬度W2可例如處於約2微米到8微米的範圍內。在一些實施例中，長度L2大於寬度W2。
圖2B說明沿著圖的1線A-A’截取的積體晶片100的一些替代實施例的俯視圖。為便於說明，圖2B的俯視圖中已省略了圖1的第一介電層120。
如圖2B中所說明，第一接墊隔離結構114的內側壁直接接觸接墊116的導電突出部(圖1所示導電突出部116b)中的至少一者的側壁。此外，第一接墊隔離結構114的外側壁橫向地間隔在接墊116的外側壁之間。
圖3說明影像感測器300的一些實施例的剖視圖，影像感測器300包括橫向地偏離多個光電探測器328的接墊116。
半導體基底110上覆於特殊應用積體電路(application specific integrated circuit，ASIC)基底301。在一些實施例中，半導體基底110及/或ASIC基底301例如可分別是塊狀基底(例如，塊狀矽基底)、絕緣體上矽(silicon-on-insulator，SOI)基底、矽鍺(SiGe)基底或一些其他適合的基底。多個電晶體302設置在ASIC基底301之上。電晶體302各自包括閘極電極310、閘極電介質306、側壁間隙壁結構308以及源極/汲極區304。內連結構104及ASIC內連結構312設置在半導體基底110與ASIC基底301之間。內連結構104及ASIC內連結構312各自包括內連介電結構103、多個導電配線108及多個導電通孔106。內連結構104及ASIC 內連結構312被配置成將電晶體302電耦合到設置在半導體基底110中的光電探測器328及/或轉移電晶體320。在一些實施例中，轉移電晶體320各自包括上覆於轉移電極322的介電轉移層324。半導體基底110經由內連結構104及ASIC內連結構312接合到ASIC基底301。在一些實施例中，導電配線108及/或導電通孔106例如可分別是或包含鋁、銅、鋁銅、鎢等。在一些實施例中，內連介電結構103可例如包括一個或多個介電層(例如，二氧化矽)。在其他實施例中，ASIC基底301可被配置成圖1的載體基底102。在這些實施例中，可省略ASIC內連結構312。
所述多個光電探測器328設置在半導體基底110內。在一些實施例中，光電探測器328、電晶體302及轉移電晶體320橫向地間隔在裝置區101a內。半導體基底110可具有第一摻雜類型(例如，p型)且光電探測器328可各自具有與第一摻雜類型相反的第二摻雜類型(例如，n型)。在一些實施例中，光電探測器328分別從半導體基底110的後側110b延伸到低於後側110b的一點。在其他實施例中，所述點位於半導體基底110的前側110f處，前側110f與半導體基底110的後側110bs相對。在一些實施例中，隔離結構325、326可設置在半導體基底110內，橫向地設置在鄰近的光電探測器328之間。舉例來說，淺溝渠隔離(STI)結構326可在半導體基底110的前側110f中設置到高於轉移電晶體320的一點。隔離結構326可被配置成淺溝渠隔離結構且例如可以是或包含二氧化矽、氮化矽等。此外，細長隔離結構325可從隔離結 構326延伸到半導體基底110的後側110b。細長隔離結構325可被配置成深溝槽隔離(deep trench isolation，DTI)結構及/或可以是半導體基底110的被配置成將光電探測器328彼此電隔離的摻雜區。
光電探測器328各自被配置成將電磁輻射(例如，光子)轉換成電訊號(例如，以從電磁輻射產生電子電洞對)。在一些實施例中，光電探測器328可例如各自被配置成從近紅外輻射(infrared radiation，NIR)電磁輻射(例如，波長為約0.7微米到5微米)產生電訊號。在這些實施例中，半導體基底110的材料及/或厚度Ts被配置成確保在近紅外輻射應用中光電探測器328具有高量子效率(QE)。舉例來說，半導體基底110的厚度Ts可處於約3.5微米到6微米的範圍內。在一些實施例中，如果厚度Ts大於約3.5微米，則光電探測器328將各自具有高的近紅外輻射光量子效率，且這可提高相位探測及/或深度探測的能力。在其他實施例中，如果厚度Ts小於約6微米，則光電探測器328將各自具有高的近紅外輻射光量子效率同時減小與製作影像感測器300相關聯的複雜性、成本及時間。在另外的實施例中，光電探測器328可例如各自被配置成從可見光(例如，波長為約0.38微米到0.75微米)產生電訊號。
鈍化結構118上覆於半導體基底110的後側110b且包括第一鈍化層118a、第二鈍化層118b及第三鈍化層118c。第一鈍化層118a例如可以是或包含例如二氧化矽等氧化物、低k值介電材 料等。第一鈍化層118a可直接接觸接墊116。第二鈍化層118b例如可以是或包含例如二氧化矽等氧化物、低k值介電材料等。第三鈍化層118c例如可以是或包含高k值介電材料或一些其他適合的介電材料。鈍化結構118可被配置成保護半導體基底110的後側110b。
網格結構329上覆於鈍化結構118。網格結構329包括第一網格層330及上覆於第一網格層330的第二網格層332。網格結構329橫向地圍繞光電探測器328且位於光電探測器328之間以界定多個彩色濾光器開口。介電保護層334可沿著網格結構329的上表面及側壁設置。在一些實施例中，介電保護層334可被配置成防止對網格結構329造成損壞的側壁保護結構。介電保護層334例如可以是或包含例如二氧化矽等氧化物或另一適合的介電材料。多個濾光器336排列在所述多個彩色濾光器開口內且上覆於所述多個光電探測器328。網格結構329可包含折射率小於濾光器336的折射率的介電材料。由於折射率較低，因此網格結構329用作將入射電磁輻射(例如，近紅外輻射光)引導到對應光電探測器328的輻射導引件。此外，濾光器336各自被配置成阻擋入射電磁輻射的第一頻率範圍而使入射電磁輻射的第二頻率範圍(不同於第一頻率範圍)通過到下伏的光電探測器328。在一些實施例中，第二頻率範圍可以是近紅外輻射光。在另外的實施例中，所述多個彩色濾光器可被配置成掩埋式彩色濾光器陣列(BCFA)，以使得第二頻率範圍可以是可見光。此外，多個微透 鏡338可設置在所述多個濾光器336之上。
裝置區101a橫向地偏離影像感測器300的接墊區101b。接墊116及第一接墊隔離結構114橫向地排列在影像感測器300的接墊區101b內。因此，在一些實施例中，接墊116及第一接墊隔離結構114橫向地偏離光電探測器328及/或轉移電晶體320達非零距離。
接墊116被配置成經由內連結構104及/或ASIC內連結構312將轉移電晶體320、電晶體302及/或光電探測器328電耦合到另一積體晶片(未示出)。在一些實施例中，接墊116經由第一鈍化層118a與半導體基底110的上表面分隔開且具有穿過半導體基底110延伸到上部導電配線層108a的突出部。在這些實施例中，所述突出部經由第二接墊隔離結構115與半導體基底110的側壁分隔開。所述突出部延伸穿過淺溝渠隔離(STI)結構112及內連介電結構103。此外，接墊116具有界定上覆於接墊116的突出部的接墊開口116o的側壁。在一些實施例中，接墊116的高度大於半導體基底110的厚度Ts。此外，第一介電層120設置在接墊116的上表面之上且可具有與第一鈍化118a的上表面對齊的實質上平坦的上表面。第一接墊隔離結構114及第二接墊隔離結構115被配置成電隔離接墊116與光電探測器328及/或轉移電晶體320，借此防止接墊116與光電探測器328及/或轉移電晶體320之間發生“洩漏”(即，電流)。這會提高影像感測器300的性能、穩定性及可靠性。第一接墊隔離結構114及/或第二接墊隔離結構 115例如可以是或包含介電材料，例如二氧化矽、氮化矽、氮氧化矽等。
圖4說明半導體結構400的一些實施例的俯視圖，所述半導體結構400包括橫向地環繞裝置區101a的多個接墊116。
如圖4中所說明，半導體結構400包括多個積體晶片晶粒區402、404、406、408，所述多個積體晶片晶粒區402到408沿著第一實質上筆直的線410及第二實質上筆直的線412彼此緊鄰地間隔開。當在剖面中觀察時，多個積體晶片晶粒區402到408可沿著單個半導體基底(例如矽基底，例如圖1的半導體基底110)設置，以使得每一接墊116延伸穿過所述單個半導體基底。第一實質上筆直的線410沿著第一方向(例如，沿著x軸)延伸，且第二實質上筆直的線412沿著與第一方向垂直的第二方向(例如，沿著y軸)延伸。每一積體晶片晶粒區402到408包括由接墊區101b環繞的裝置區101a。在一些實施例中，裝置區101a可包括多個光電探測器及/或電晶體，且接墊區101b包括多個接墊116。接墊116可各自被配置成圖1的接墊116，以使得接墊116各自具有減小的階梯高度(圖1所示階梯高度h1)，舉例來說，所述階梯高度處於約0微米到1.80微米的範圍內。
在一些實施例中，在半導體結構400的製作期間，可沿著第一實質上筆直的線410及/或第二實質上筆直的線412執行切割製程(例如，經由機械鋸割來執行及/或經由切割雷射來執行)。因此，在切割製程期間第一實質上筆直的線410及第二實質上筆 直的線412可被配置成切割道。切割製程被配置成將每一積體晶片晶粒區402到408單體化成個別半導體晶粒，隨後可經由接墊116將所述個別半導體晶粒接合到另一半導體結構(未示出)。在一些實施例中，在切割製程期間，鄰近於每一接墊116的導電層及/或介電層及結構可容易發生破裂及/或脫層。這可能是由於切割製程所引發的應力所致。然而，每一接墊116的減小的階梯高度(圖1所示階梯高度h1)可減輕及/或消除鄰近於接墊116的層的破裂及/或脫層。這是由於在每一接墊116的製作期間每一接墊116的減小的階梯高度(圖1所示階梯高度h1)便於執行接墊開口填充製程，以使得介電層(例如，圖1所示介電層120)可均勻地填充接墊116周圍的空間及/或裂縫，借此增強每一半導體晶粒的性能及耐用性。
圖5說明根據圖1的積體晶片100的替代實施例的積體晶片500的一些實施例的剖視圖。第二介電層502設置在接墊116的側壁周圍。第二介電層502位於第一介電層120與第一鈍化層118a之間。在一些實施例中，第二介電層502與第二接墊隔離結構115可包含相同的材料。
圖6到圖16說明用於形成根據本發明的具有減小的階梯高度的接墊及環繞所述接墊的接墊隔離結構的方法的一些實施例的剖視圖600到1600。儘管參考方法闡述了圖6到圖16中所示的剖視圖600到1600，但應瞭解圖6到圖16所示的結構並不僅限於所述方法，而是可獨立於所述方法而單獨存在。此外，儘管將圖6 到圖16闡述為一系列動作，但應瞭解這些動作並不具限制性，可在其他實施例中更改動作次序，且所公開的方法也適用於其他結構。在其他實施例中，可全部或部分地省略所說明及/或所述的一些動作。
如圖6的剖視圖600中所示，提供半導體基底110，並在半導體基底110的前側102f上形成淺溝渠隔離(STI)結構112。在一些實施例中，半導體基底110例如可以是塊狀基底(例如，塊狀矽基底)、絕緣體上矽(SOI)基底或一些其他適合的基底。在一些實施例中，用於形成淺溝渠隔離結構112的製程可包括：根據遮蔽層(未示出)選擇性地蝕刻半導體基底110以形成延伸到前側102f中的溝槽；並利用介電材料(例如，二氧化矽、碳化矽等)來填充(例如，經由化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化等)所述溝槽。在一些實施例中，半導體基底110的材料及/或厚度Ts被配置成確保在近紅外輻射應用中光電探測器具有高量子效率(QE)。舉例來說，半導體基底110的厚度Ts可處於約3.5微米到6微米的範圍內。
如圖7的剖視圖700中所示，在半導體基底110的前側110f上形成內連結構104。內連結構104包括內連介電結構103、多個導電配線108及多個導電通孔106。在一些實施例中，內連介電結構103可以是或包括一個或多個層級間介電(inter-level dielectric，ILD)層。所述一個或多個層級間介電層例如可以是或包含例如二氧化矽等氧化物或另一適合的氧化物。在一些實施例中，用於形成內連結構104的製程包括經由單鑲嵌製程或雙鑲嵌製程形成導電通孔106及導電配線108。舉例來說，導電通孔106的第一層及導電配線108的第一層可分別由單鑲嵌製程形成。此外，在這些實施例中，所述製程包括經由重複地執行雙鑲嵌製程來形成導電配線108及導電通孔106的其餘層。在一些實施例中，導電配線108及/或導電通孔106例如分別可以是或包含鋁、銅、鋁銅、鎢等。
如圖8的剖視圖800中所示，將圖7的結構旋轉180度且將內連結構104接合到載體基底102。在一些實施例中，接合製程可包括熔融接合製程。在一些實施例中，載體基底102例如可以是塊狀基底(例如，塊狀矽基底)、絕緣體上矽(SOI)基底或一些其他適合的基底。此外，在半導體基底110的後側110b上形成鈍化層118b到鈍化層118c。在一些實施例中，可各自經由例如CVD、PVD、ALD或另一適合的生長或沉積製程來沉積或生長鈍化層118b到鈍化層118c。
如圖9的剖視圖900中所示，將圖8的結構圖案化以在鈍化層118b到鈍化層118c及半導體基底110中形成開口且界定半導體基底110的上表面110us。上表面110us與半導體基底110的後側110b分隔開達距離ds。在一些實施例中，距離ds處於約1.2微米到3微米的範圍內。在一些實施例中，將圖8的結構圖案 化可包括：在鈍化層118b到鈍化層118c之上形成遮蔽層(未示出)；將鈍化層118b到鈍化層118c及半導體基底110的未遮蔽區暴露於一種或多種蝕刻劑；並執行移除製程以移除遮蔽層。在執行圖案化製程之後，在半導體基底110之上形成第一鈍化層118a，借此界定鈍化結構118。可例如經由CVD、PVD、ALD或另一適合的沉積或生長製程來沉積或生長第一鈍化層118a。第一鈍化層118a給半導體基底110的側壁及上表面110us加襯。鈍化結構118上覆於半導體基底110且包括第一鈍化層118a、第二鈍化層118b及第三鈍化層118c。第一鈍化層118a例如可以是或包含例如二氧化矽等氧化物、低k值介電材料等。第一鈍化層118a可直接接觸接墊116。第二鈍化層118b例如可以是或包含例如二氧化矽等氧化物、低k值介電材料等。第三鈍化層118c例如可以是或包含高k值介電材料或一些其他適合的介電材料。
如圖10的剖視圖1000中所示，將圖9的結構圖案化，借此界定接墊隔離開口1002及接墊突出部開口1004。在一些實施例中，圖案化製程包括：在第一鈍化層118a之上形成遮蔽層(未示出)；將第一鈍化層118a及半導體基底110的未遮蔽區暴露於一種或多種蝕刻劑，借此界定接墊隔離開口1002及接墊突出部開口1004；並執行移除製程以移除遮蔽層。在一些實施例中，圖案化製程可過蝕刻且移除淺溝渠隔離結構112的至少一部分。在其他實施例中，圖案化製程可在淺溝渠隔離結構112的頂表面處停止，其中圖案化製程不移除淺溝渠隔離結構112(未示出)的一部 分。
如圖11的剖視圖1100中所示，在鈍化結構118及半導體基底110之上形成接墊隔離層1102。在一些實施例中，可例如經由PVD、CVD、ALD、熱氧化或一些其他適合的生長或沉積製程來沉積或生長接墊隔離層1102。接墊隔離層1102例如可以是或包含介電材料，例如二氧化矽、氮化矽、氮氧化矽等。在一些實施例中，接墊隔離層1102可完全填充接墊隔離開口(圖10所示接墊隔離開口1002)且可給接墊突出部開口1004中的每一者加襯。
如圖12的剖視圖1200中所示，對接墊隔離層(圖11所示接墊隔離層1102)執行圖案化製程，借此界定第一接墊隔離結構114、第二接墊隔離結構115、第二介電層502及接墊開口1202。所述圖案化製程進一步移除淺溝渠隔離結構112的一部分及內連介電結構103的一部分，且暴露出上部導電配線層108a的上表面。在一些實施例中，所述圖案化製程包括執行毯覆式乾式蝕刻及/或濕式蝕刻。
如圖13的剖視圖1300中所示，在圖12的結構之上形成接墊層1302，且接墊層1302填充接墊開口(圖12所示接墊開口1202)的至少一部分。在一些實施例中，可例如經由無電鍍、電鍍、濺射或一些其他適合的沉積製程來沉積及/或生長接墊層1302。在一些實施例中，接墊層1302例如可以是或包含鋁、銅、鋁銅等。接墊層1302可例如與導電通孔106及/或導電配線108 包含相同的材料。
如圖14的剖視圖1400中所示，將接墊層(圖13所示接墊層1302)圖案化，借此界定接墊116及導電環結構113。接墊116的頂表面及/或導電環結構113的頂表面可各自與半導體基底110的後側110b在垂直方向上分隔開階梯高度h1。接墊116及/或導電環結構113例如可各自是或包含鋁、銅、鋁銅等。在一些實施例中，接墊116橫向地偏離導電環結構113達非零距離。在其他實施例中，將接墊層(圖13所示接墊層1302)圖案化包括：在接墊層(圖13所示接墊層1302)之上形成遮蔽層(未示出)；將接墊層(圖13所示接墊層1302)的未遮蔽區暴露於一種或多種蝕刻劑，借此界定接墊116及導電環結構113；且執行移除製程以移除遮蔽層。
如圖15的剖視圖1500中所示，在接墊116之上形成第一介電層120。第一介電層120例如可以是或包含二氧化矽、一些其他適合的電介質等。在一些實施例中，可例如經由CVD、PVD、ALD或一些其他適合的生長或沉積製程來沉積或生長第一介電層120。在一些實施例中，第一介電層120形成有初始厚度Ti。隨後，可對第一介電層120執行平坦化製程(例如，化學機械平坦化(chemical mechanical planarization，CMP)製程)，直到達到第一鈍化層118a的上表面為止。在這些實施例中，在平坦化製程之後，第一介電層120可具有比初始厚度Ti小的厚度Td。在其他實施例中，第一介電層120可具有與第一鈍化層118a的上表面垂直對齊 的實質上平坦的上表面。在一些實施例中，在執行平坦化製程之後，可執行掩埋式彩色濾光器陣列(BCFA)製程，借此在橫向地偏離接墊116的區中在半導體基底110之上(例如，參見圖3)形成濾光器。
在一些實施例中，厚度Td是階梯高度h1的大約5倍、10倍或15倍或者更多倍大。由於階梯高度h1實質上小於第一介電層120的厚度Td，因此第一介電層120可形成為使得均勻地填充接墊116周圍的間隙。此外，平坦化製程確保位於接墊116上方的第一介電層120的上表面是實質上平坦的(例如，在CMP製程的容差內)。這繼而也在後續的切割製程(未示出)期間防止第一介電層120及/或鄰近的層或結構(例如，第二介電層502、接墊116、導電環結構113等)發生破裂及/或脫層。在這些實施例中，如果接墊116緊密靠近切割道(例如，參見圖4)，則可進一步減輕脫層及/或破裂。
在一些實施例中，接墊116可例如已形成在橫向地鄰近於裝置區(例如，圖3所示裝置區101a)(未示出)的接墊區(例如，圖3所示接墊區101b)內。在一些實施例中，在形成內連結構104(未示出)之前，可經由選擇性離子植入製程在裝置區內在半導體基底110內形成多個光電探測器(例如，圖3所示光電探測器328)。此外，在形成內連結構104(未示出)之前，可經由一種或多種蝕刻製程及一種或多種沉積製程在半導體基底110的前側110f上在裝置區內形成一或多個半導體裝置(例如，圖3所 示半導體裝置320)。在其他實施例中，在形成第一介電層120之後，可在裝置區中形成網格結構(例如，圖3所示網格結構329)，以使得網格結構上覆於光電探測器(未示出)。形成網格結構的製程可例如包括：執行一種或多種沉積製程(例如，CVD、PVD、ALD等)以在所述多個光電探測器(未示出)之上沉積一個或多個網格層；及根據遮蔽層執行圖案化製程，其中圖案化製程界定在裝置區內且直接上覆於對應光電探測器(未示出)的多個彩色濾光器開口(未示出)。在另外的實施例中，圖案化製程可在裝置區(未示出)內過蝕刻且移除第一鈍化層118a的至少一部分。
如圖16的剖視圖1600中所示，在第一介電層120的上表面之上形成介電保護層334。在一些實施例中，可經由例如CVD、PVD、ALD或一些其他適合的生長或沉積製程來沉積或生長介電保護層334。在形成介電保護層334之後，可對第一介電層120及介電保護層334執行圖案化製程，借此暴露出接墊開口116o之間的接墊116的上表面。在執行圖案化製程之後，在接墊116的上表面之上形成電連接件墊122。隨後，可經由導電配線124將接墊116電耦合到外部積體晶片(未示出)。
在一些實施例中，介電保護層334至少部分地給裝置區(未示出)內的所述多個彩色濾光器開口加襯。此外，介電保護層334可直接接觸裝置區內的第一鈍化層118a(例如，參見圖3)。在其他實施例中，可在彩色濾光器開口(未示出)內形成多個濾光器(例如，圖3所示濾光器336)。在這些實施例中，可經由CVD、 PVD或另一適合的沉積製程沉積濾光器。在另外的實施例中，在所述多個濾光器(未示出)之上形成多個微透鏡(例如，圖3所示微透鏡338)。在一些實施例中，可(例如，經由旋塗方法或沉積製程)在濾光器(未示出)上沉積微透鏡材料來形成微透鏡。在微透鏡材料上方將具有彎曲上表面的微透鏡範本(未示出)圖案化。然後，經由根據微透鏡範本(未示出)選擇性地蝕刻微透鏡材料來形成微透鏡。
圖17說明形成根據本發明的具有減小的階梯高度的接墊及環繞所述接墊的接墊隔離結構的方法1700。儘管將方法1700說明及/或闡述為一系列動作或事件，但應瞭解所述方法並不僅限於所說明的排序或動作。因此，在一些實施例中，可按照與所說明的不同的次序實施所述動作，及/或可同時地實施所述動作。此外，在一些實施例中，可將所說明的動作或事件細分為多個動作或事件，所述多個動作或事件可在單獨的時間處或與其他動作或子動作同時地被實施。在一些實施例中，可省略一些所說明的動作或事件，且可包括其他未說明的動作或事件。
在動作1702處，在半導體基底的前側上形成淺溝渠隔離(STI)結構。圖6說明與動作1702的一些實施例對應的剖視圖600。
在動作1704處，在半導體基底的前側上形成內連結構。圖7說明與動作1704的一些實施例對應的剖視圖700。
在動作1706處，將半導體基底的後側圖案化，借此界定 半導體基底的上表面。圖9說明與動作1706的一些實施例對應的剖視圖900。
在動作1708處，在半導體基底之上形成第一鈍化層。圖9說明與動作1708的一些實施例對應的剖視圖900。
在動作1710處，將半導體基底及第一鈍化層圖案化，借此界定接墊隔離開口及接墊突出部開口。圖10說明與動作1710的一些實施例對應的剖視圖1000。
在動作1712處，在半導體基底之上形成接墊隔離層。接墊隔離層填充接墊隔離開口且給接墊突出部開口加襯。圖11說明與動作1712的一些實施例對應的剖視圖1100。
在動作1714處，蝕刻接墊隔離層、淺溝渠隔離結構及內連結構，借此界定接墊開口且界定第一接墊隔離結構及第二接墊隔離結構。圖12說明與動作1714的一些實施例對應的剖視圖1200。
在動作1716處，在接墊開口的至少一部分中形成接墊。第一鈍化層及第二接墊隔離結構將接墊與半導體基底分隔開。圖13及圖14說明與動作1716的一些實施例對應的剖視圖1300及1400。
在動作1718處，在接墊之上形成第一介電層。第一介電層填充接墊開口的其餘部分。圖15說明與動作1718的一些實施例對應的剖視圖1500。
因此，在一些實施例中，本發明是有關於橫向地延伸穿 過半導體基底且橫向地偏離裝置區的接墊。接墊的上表面在垂直方向上比半導體基底的後側表面低達減小的階梯高度。第一接墊隔離結構及第二接墊隔離結構電隔離接墊與設置在裝置區內的半導體裝置(例如，光電探測器、電晶體等)。
在一些實施例中，本發明提供一種半導體結構，所述半導體結構包括：半導體基底，具有後側表面及與所述後側表面相對的前側表面，其中所述半導體基底的上表面在垂直方向上低於所述後側表面；接墊，延伸穿過所述半導體基底，其中所述接墊包括位於所述半導體基底的所述上表面之上的導電主體以及從高於所述半導體基底的所述上表面延伸到所述前側表面下方的導電突出部，且其中所述接墊的頂表面與所述半導體基底的所述後側表面之間的垂直距離小於所述導電突出部的高度；以及第一接墊隔離結構，延伸穿過所述半導體基底且橫向地環繞所述導電突出部。
在一些實施例中，所述的半導體結構還包括：第二接墊隔離結構，圍繞所述導電突出部設置，其中所述第二接墊隔離結構設置在所述導電突出部與所述半導體基底的內側壁之間；且其中所述第一接墊隔離結構與所述第二接墊隔離結構包含相同的介電材料。
在一些實施例中，所述導電突出部的高度大於所述第一接墊隔離結構的高度及所述第二接墊隔離結構的高度。
在一些實施例中，所述第二接墊隔離結構直接接觸所述 導電突出部的側壁，且其中所述第一接墊隔離結構橫向地偏離所述導電突出部達非零距離。
在一些實施例中，所述接墊的所述頂表面與所述半導體基底的所述後側表面之間的所述垂直距離小於所述導電主體的高度。
在一些實施例中，所述半導體結構還包括：鈍化結構，上覆於所述半導體基底，其中所述鈍化結構設置在所述導電主體與所述半導體基底的所述上表面之間；以及淺溝渠隔離結構(STI)，沿著所述半導體基底的所述前側表面設置，其中所述接墊橫向地間隔在所述淺溝渠隔離結構的側壁之間。
在一些實施例中，所述第一接墊隔離結構從所述鈍化結構連續延伸到所述淺溝渠隔離結構。
在一些實施例中，在俯視時所述第一接墊隔離結構是環形的。
在一些實施例中，所述半導體結構還包括：導電環結構，上覆於所述半導體基底的所述上表面，其中所述導電環結構橫向地環繞所述導電主體，其中所述導電環結構與所述接墊包含相同的材料。
在一些實施例中，所述導電環結構的頂表面與所述接墊的所述頂表面對齊，且其中所述第一接墊隔離結構橫向地間隔在所述導電環結構的側壁之間。
在一些實施例中，本發明提供一種半導體結構，所述半 導體結構包括：第一基底，上覆於第二基底且包括在垂直方向上高於上表面的頂表面，其中光電探測器設置在所述第一基底中；內連結構，設置在所述第一基底與所述第二基底之間，其中上部導電配線層設置在所述內連結構內；接墊，上覆於所述第一基底的所述上表面且穿過所述第一基底延伸到所述內連結構，其中所述接墊接觸所述上部導電配線層且橫向地偏離所述光電探測器，且其中所述第一基底的所述頂表面與所述接墊的頂表面之間的垂直距離小於上覆於所述第一基底的所述上表面的所述接墊的高度；第一接墊隔離結構，設置在所述第一基底內且橫向地環繞所述接墊的外側壁；以及第二接墊隔離結構，設置在所述第一基底內，其中所述第二接墊隔離結構直接接觸延伸穿過所述第一基底的所述接墊的側壁。
在一些實施例中，所述半導體結構還包括：鈍化結構，上覆於所述第一基底，其中所述鈍化結構從所述光電探測器之上連續延伸到所述第一基底的所述上表面之上；以及第一介電層，上覆於所述接墊，其中所述第一介電層的上表面與所述鈍化結構的上表面對齊，且其中所述第一介電層的高度小於所述接墊的高度。
在一些實施例中，所述第一接墊隔離結構的上表面及所述第二接墊隔離結構的上表面直接接觸所述接墊的下表面。
在一些實施例中，所述接墊包括導電主體以及從所述導電主體延伸到所述第一基底中的導電突出部，所述導電主體包括 界定上覆於所述導電突出部的接墊開口的側壁，其中電連接件墊上覆於所述接墊且橫向地間隔在所述接墊開口之間。
在一些實施例中，所述半導體結構還包括：多個濾光器，上覆於所述光電探測器，其中所述濾光器被配置成使近紅外輻射(NIR)通過；且其中所述第一基底的厚度處於3.5微米到6微米的範圍內。
在一些實施例中，所述接墊與所述上部導電配線層包含相同的導電材料。
在一些實施例中，本發明提供一種用於形成半導體結構的方法，所述方法包括：在基底的前側表面上形成淺溝渠隔離(STI)結構；在所述基底的所述前側表面上形成內連結構，其中所述內連結構包括導電配線層；將所述基底圖案化以將所述基底的上表面界定成在垂直方向上低於所述基底的後側表面，其中所述後側表面與所述前側表面相對；在所述基底的所述後側表面之上形成第一鈍化層；將所述第一鈍化層及所述基底圖案化以界定接墊隔離開口及接墊突出部開口，其中所述將所述第一鈍化層及所述基底圖案化會暴露出所述淺溝渠隔離結構的上表面；在所述基底之上沉積接墊隔離層，其中所述接墊隔離層填充所述接墊隔離開口且給所述接墊突出部開口加襯；蝕刻所述接墊隔離層及所述淺溝渠隔離結構以暴露出所述導電配線層的上表面且界定第一接墊隔離結構及第二接墊隔離結構；以及在所述導電配線層之上形成接墊。
在一些實施例中，蝕刻所述接墊隔離層及所述淺溝渠隔離結構包括執行毯覆式蝕刻製程。
在一些實施例中，形成所述接墊包括：在所述基底及所述內連結構之上形成接墊層，其中所述接墊層填充所述接墊突出部開口的其餘部分且上覆於所述基底的所述上表面；以及將所述接墊層圖案化以界定所述接墊及導電環結構，其中所述導電環結構上覆於所述基底的所述上表面且橫向地偏離所述接墊的側壁達非零距離。
在一些實施例中，將所述第一鈍化層及所述基底圖案化過蝕刻並移除所述淺溝渠隔離結構的一部分，其中所述第一接墊隔離結構的下表面及所述第二接墊隔離結構的下表面被設置成低於所述淺溝渠隔離結構的頂表面。
上述內容概述了數個實施例的特徵，以使所屬領域的技術人員可更好地理解本發明的各方面。所屬領域的技術人員應瞭解，其可容易地使用本發明作為設計或修改其他製程及結構以實現與本文中所介紹的實施例相同的目的及/或達成相同的優勢的基礎。所屬領域的技術人員還應意識到這些等效構造並不背離本發明的精神及範圍，且其可在不背離本發明的精神及範圍的情況下在本文中做出各種變化、代替及變動。
100:積體晶片
101a:裝置區
101b:接墊區
102:載體基底
103:內連介電結構
104:內連結構
106:導電通孔
108、124:導電配線
108a:上部導電配線層
110:半導體基底
110b:後側
110f:前側
110us:上表面
112:淺溝渠隔離結構
113:導電環結構
114、115:接墊隔離結構
116:接墊
116a:上部導電主體
116b:導電突出部
116o:接墊開口
118:鈍化結構
120:第一介電層
122:電連接件墊
126:半導體裝置
A-A’:線
h1:階梯高度
h2:第二高度
h3:第三高度
h4:第四高度
Tcb、Ts:厚度

Claims (10)

  1. 一種半導體結構，包括：半導體基底，具有後側表面及與所述後側表面相對的前側表面，其中所述半導體基底的上表面在垂直方向上低於所述後側表面；接墊，延伸穿過所述半導體基底，其中所述接墊包括位於所述半導體基底的所述上表面之上的導電主體以及從所述半導體基底的所述上表面上方延伸到所述前側表面下方的導電突出部，且其中所述接墊的頂表面與所述半導體基底的所述後側表面之間的垂直距離小於所述導電突出部的高度，其中所述接墊與所述半導體基底的所述後側表面在所述垂直方向上不重疊；以及第一接墊隔離結構，延伸穿過所述半導體基底且橫向地環繞所述導電突出部。
  2. 如申請專利範圍第1項所述的半導體結構，還包括：第二接墊隔離結構，圍繞所述導電突出部設置，其中所述第二接墊隔離結構設置在所述導電突出部與所述半導體基底的內側壁之間；且其中所述第一接墊隔離結構與所述第二接墊隔離結構包含相同的介電材料。
  3. 如申請專利範圍第1項所述的半導體結構，其中所述接墊的所述頂表面與所述半導體基底的所述後側表面之間的所述垂直距離小於所述導電主體的高度。
  4. 如申請專利範圍第1項所述的半導體結構，還包括：鈍化結構，上覆於所述半導體基底，其中所述鈍化結構設置在所述導電主體與所述半導體基底的所述上表面之間；以及淺溝渠隔離結構，沿著所述半導體基底的所述前側表面設置，其中所述接墊橫向地間隔在所述淺溝渠隔離結構的側壁之間。
  5. 如申請專利範圍第1項所述的半導體結構，其中在俯視時所述第一接墊隔離結構是環形的。
  6. 如申請專利範圍第1項所述的半導體結構，還包括：導電環結構，上覆於所述半導體基底的所述上表面，其中所述導電環結構橫向地環繞所述導電主體，其中所述導電環結構與所述接墊包含相同的材料。
  7. 一種半導體結構，包括：第一基底，上覆於第二基底且包括在垂直方向上高於上表面的頂表面，其中光電探測器設置在所述第一基底中；內連結構，設置在所述第一基底與所述第二基底之間，其中上部導電配線層設置在所述內連結構內；接墊，上覆於所述第一基底的所述上表面且穿過所述第一基底延伸到所述內連結構，其中所述接墊接觸所述上部導電配線層且橫向地偏離所述光電探測器，且其中所述第一基底的所述頂表面與所述接墊的頂表面之間的垂直距離小於上覆於所述第一基底的所述上表面的所述接墊的高度，其中所述接墊與所述第一基底的所述頂表面在垂直方向上不重疊； 第一接墊隔離結構，設置在所述第一基底內且橫向地環繞所述接墊的外側壁；以及第二接墊隔離結構，設置在所述第一基底內，其中所述第二接墊隔離結構直接接觸延伸穿過所述第一基底的所述接墊的側壁。
  8. 如申請專利範圍第7項所述的半導體結構，還包括：鈍化結構，上覆於所述第一基底，其中所述鈍化結構從所述光電探測器之上連續延伸到所述第一基底的所述上表面之上；以及第一介電層，上覆於所述接墊，其中所述第一介電層的上表面與所述鈍化結構的上表面對齊，且其中所述第一介電層的高度小於所述接墊的高度。
  9. 如申請專利範圍第7項所述的半導體結構，其中所述第一接墊隔離結構的上表面及所述第二接墊隔離結構的上表面直接接觸所述接墊的下表面。
  10. 一種用於形成半導體結構的方法，所述方法包括：在基底的前側表面上形成淺溝渠隔離結構；在所述基底的所述前側表面上形成內連結構，其中所述內連結構包括導電配線層；將所述基底圖案化以將所述基底的上表面界定成在垂直方向上低於所述基底的後側表面，其中所述後側表面與所述前側表面相對； 在所述基底的所述後側表面之上形成第一鈍化層；將所述第一鈍化層及所述基底圖案化以界定接墊隔離開口及接墊突出部開口，其中所述將所述第一鈍化層及所述基底圖案化會暴露出所述淺溝渠隔離結構的上表面；在所述基底之上沉積接墊隔離層，其中所述接墊隔離層填充所述接墊隔離開口且給所述接墊突出部開口加襯；蝕刻所述接墊隔離層及所述淺溝渠隔離結構以暴露出所述導電配線層的上表面且界定第一接墊隔離結構及第二接墊隔離結構；以及在所述導電配線層之上形成接墊。
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