TWI718600B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI718600B
TWI718600B TW108126137A TW108126137A TWI718600B TW I718600 B TWI718600 B TW I718600B TW 108126137 A TW108126137 A TW 108126137A TW 108126137 A TW108126137 A TW 108126137A TW I718600 B TWI718600 B TW I718600B
Authority
TW
Taiwan
Prior art keywords
driving
area
sgd
potential
drive
Prior art date
Application number
TW108126137A
Other languages
English (en)
Other versions
TW202036871A (zh
Inventor
峯村洋一
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW202036871A publication Critical patent/TW202036871A/zh
Application granted granted Critical
Publication of TWI718600B publication Critical patent/TWI718600B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

本發明之一實施形態提供一種可容易地提高動作特性之半導體記憶裝置。 根據本發明之一實施形態，於半導體記憶裝置中，第1半導體柱於第1區域內於第1方向上延伸。第2半導體柱於第2區域內於第1方向上延伸。第1電荷儲存層配置於第1半導體柱與第1區域之間。第2電荷儲存層配置於第2半導體柱與第2區域之間。第1接觸插塞設置於第3區域之第3方向上之一端側。第3區域係第2導電層中之第2分斷膜之間之區域。第2接觸插塞設置於第4區域之第3方向上之一端側。第4區域係第2導電層中之第1分斷膜與第2分斷膜之間之區域。第3接觸插塞設置於第3區域之第3方向上之另一端側。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
於具有三維構造之半導體記憶裝置中，積層有複數個導電層，半導體通道於其積層方向上貫通，且於各導電層與半導體通道之交叉位置處配置有記憶胞。於將該等導電層中作為選擇閘極線發揮功能之導電層進一步分割而可個別地選擇之方式中，有時動作特性根據所分割之導電層而不同，結果導致整體之動作特性受損。
實施形態提供一種可進一步提高動作特性之半導體記憶裝置。
根據一實施形態，提供一種半導體記憶裝置，其具有複數個第1導電層、第2導電層、複數個第1分斷膜、複數個第2分斷膜、第1半導體柱、第2半導體柱、第1電荷儲存層、第2電荷儲存層、第1驅動電路、第2驅動電路、第1接觸插塞、第2接觸插塞、及第3接觸插塞。複數個第1導電層積層於第1方向上。第2導電層配置於複數個第1導電層之第1方向上。複數個第1分斷膜於第2方向上將複數個第1導電層及第2導電層分斷。第2方向係與第1方向交叉之方向。複數個第1分斷膜於第1方向及第3方向上延伸。第3方向係與第1方向及第2方向交叉之方向。複數個第2分斷膜於第2方向上將第2導電層中之相鄰之第1分斷膜之間之區域分斷。 複數個第2分斷膜於第1方向及第3方向上延伸。第1半導體柱於第1區域內於第1方向上延伸。第1區域係第1導電層中之相鄰之第2分斷膜之間之區域。第2半導體柱於第2區域內於第1方向上延伸。第2區域係第1導電層中之相鄰之第1分斷膜與第2分斷膜之間之區域。第1電荷儲存層配置於第1半導體柱與第1區域之間。第2電荷儲存層配置於第2半導體柱與第2區域之間。第1驅動電路設置於第2導電層之第3方向上之一端側。第2驅動電路設置於第2導電層之第3方向上之另一端側。第1接觸插塞設置於第3區域之第3方向上之一端側。第3區域係第2導電層中之第2分斷膜之間之區域。第1接觸插塞將第3區域電性連接於第1驅動電路。第2接觸插塞設置於第4區域之第3方向上之一端側。第4區域係第2導電層中之第1分斷膜與第2分斷膜之間之區域。第2接觸插塞將第4區域電性連接於第1驅動電路。第3接觸插塞設置於第3區域之第3方向上之另一端側。第3接觸插塞將第3區域電性連接於第2驅動電路。
1:半導體記憶裝置
2:記憶胞陣列
4:柱狀體
6:導電層
7:絕緣膜
8:層間絕緣膜
10:周邊電路
11:WL驅動電路
12:SGS驅動電路
13:SGD驅動電路
13:SGD驅動電路
13a:SGD驅動電路
13b:SGD驅動電路
14:SL驅動電路
15:感測放大器電路
20:介面
31:接觸插塞
32:導電膜
34:導電膜
41:核心絕緣膜
41b:半導體通道
42:半導體通道
42a:半導體通道
43:絕緣膜
53:絕緣膜
61:驅動電極膜
62:驅動電極膜
63:驅動電極膜
64:驅動電極膜
65:驅動電極膜
431:隧道絕緣膜
432:電荷儲存膜
433:阻擋絕緣膜
BL(BL0~BLk):位元線
BLK:區塊
BLK0:區塊
CW:配線
LMB:積層體
MAR:記憶胞陣列區域
MCG:記憶胞組
MST:記憶體串
MT(MT0~MT7):記憶胞電晶體
PHR:周邊電路區域
PHR':周邊電路區域
PL:接觸插塞
SDT:選擇電晶體
SGD:選擇閘極
SGD0:選擇閘極
SGD1:選擇閘極
SGD2:選擇閘極
SGD3:選擇閘極
SGD4:選擇閘極
SGD5:選擇閘極
SGS:選擇閘極
SL:源極線
SNT:分路配線
SST:選擇電晶體
ST:狹縫
STR:階梯區域
STR':階梯區域
SU:串單元
SU0:串單元
SU1:串單元
SU2:串單元
SU3:串單元
SU5:串單元
SUB:半導體基板
WL:字元線
圖1係表示第1實施形態之半導體記憶裝置之構成之立體圖。
圖2係表示第1實施形態之半導體記憶裝置之構成之方塊圖。
圖3係表示第1實施形態之半導體記憶裝置中包含之記憶胞陣列之構成的電路圖。
圖4係用以對第1實施形態之半導體記憶裝置中包含之記憶胞陣列之驅動進行說明的圖。
圖5係表示第1實施形態之半導體記憶裝置中包含之記憶胞陣列之構成的剖視圖。
圖6係表示第1實施形態之半導體記憶裝置中包含之記憶胞陣列之構成的俯視圖。
圖7(a)、(b)係表示第1實施形態之半導體記憶裝置中包含之記憶胞陣列之構成的剖視圖。
圖8(a)、(b)係表示驅動電壓對第1實施形態之半導體記憶裝置中包含之記憶胞陣列之施加時點的時序圖。
圖9係用以對第1實施形態之半導體記憶裝置之第1變化例中包含之記憶胞陣列之驅動進行說明的圖。
圖10係用以對第1實施形態之半導體記憶裝置之第2變化例中包含之記憶胞陣列之驅動進行說明的圖。
圖11(a)~(c)係表示驅動電壓對第1實施形態之半導體記憶裝置之第2變化例中包含之記憶胞陣列之施加時點的時序圖。
以下，一面參照圖式，一面對實施形態進行說明。針對圖式中之同一部分，標註同一編號，並適當省略其詳細說明，對不同之部分進行說明。再者，圖式係模式性或概念性者，各部分之厚度與寬度之關係、部分間之大小之比率等不一定與實際相同。又，即便於表示相同部分之情形時，亦存在根據圖式而不同地表示彼此之尺寸或比率之情形。
(第1實施形態)
圖1係模式性地表示第1實施形態之半導體記憶裝置1中包含之記憶胞陣列2之構成的立體圖。半導體記憶裝置1係包含三維配置之記憶胞之NAND(Not AND，反及)型非揮發性記憶體。
於以下之說明中，如圖1等所示，將與半導體基板SUB之 表面平行之平面內相互正交之方向設為X方向及Y方向，更具體而言，X方向設為字元線WL之延伸方向，Y方向設為位元線BL之延伸方向。Z方向設為與半導體基板SUB正交之方向。因此，Z方向與X方向及Y方向正交。
如圖1所示，半導體記憶裝置1中包含選擇閘極SGS、字元線WL、及選擇閘極SGD。選擇閘極SGS介隔層間絕緣膜7而積層於半導體基板SUB之上。於圖1之例子中，選擇閘極SGS設置有3層。字元線WL介隔層間絕緣膜7而積層於最上層之選擇閘極SGS之上。於圖1之例子中，字元線WL設置有8層。選擇閘極SGD意指包含在同一層中且被分割之複數個選擇閘極。於圖1之例子中，示出了於Y方向上分割之選擇閘極SGD0及SGD1。選擇閘極SGD介隔層間絕緣膜7而積層於最上層之字元線WL之上。選擇閘極SGS、字元線WL及選擇閘極SGD分別為於X方向及Y方向上延伸之板狀。
於圖1之例子中，選擇閘極SGD、字元線WL、及選擇閘極SGS藉由狹縫ST(第1分斷膜)於Y方向上分斷而絕緣。狹縫ST設置於半導體基板SUB，且於X方向及Z方向上延伸。
選擇閘極SGD例如藉由絕緣膜53於Y方向上分斷。絕緣膜53設置於字元線WL之上方(+Z側)，且於X方向及Z方向上延伸。因此，於字元線WL上，於Y方向上排列且配置有選擇閘極SGD0及選擇閘極SGD1。於圖1之例子中，選擇閘極SGD0及SGD1分別設置有3層。
半導體基板SUB例如為矽基板。選擇閘極SGS、字元線WL、選擇閘極SGD例如為包含鎢(W)之金屬層。層間絕緣膜7及絕緣膜53例如為包含氧化矽之絕緣體。
半導體記憶裝置1進而具有複數個柱狀體4。柱狀體4貫通選擇閘極SGS、字元線WL及選擇閘極SGD，且於其積層方向即Z方向上延伸。半導體記憶裝置1進而具備設置於選擇閘極SGD上方之複數條位元線BL、及源極線SL。
柱狀體4分別經由接觸插塞31而電性連接於位元線BL。例如，共有選擇閘極SGD0之柱狀體4之中之1個、及共有選擇閘極SGD1之柱狀體4之中之1個電性連接於1條位元線BL。
再者，於圖1中，為了簡化圖示，而省略設置於選擇閘極SGD與位元線BL之間之層間絕緣膜。又，於第1實施形態中，於相鄰之狹縫ST之間設置4個選擇閘極作為選擇閘極SGD。因此，於圖1中之選擇閘極SGD1之-Y側，介隔絕緣膜53進而配置有選擇閘極SGD3及選擇閘極SGD4。
於如半導體記憶裝置1般具有三維構造之半導體記憶裝置(記憶體)之情形時，以字元線WL與柱狀體4交叉之部分作為記憶胞發揮功能之方式構成，而構成三維排列有複數個記憶胞之記憶胞陣列2。又，選擇閘極SGS與柱狀體4交叉之部分作為源極側之選擇閘極發揮功能，選擇閘極SGD0、SGD1與柱狀體4交叉之部分設為汲極側之選擇閘極。於半導體記憶裝置1中，即便不利用更微細之圖案化技術，藉由增加積層體中之字元線WL之積層數，亦可增加記憶容量。
圖2係表示半導體記憶裝置1之構成之方塊圖。
如圖2所示，半導體記憶裝置1具有記憶胞陣列2、周邊電路10、及介面20。周邊電路10包含WL驅動電路11、SGS驅動電路12、SGD驅動電路13、SL驅動電路14、及感測放大器電路15。
WL驅動電路11係控制對字元線WL之施加電壓之電路，SGS驅動電路12係控制施加於選擇閘極SGS之電壓之電路。SGD驅動電路13係控制施加於選擇閘極SGD之電壓之電路，SL驅動電路14係控制施加於源極線SL之電壓之電路。感測放大器電路15係判定根據來自所選擇之記憶胞之信號而讀出之資料之電路。
周邊電路10基於經由介面20自外部(例如，應用半導體記憶裝置1之記憶體系統之記憶體控制器)輸入之指示，而控制半導體記憶裝置1之動作。例如，周邊電路10於接收寫入指示之情形時，藉由SGS驅動電路12、SGD驅動電路13、及WL驅動電路11選擇指示寫入之地址之記憶胞，並對選擇記憶胞施加根據資料之電壓而寫入。又，周邊電路10於接收讀出指示之情形時，藉由SGS驅動電路12、SGD驅動電路13、及WL驅動電路11選擇記憶胞陣列2中之所指示之地址之記憶胞，利用感測放大器電路15判定根據來自選擇記憶胞之信號而讀出之資料，並經由介面20將該資料輸出至外部(記憶體控制器)。
其次，使用圖3，對記憶胞陣列2之構成進行說明。圖3係表示半導體記憶裝置1中包含之記憶胞陣列2之構成之電路圖。
記憶胞陣列2各自具有複數個記憶胞電晶體MT之集合即複數個區塊BLK。各區塊BLK具有與字元線WL及位元線BL建立關聯之記憶胞電晶體MT之集合即複數個串單元SU0、SU1、SU2、SU3。各串單元SU0~SU3具有串聯連接有記憶胞電晶體MT之複數個記憶體串MST。再者，串單元SU0~SU3內之記憶體串MST之數量為任意。
複數個串單元SU0、SU1、SU2、SU3對應於複數個選擇閘極SGD0、SGD1、SGD3、SGD4，並且共有選擇閘極SGS，且作為區 塊BLK中之複數個驅動單位發揮功能。各串單元SU可由其對應之選擇閘極SGD及選擇閘極SGS驅動。又，各串單元SU包含複數個記憶體串MST。
各記憶體串MST例如包含8個記憶胞電晶體MT(MT0~MT7)及選擇電晶體SDT、SST。記憶胞電晶體MT具有控制閘極及電荷儲存層，且非揮發地保存資料。並且，8個記憶胞電晶體MT(MT0~MT7)串聯連接於選擇電晶體SDT之源極與選擇電晶體SST之汲極之間。再者，記憶體串MST內之記憶胞電晶體MT之個數並不限定於8個。
各串單元SU中之選擇電晶體SDT之閘極分別連接於選擇閘極SGD。相對於此，各串單元SU中之選擇電晶體SST之閘極例如共通連接於選擇閘極SGS。
存在於各串單元SU內之各記憶體串MST之選擇電晶體SDT之汲極分別連接於不同之位元線BL0~BLk(k為任意之2以上之整數)。又，位元線BL0~BLk於複數個區塊BLK間將存在於各串單元SU內之1個記憶體串MST共通連接。進而，各選擇電晶體SST之源極共通連接於源極線SL。
即，串單元SU係連接於不同之位元線BL0~BLk且連接於同一選擇閘極SGD之記憶體串MST之集合。又，區塊BLK係字元線WL共通之複數個串單元SU0~SU3之集合。並且，記憶胞陣列2係位元線BL0~BLk共通之複數個區塊BLK之集合。
再者，若將共有字元線WL之記憶胞電晶體MT之群稱為「記憶胞組MCG」，則記憶胞組MCG係可經由字元線WL一次性施加特定電壓(例如，寫入電壓、讀出電壓)之記憶胞之集合之最小單位。
其次，使用圖4~圖7，對記憶胞陣列2之具體構成進行說明。圖4係用以對第1實施形態之半導體記憶裝置1中包含之記憶胞陣列2之驅動進行說明之圖。圖5係表示第1實施形態之半導體記憶裝置1中包含之記憶胞陣列2之構成之ZY剖視圖。圖6係表示第1實施形態之半導體記憶裝置1中包含之記憶胞陣列2之構成之XY俯視圖。圖7係表示第1實施形態之半導體記憶裝置1中包含之記憶胞陣列2之構成之ZX剖視圖。
如圖4~圖7所示，記憶胞陣列2於半導體基板SUB之+Z側，於XY方向上二維排列有柱狀體4，並且用柱狀體4貫通複數層字元線WL而構成為三維記憶胞之排列。
如圖4所示，於XY俯視下，複數個柱狀體4例如以構成16行(16道)之方式配置。各行(各道)沿著X方向延伸，並且排列於Y方向上。16行中之於Y方向上接近之行(道)中，柱狀體4之配置位置以X方向上之配置間距之大致一半相互偏移。於XY俯視下，複數個柱狀體4亦可看作以錯位狀排列。各柱狀體4包含配置於Z方向上之複數個記憶體電晶體MT。即，藉由複數個柱狀體4之XY方向之排列及各柱狀體4內之複數個記憶體電晶體MT之Z方向之排列，而構成複數個記憶體電晶體MT之三維排列及複數個選擇電晶體SDT之排列。
三維排列之複數個記憶體電晶體MT之中以大致相同之Z座標構成16行(16道)之複數個記憶體電晶體MT例如共有作為字元線WL之導電層6，且自周邊電路10可被供給相同控制電壓(程式電壓)。
又，複數個選擇電晶體SDT配置於複數個記憶體電晶體MT0~MT7之+Z側，且以4行(4道)為單位群組化。即，作為選擇閘極SGD之各導電層被於XZ方向上延伸之大致板狀(大致翼形狀)之絕緣膜(第2 分斷膜)53分割(分斷)為複數個驅動電極膜61~64。二維或三維排列之複數個選擇電晶體SDT之中大致相同之Z座標之4行(4道)選擇電晶體SDT例如共有作為選擇閘極SGD之驅動電極膜，且自周邊電路10被供給相同控制電壓(驅動電壓)。
相應於此，複數個記憶體電晶體MT之排列以4行(4道)為單位而群組化為串單元SU0~SU3。即，各串單元SU0~SU3作為區塊BLK0中之利用驅動電極膜之被驅動單位發揮功能。即，各串單元SU0~SU3包含4行(4道)選擇電晶體SDT、4行(4道)記憶體電晶體MT0~MT63、及4行(4道)選擇電晶體SST(參照圖3)。
將記憶胞陣列2中之複數個串單元SU0~SU3之中距狹縫ST之距離較近之串單元SU0、SU3稱為外側之串單元SU0、SU3，將距狹縫ST之距離較遠之串單元SU1、SU2稱為內側之串單元SU1、SU2。外側之串單元SU0、SU3亦可看作與狹縫ST相接之串單元，內側之串單元SU1、SU2亦可看作不與狹縫ST相接之串單元。
於記憶胞陣列2中，導電層6與層間絕緣膜7交替地反覆積層，進而，驅動電極膜61~64與層間絕緣膜7交替地反覆積層。各導電層6可由以導電物(例如，鎢等金屬)為主成分之材料形成。各層間絕緣膜7可由以絕緣物(例如，矽氧化物等半導體氧化物)為主成分之材料形成。導電層6作為字元線WL發揮功能。驅動電極膜61~64可分別由以導電物(例如，鎢等金屬)為主成分之材料形成。驅動電極膜61作為選擇閘極SGD0發揮功能，驅動電極膜62作為選擇閘極SGD1發揮功能，驅動電極膜63作為選擇閘極SGD2發揮功能，驅動電極膜64作為選擇閘極SGD3發揮功能。
又，於記憶胞陣列2中，柱狀體4包含核心絕緣膜41、半導 體通道42、及絕緣膜43。核心絕緣膜41可由以絕緣物(例如，矽氧化物)為主成分之材料形成。半導體通道42包含以自外側包圍核心絕緣膜41之方式配置且沿著柱狀體4之中心軸延伸之大致圓筒狀之形狀。
半導體通道42包含記憶體串MST中之通道區域(主動區域)，可由以實質上不含雜質之半導體(例如，多晶矽)為主成分之材料形成。
絕緣膜43配置於驅動電極膜61~64或導電層6(字元線WL)與半導體通道42之間，且於俯視下包圍半導體通道42。絕緣膜43覆蓋半導體通道42之側面。絕緣膜43以在配置於導電層6(字元線WL)與半導體通道42之間之部分中具有電荷儲存能力之方式構成。如圖6所示，絕緣膜43能以自半導體通道42側起依序為隧道絕緣膜431/電荷儲存膜432(第1電荷儲存膜、第2電荷儲存膜)/阻擋絕緣膜433之3層構造構成。隧道絕緣膜431可由以氧化物(例如，矽氧化物)為主成分之材料形成。電荷儲存膜432可由以氮化物(例如，矽氮化物)為主成分之材料形成。阻擋絕緣膜433可由以氧化物(例如，矽氧化物、金屬氧化物或其等之積層)為主成分之材料形成。即，絕緣膜43亦可在配置於導電層6(字元線WL)與半導體通道42之間之部分中具有電荷儲存膜被1對絕緣膜(隧道絕緣膜、阻擋絕緣膜)夾住之ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)型3層構造。又，絕緣膜43亦可在配置於驅動電極膜61~64與半導體通道42之間之部分中包含閘極絕緣膜之單層構造。閘極絕緣膜可由以氧化物(例如，矽氧化物)為主成分之材料形成。
如圖7(a)及圖7(b)所示，半導體記憶裝置1具有記憶胞陣列區域MAR，並且於記憶胞陣列區域MAR之+X側具有階梯區域STR，於記憶胞陣列區域MAR之-X側具有階梯區域STR'。於各階梯區域STR、STR' 中，各驅動電極膜61~64以階梯狀引出。
又，如圖4所示，於階梯區域STR'之-X側之周邊電路區域PHR'配置有SGD驅動電路13(參照圖2)之一部分即SGD驅動電路13a(第1驅動電路)，於階梯區域STR之+X側之周邊電路區域PHR配置有SGD驅動電路13(參照圖2)之另一部分即SGD驅動電路13b(第2驅動電路)。SGD驅動電路13a經由配線CW而電性連接於由階梯區域STR'引出之各驅動電極膜61~64之-X側之端部。SGD驅動電路13b經由配線CW而電性連接於由階梯區域STR引出之驅動電極膜62、63之各者之+X側之端部。由階梯區域STR引出之驅動電極膜61、64之各者之+X側之端部利用分路配線SNT分路連接，但不連接於SGD驅動電路13b。
此處，如圖4及圖5所示，與外側之串單元SU0、SU3之驅動電極膜61、64相比，內側之串單元SU1、SU2之驅動電極膜62、63之圖案密度(驅動電極膜於配置區域中所占之佔有率，即導電物質於配置區域中所占之佔有率)變低。藉此，與外側之串單元SU0、SU3之驅動電極膜61、64相比，內側之串單元SU1、SU2之驅動電極膜62、63處於X方向上平均而得之導電部分之YZ截面面積變小之傾向。其結果為，與外側之串單元SU0、SU3之驅動電極膜61、64中之RC(Resistor-Capacitance，電阻-電容)延遲相比，內側之串單元SU1、SU2之驅動電極膜62、63中之RC延遲可相對變大。
相對於此，半導體記憶裝置1以如下方式構成：如圖7(a)所示般，對記憶胞陣列2中之外側之串單元SU0、SU3之驅動電極膜61、64進行利用單側之階梯區域STR'施加控制電壓之驅動(稱為單側驅動)。又，以如下方式構成：如圖7(b)所示般，對內側之串單元SU1、SU2之驅動電 極膜62、63進行利用兩側之階梯區域STR、STR'施加控制電壓之驅動(稱為兩側驅動)。圖7(a)表示外側之串單元SU0之剖面構成，圖7(b)表示內側之串單元SU1之剖面構成。再者，外側之串單元SU3之剖面構成與圖7(a)所示之剖面構成同樣，內側之串單元SU2之剖面構成與圖7(b)所示之剖面構成同樣。
如圖7(a)所示，於記憶胞陣列區域MAR之-X側之階梯區域STR'中，作為配線CW之導電膜32經由複數個接觸插塞31而連接於作為選擇閘極SGD0之複數個驅動電極膜61。導電膜32經由其他配線等(例如，於周邊區域PHR'中，經由接觸插塞PL)而電性連接於SGD驅動電路13a(參照圖4)。導電膜32可由以導電物(例如，鎢、鋁等金屬)為主成分之材料形成。接觸插塞31可由以導電物(例如，鎢等金屬)為主成分之材料形成。層間絕緣膜8可由以絕緣物(例如，矽氧化物等半導體氧化物)為主成分之材料形成。又，於記憶胞陣列區域MAR之+X側之階梯區域STR中，作為分路配線SNT之導電膜34經由複數個接觸插塞31而將複數個驅動電極膜61相互連接(分路連接)。導電膜34未電性連接於SGD驅動電路13b(參照圖4)。即，外側之串單元SU0之驅動電極膜61構成為可自SGD驅動電路13利用單側(-X側)之階梯區域STR'施加驅動電壓，且構成為被單側驅動。
如圖7(b)所示，於記憶胞陣列區域MAR之-X側之階梯區域STR'中，作為配線CW之導電膜32經由複數個接觸插塞31而連接於作為選擇閘極SGD1之複數個驅動電極膜62。導電膜32經由其他配線等(例如，於周邊區域PHR'中，經由接觸插塞PL)而電性連接於SGD驅動電路13a(參照圖4)。又，於積層體LMB中之+X側之階梯區域STR中，作為配線CW之導電膜32經由複數個接觸插塞31而連接於作為選擇閘極SGD1之複數個驅動 電極膜62。導電膜32經由其他配線等(例如，於周邊區域PHR中，經由接觸插塞PL)而電性連接於SGD驅動電路13b。即，內側之串單元SU1之驅動電極膜62構成為可自SGD驅動電路13利用兩側(-X側及+X側)之階梯區域STR、STR'施加驅動電壓，且構成為被兩側驅動。
例如，當自外部(記憶體控制器)接收對屬於外側之串單元SU0之記憶胞MT之寫入指示時，周邊電路10請求寫入電壓Vpgm並通知WL驅動電路11。
然後，圖4所示之SGD驅動電路13a於單側之階梯區域STR'中對驅動電極膜61(選擇閘極SGD0)施加具有選擇電位VSL之驅動電壓VSGD0，並對驅動電極膜64(選擇閘極SGD4)施加具有非選擇電位VUS之驅動電壓VSGD3。SGD驅動電路13a、13b於兩側之階梯區域STR、STR'中對作為選擇閘極SGD1、SGD3之驅動電極膜62(選擇閘極SGD1)、驅動電極膜63(選擇閘極SGD3)分別施加具有非選擇電位VUS之驅動電壓VSGD1、VSGD2。圖4係表示驅動電壓對外側之串單元SU0之施加動作之圖，用實線表示主動之控制線，用虛線表示不主動之控制線。
又，例如，當自外部接收對屬於外側之串單元SU3之記憶胞MT之寫入指示時，周邊電路10請求寫入電壓Vpgm並通知WL驅動電路11。
然後，圖4所示之SGD驅動電路13a於單側之階梯區域STR'中對驅動電極膜64施加具有選擇電位VSL之驅動電壓VSGD3，並對驅動電極膜61施加具有非選擇電位VUS之驅動電壓VSGD0。SGD驅動電路13a、13b於兩側之階梯區域STR、STR'中對驅動電極膜62、63分別施加具有非選擇電位VUS之驅動電壓VSGD1、VSGD2。
即，藉由單側驅動，所選擇之外側之串單元之選擇電晶體SDT接通，各半導體通道42之電位設定為與位元線BL電位相應之電位。又，藉由兩側驅動，非選擇之內側之串單元之選擇電晶體SDT斷開，各半導體通道42成為浮動狀態。藉此，可減少與外側之串單元SU0、SU3對應之驅動電極膜61、64同與內側之串單元SU1、SU2對應之驅動電極膜62、63之間之RC延遲差之影響。其結果為，可使所選擇之外側之串單元之選擇電晶體SDT之接通時點與非選擇之內側之串單元之選擇電晶體SDT之斷開時點接近。
並且，WL驅動電路11對與寫入指示所指示之地址相應之作為字元線之導電層施加寫入電壓Vpgm。藉此，對屬於所選擇之外側之串單元之記憶胞MT進行寫入處理。
此時，於非選擇之內側之串單元中，藉由成為浮動狀態之半導體通道42a、41b與作為字元線之導電層之耦合，可根據寫入電壓之施加而將半導體通道42之電位升高至升壓電位，藉此，資訊不會寫入至記憶胞MT。
又，例如，當自外部接收對屬於內側之串單元SU1之記憶胞MT之寫入指示時，周邊電路10請求寫入電壓Vpgm並通知WL驅動電路11。
然後，圖4所示之SGD驅動電路13a於單側之階梯區域STR'中對驅動電極膜61、64分別施加具有非選擇電位VUS之驅動電壓VSGD0、VSGD3。SGD驅動電路13a、13b於兩側之階梯區域STR、STR'中對驅動電極膜62施加具有選擇電位VSL之驅動電壓VSGD1，並對驅動電極膜63施加具有非選擇電位VUS之驅動電壓VSGD2。
又，例如，當自外部接收對屬於內側之串單元SU2之記憶胞MT之寫入指示時，周邊電路10請求寫入電壓Vpgm並通知WL驅動電路11。
然後，圖4所示之SGD驅動電路13a於單側之階梯區域STR'中對驅動電極膜61、64分別施加具有非選擇電位VUS之驅動電壓VSGD0、VSGD3。SGD驅動電路13a、13b於兩側之階梯區域STR、STR'中對驅動電極膜63施加具有選擇電位VSL之驅動電壓VSGD2，並對驅動電極膜62施加具有非選擇電位VUS之驅動電壓VSGD1。
即，藉由單側驅動，非選擇之外側之串單元之選擇電晶體SDT斷開，且各半導體通道42成為浮動狀態。又，藉由兩側驅動，所選擇之內側之串單元之選擇電晶體SDT接通，且各半導體通道42之電位設定為與位元線BL電位相應之電位。藉此，可減少與外側之串單元SU0、SU3對應之驅動電極膜61、64同與內側之串單元SU1、SU2對應之驅動電極膜62、63之間之RC延遲差之影響。其結果為，可使非選擇之外側之串單元之選擇電晶體SDT之斷開時點與所選擇之內側之串單元之選擇電晶體SDT之接通時點接近。
並且，WL驅動電路11對與寫入指示所指示之地址相應之作為字元線之導電層施加寫入電壓Vpgm。藉此，對屬於所選擇之內側之串單元之記憶胞MT進行寫入處理。
此時，於非選擇之外側之複數個串單元中，藉由成為浮動狀態之半導體通道42與作為字元線之導電層之耦合，可根據寫入電壓之施加而將半導體通道42之電位升高至升壓電位，藉此，資訊不會寫入至記憶胞MT。
又，如圖8所示，為了將驅動高速化，SGD驅動電路13亦可於開始驅動之時點之前對各驅動電極膜61~64進行預充電。
例如，於驅動外側之複數個串單元SU0之情形時，即，於選擇SGD為驅動電極膜61之情形時，如圖8(a)所示，亦可於開始驅動之時點t3之前對各驅動電極膜61~64進行預充電。圖8(a)係表示驅動電壓對外側之複數個串單元SU0之施加動作之波形圖。
於時點t1，當SGD驅動電路13利用單側驅動對驅動電極膜61、64施加預充電電位Vpre，並利用兩側驅動對驅動電極膜62、63施加預充電電位Vpre時，各串單元SU0~SU3之選擇電晶體SDT接通。
於時點t2，當SGD驅動電路13利用單側驅動對驅動電極膜61、64施加非選擇電位VUS，並利用兩側驅動對驅動電極膜62、63施加非選擇電位VUS時，各串單元SU0~SU3之選擇電晶體SDT斷開。
於時點t3，SGD驅動電路13利用單側驅動對驅動電極膜61施加選擇電位VSL，利用單側驅動對驅動電極膜64施加非選擇電位VUS，並利用兩側驅動對驅動電極膜62、63施加非選擇電位VUS，而開始作為選擇SGD之驅動電極膜61之驅動。相應於此，當驅動電極膜61之電位自非選擇電位VUS升高至選擇電位VSL時，外側之串單元SU0之選擇電晶體SDT接通，且各半導體通道42之電位設定為與位元線BL電位相應之電位。
於時點t4，WL驅動電路11對作為非選擇字元線之導電層及作為選擇字元線之導電層之各者施加低於寫入電壓Vpgm且高於閾值電壓之傳送電位Vpass，並於各半導體通道42內形成電荷之通道而傳送電荷。
於時點t5，WL驅動電路11選擇性地對作為選擇字元線之 導電層施加寫入電壓Vpgm，而將資訊寫入至所選擇之記憶胞MT。
如圖8(a)所示，作為選擇SGD之驅動電極膜為被單側驅動之外側之複數個串單元SU0之驅動電極膜61，據此，確保預充電期間T1較長。
又，例如，於驅動內側之複數個串單元SU1之情形時，即，於選擇SGD為驅動電極膜62之情形時，如圖8(b)所示，亦可於開始驅動之時點t13之前對各驅動電極膜61~64進行預充電。圖8(b)係表示驅動電壓對內側之串單元SU1之施加動作之波形圖。
於時點t11，當SGD驅動電路13利用單側驅動對驅動電極膜61、64施加預充電電位Vpre，並利用兩側驅動對驅動電極膜62、63施加預充電電位Vpre時，各串單元SU0~SU3之選擇電晶體SDT接通。
於時點t12，當SGD驅動電路13利用單側驅動對驅動電極膜61、64施加非選擇電位VUS，並利用兩側驅動對驅動電極膜62、63施加非選擇電位VUS時，各串單元SU0~SU3之選擇電晶體SDT斷開。
於時點t13，SGD驅動電路13利用單側驅動對驅動電極膜61、64施加非選擇電位VUS，利用兩側驅動對驅動電極膜62施加選擇電位VSL，並利用兩側驅動對驅動電極膜63施加非選擇電位VUS，而開始作為選擇SGD之驅動電極膜62之驅動。相應於此，當驅動電極膜62之電位自非選擇電位VUS升高至選擇電位VSL時，內側之串單元SU1之選擇電晶體SDT接通，且各半導體通道42之電位設定為與位元線BL電位相應之電位。
於時點t14，WL驅動電路11對作為非選擇字元線之導電層及作為選擇字元線之導電層之各者施加低於寫入電壓Vpgm且高於閾值電 壓之傳送電位Vpass，並於各半導體通道42內形成電荷之通道而傳送電荷。
於時點t15，WL驅動電路11選擇性地對作為選擇字元線之導電層施加寫入電壓Vpgm，而將資訊寫入至所選擇之記憶胞MT。
如圖8(b)所示，作為選擇SGD之驅動電極膜為被兩側驅動之內側之串單元SU1之驅動電極膜62，據此，可使預充電期間T1'較圖8(a)所示之預充電期間T1更短。
如上所述，於半導體記憶裝置1中，對記憶胞陣列2中之外側之串單元SU0、SU3之驅動電極膜61、64進行利用單側之階梯區域STR'施加控制電壓之單側驅動。又，對內側之串單元SU1、SU2之驅動電極膜62、63進行利用兩側之階梯區域STR、STR'施加控制電壓之兩側驅動。藉此，與兩側驅動所有驅動電極膜之情形相比，可抑制配線層之線數，可簡化控制用之周邊電路，因此，可抑制半導體記憶裝置1之電路面積之增大。又，與單側驅動所有驅動電極膜之情形相比，可整體地提前寫入處理等之驅動開始之時點，因此，可提高半導體記憶裝置1中之寫入處理等之驅動性能。因此，可容易地兼顧半導體記憶裝置1中之電路面積之增大抑制及驅動性能之提高。
再者，於圖4中，例示了外側之串單元之驅動電極膜被-X側之階梯區域STR'單側驅動之情形，但外側之串單元之驅動電極膜亦可被+X側之階梯區域STR單側驅動。於此情形時，與由+X側之階梯區域STR引出之外側之串單元之驅動電極膜之+X側之端部連接之複數個接觸插塞31利用分路配線相互連接，且不連接於SGD驅動電路13a。與由-X側之階梯區域STR'引出之外側之串單元之驅動電極膜之-X側之端部連接之 接觸插塞31經由配線CW而電性連接於SGD驅動電路13b。於該構成中，亦可實現與實施形態同樣之效果。
或者，記憶胞陣列2中之內側之串單元之數量亦可為1個。例如，作為第1實施形態之第1變化例，如圖9所示，於半導體記憶裝置1中，於XY俯視下，複數個柱狀體4例如亦可以構成12行(12道)之方式配置。圖9係用以對第1實施形態之半導體記憶裝置之第1變化例中包含之記憶胞陣列之驅動進行說明的圖。圖9所示之記憶胞陣列2藉由省略圖4所示之串單元SU2及驅動電極膜63(選擇閘極SGD3)而構成。
於該構成中，亦對記憶胞陣列2中之外側之串單元SU0、SU3之驅動電極膜61、64進行利用單側之階梯區域STR'施加控制電壓之單側驅動。又，對內側之串單元SU1之驅動電極膜62進行利用兩側之階梯區域STR、STR'施加控制電壓之兩側驅動。藉此，與兩側驅動所有驅動電極膜之情形相比，可抑制配線層之線數，可簡化控制用之周邊電路，因此，可抑制半導體記憶裝置1之電路面積之增大。又，與單側驅動所有驅動電極膜之情形相比，可整體地提前寫入處理等之驅動開始之時點，因此，可提高半導體記憶裝置1中之寫入處理等之驅動性能。
或者，記憶胞陣列2中之內側之串單元之數量亦可多於2個。例如，作為第1實施形態之第2變化例，如圖10所示，於半導體記憶裝置1中，於XY俯視下，複數個柱狀體4例如亦可以構成20行(20道)之方式配置。圖10係用以對第1實施形態之半導體記憶裝置之第2變化例中包含之記憶胞陣列之驅動進行說明的圖。圖10所示之記憶胞陣列2藉由在圖4所示之串單元SU1與串單元SU2之間追加串單元SU5，並於驅動電極膜62(選擇閘極SGD1)與驅動電極膜63(選擇閘極SGD3)之間追加驅動電極膜 65(選擇閘極SGD5)而構成。
於該構成中，亦對記憶胞陣列2中之外側之串單元SU0、SU3之驅動電極膜61、64進行利用單側之階梯區域STR'施加控制電壓之單側驅動。又，對內側之串單元SU1、SU2之驅動電極膜62、63及最內側之串單元SU5之驅動電極膜65進行利用兩側之階梯區域STR、STR'施加控制電壓之兩側驅動。藉此，與兩側驅動所有驅動電極膜之情形相比，可抑制配線層之線數，可簡化控制用之周邊電路，因此，可抑制半導體記憶裝置1之電路面積之增大。又，與單側驅動所有驅動電極膜之情形相比，可整體地提前寫入處理等之驅動開始之時點，因此，可提高半導體記憶裝置1中之寫入處理等之驅動性能。
或者，如圖11所示，為了將驅動高速化，SGD驅動電路13亦可於開始驅動之時點之前對各驅動電極膜61、62、65、63、64進行預充電。又，此時，亦可多階段地進行複數個串單元SU0、SU1、SU5、SU2、SU3之驅動。圖11係表示驅動電壓對第1實施形態之半導體記憶裝置1之第2變化例中包含之記憶胞陣列之施加時點的時序圖。
例如，於驅動外側之串單元SU0之情形時，即，於選擇SGD為驅動電極膜61之情形時，如圖11(a)所示，亦可於開始驅動之時點t23之前對各驅動電極膜61、62、65、63、64進行預充電。圖8(a)係表示驅動電壓對外側之複數個串單元SU0之施加動作之波形圖。
於時點t21，當SGD驅動電路13利用單側驅動對驅動電極膜61、64施加預充電電位Vpre，並利用兩側驅動對驅動電極膜62、65、63施加預充電電位Vpre時，各串單元SU0、SU1、SU5、SU2、SU3之選擇電晶體SDT接通。
於時點t22，當SGD驅動電路13利用單側驅動對驅動電極膜61、64施加非選擇電位VUS，並利用兩側驅動對驅動電極膜62、65、63施加非選擇電位VUS時，各串單元SU0、SU1、SU5、SU2、SU3之選擇電晶體SDT斷開。
於時點t23，SGD驅動電路13利用單側驅動對驅動電極膜61施加選擇電位VSL，利用單側驅動對驅動電極膜64施加非選擇電位VUS，並利用兩側驅動對驅動電極膜62、65、63施加非選擇電位VUS。藉此，開始作為選擇SGD之驅動電極膜61之驅動。相應於此，當驅動電極膜61之電位自非選擇電位VUS升高至選擇電位VSL時，外側之串單元SU0之選擇電晶體SDT接通，且各半導體通道42之電位設定為與位元線BL電位相應之電位。
於時點t24，WL驅動電路11對作為非選擇字元線之導電層及作為選擇字元線之導電層之各者施加低於寫入電壓Vpgm且高於閾值電壓之傳送電位Vpass，並於各半導體通道42內形成電荷之通道而傳送電荷。
於時點t25，WL驅動電路11選擇性地對作為選擇字元線之導電層施加寫入電壓Vpgm，而將資訊寫入至所選擇之記憶胞MT。
如圖11(a)所示，作為選擇SGD之驅動電極膜為被單側驅動之外側之複數個串單元SU0之驅動電極膜61，據此，確保預充電期間T1j較長。
又，例如，於驅動內側之串單元SU1之情形時，即，於選擇SGD為驅動電極膜62之情形時，如圖11(b)所示，亦可於開始驅動之時點t33之前對各驅動電極膜61、62、65、63、64進行預充電。圖11(b)係表 示驅動電壓對內側之串單元SU1之施加動作之波形圖。
於時點t31，當SGD驅動電路13利用單側驅動對驅動電極膜61、64施加預充電電位Vpre，並利用兩側驅動對驅動電極膜62、65、63施加預充電電位Vpre時，各串單元SU0、SU1、SU5、SU2、SU3之選擇電晶體SDT接通。
於時點t32，當SGD驅動電路13利用單側驅動對驅動電極膜61、64施加非選擇電位VUS，並利用兩側驅動對驅動電極膜62、65、63施加非選擇電位VUS時，各串單元SU0、SU1、SU5、SU2、SU3之選擇電晶體SDT斷開。
於時點t33，SGD驅動電路13利用單側驅動對驅動電極膜61、64施加非選擇電位VUS，利用兩側驅動對驅動電極膜65、63施加非選擇電位VUS，並利用兩側驅動對驅動電極膜62施加選擇電位VSL。藉此，開始作為選擇SGD之驅動電極膜62之驅動。相應於此，當驅動電極膜62之電位自非選擇電位VUS升高至選擇電位VSL時，內側之串單元SU1之選擇電晶體SDT接通，且各半導體通道42之電位設定為與位元線BL電位相應之電位。
於時點t34，WL驅動電路11對作為非選擇字元線之導電層及作為選擇字元線之導電層之各者施加低於寫入電壓Vpgm且高於閾值電壓之傳送電位Vpass，並於各半導體通道42內形成電荷之通道而傳送電荷。
於時點t35，WL驅動電路11選擇性地對作為選擇字元線之導電層施加寫入電壓Vpgm，而將資訊寫入至所選擇之記憶胞MT。
如圖11(b)所示，作為選擇SGD之驅動電極膜為被兩側驅動 之內側之串單元SU1之驅動電極膜62，據此，可使預充電期間T1j'較圖11(a)所示之預充電期間T1j更短。
又，例如，於驅動最內側之複數個串單元SU5之情形時，即，於選擇SGD為驅動電極膜65之情形時，如圖11(c)所示，亦可於開始驅動之時點t43之前對各驅動電極膜61、62、65、63、64進行預充電。圖11(c)係表示驅動電壓對最內側之串單元SU5之施加動作之波形圖。
於時點t41，當SGD驅動電路13利用單側驅動對驅動電極膜61、64施加預充電電位Vpre，並利用兩側驅動對驅動電極膜62、65、63施加預充電電位Vpre時，各串單元SU0、SU1、SU5、SU2、SU3之選擇電晶體SDT接通。
於時點t42，當SGD驅動電路13利用單側驅動對驅動電極膜61、64施加非選擇電位VUS，並利用兩側驅動對驅動電極膜62、65、63施加非選擇電位VUS時，各串單元SU0、SU1、SU5、SU2、SU3之選擇電晶體SDT斷開。
於時點t43，SGD驅動電路13利用單側驅動對驅動電極膜61、64施加非選擇電位VUS，利用兩側驅動對驅動電極膜62、63施加非選擇電位VUS，並利用兩側驅動對驅動電極膜65施加選擇電位VSL。藉此，開始作為選擇SGD之驅動電極膜65之驅動。相應於此，當驅動電極膜65之電位自非選擇電位VUS升高至選擇電位VSL時，最內側之串單元SU5之選擇電晶體SDT接通，且各半導體通道42之電位設定為與位元線BL電位相應之電位。
於時點t44，WL驅動電路11對作為非選擇字元線之導電層及作為選擇字元線之導電層之各者施加低於寫入電壓Vpgm且高於閾值電 壓之傳送電位Vpass，並於各半導體通道42內形成電荷之通道而傳送電荷。
於時點t45，WL驅動電路11選擇性地對作為選擇字元線之導電層施加寫入電壓Vpgm，而將資訊寫入至所選擇之記憶胞MT。
如圖11(c)所示，作為選擇SGD之驅動電極膜為被兩側驅動之最內側之串單元SU5之驅動電極膜65，據此，可使預充電期間T1j"較圖11(a)所示之預充電期間T1j更短。又，根據製程上之理由，可使預充電期間T1j"較圖11(b)所示之預充電期間T1j'長一些。製程上之理由例如為，存在最內側之串單元之驅動電極膜中之導電物質之嵌入率相對低於內側之串單元之驅動電極膜中之導電物質之嵌入率之情況，最內側之串單元之驅動電極膜之圖案密度可小於內側之串單元之驅動電極膜之圖案密度。
如此，於積層體LMB中之內側之串單元之數量多於2個之情形時，藉由多階段地改變預充電之時間，與單側驅動所有驅動電極膜之情形相比，可進一步整體地提前寫入處理等之驅動開始之時點。
又，圖11(a)~圖11(c)所示之外側之串單元之預充電期間T1j、內側之串單元預充電期間T1j'、最外側之串單元之預充電期間T1j"之大小關係(T1j>T1j">T1j')為例示，亦存在變為不同之大小關係之情形。例如，亦可為T1j<T1j'<T1j"。於此情形時，藉由多階段地改變預充電之時間，與單側驅動所有驅動電極膜之情形相比，亦可進一步整體地提前寫入處理等之驅動開始之時點。
已對本發明之若干個實施形態進行了說明，但該等實施形態係作為例而提出者，並不意在限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、 替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]
本申請案享有以日本專利申請案2019-50388號(申請日：2019年3月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1           半導體記憶裝置 2           記憶胞陣列 13a        SGD驅動電路 13b        SGD驅動電路 53         絕緣膜 61         驅動電極膜 62         驅動電極膜 63         驅動電極膜 64         驅動電極膜 CW        配線 MAR      記憶胞陣列區域 PHR       周邊電路區域 PHR'      周邊電路區域 SGD      選擇閘極 SGD0     選擇閘極 SGD1     選擇閘極 SGD3     選擇閘極 SGD4     選擇閘極 SNT       分路配線 ST         狹縫 STR       階梯區域 STR'      階梯區域 SU0       串單元 SU1       串單元 SU2       串單元 SU3       串單元

Claims (5)

  1. 一種半導體記憶裝置，其具備：複數個第1導電層，其等積層於第1方向上；第2導電層，其配置於上述複數個第1導電層之上述第1方向上；複數個第1狹縫，其等於與上述第1方向交叉之第2方向上將上述複數個第1導電層及上述第2導電層分斷，且於上述第1方向以及與上述第1方向及上述第2方向交叉之第3方向上延伸；複數個第2狹縫，其等於上述第2方向上將上述複數個第2導電層中之相鄰之上述第1狹縫之間之區域分斷，且於上述第1方向及上述第3方向上延伸；第1柱狀體，其於上述複數個第1導電層中之相鄰之上述第2狹縫之間之區域即第1區域內於上述第1方向上延伸，且具有半導體層；第2柱狀體，其於上述複數個第1導電層中之相鄰之上述第1狹縫與上述第2狹縫之間之區域即第2區域內於上述第1方向上延伸，且具有半導體層；第1電荷儲存膜，其配置於上述第1柱狀體與構成上述第1區域之上述複數個第1導電層之中之一之間；第2電荷儲存膜，其配置於上述第2柱狀體與構成上述第2區域之上述複數個第1導電層之中之一之間；第1驅動電路，其設置於上述第2導電層之上述第3方向上之一端側；第2驅動電路，其設置於上述第2導電層之上述第3方向上之另一端側； 第1接觸插塞，其設置於上述第2導電層中之相鄰之上述第2狹縫之間之區域即第3區域之上述第3方向上之一端側，且將上述第3區域電性連接於上述第1驅動電路；第2接觸插塞，其設置於上述第2導電層中之相鄰之上述第1狹縫與上述第2狹縫之間之區域即第4區域之上述第3方向上之一端側，且將上述第4區域電性連接於上述第1驅動電路；以及第3接觸插塞，其設置於上述第3區域之上述第3方向上之另一端側，且將上述第3區域電性連接於上述第2驅動電路。
  2. 如請求項1之半導體記憶裝置，其中上述第1區域中導電物質所占之比率低於上述第2區域中導電物質所占之比率。
  3. 如請求項1或2之半導體記憶裝置，其中上述第2驅動電路未電性連接於上述第4區域。
  4. 如請求項1或2之半導體記憶裝置，其中上述第1驅動電路及上述第2驅動電路於第1時間進行對上述第3區域之預充電，且上述第1驅動電路於與上述第1時間不同之第2時間進行對上述第4區域之預充電。
  5. 如請求項4之半導體記憶裝置，其中上述第1時間較上述第2時間短。
TW108126137A 2019-03-18 2019-07-24 半導體記憶裝置 TWI718600B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019050388A JP2020155494A (ja) 2019-03-18 2019-03-18 半導体記憶装置
JP2019-050388 2019-03-18

Publications (2)

Publication Number Publication Date
TW202036871A TW202036871A (zh) 2020-10-01
TWI718600B true TWI718600B (zh) 2021-02-11

Family

ID=72514000

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108126137A TWI718600B (zh) 2019-03-18 2019-07-24 半導體記憶裝置

Country Status (4)

Country Link
US (1) US11171149B2 (zh)
JP (1) JP2020155494A (zh)
CN (1) CN111725223B (zh)
TW (1) TWI718600B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022078881A (ja) * 2020-11-13 2022-05-25 キオクシア株式会社 半導体記憶装置
JP2022139975A (ja) * 2021-03-12 2022-09-26 キオクシア株式会社 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101044139B1 (ko) * 2007-06-20 2011-06-28 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 그 제조 방법
TWI523026B (zh) * 2012-06-27 2016-02-21 Toshiba Kk Semiconductor memory device
TWI632668B (zh) * 2016-09-12 2018-08-11 東芝記憶體股份有限公司 半導體裝置
US10115799B2 (en) * 2013-11-13 2018-10-30 Samsung Electronics Co., Ltd. Non-volatile memory devices and manufacturing methods thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268621A (ja) * 2004-03-19 2005-09-29 Toshiba Corp 半導体集積回路装置
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101778287B1 (ko) * 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
WO2013183101A1 (ja) * 2012-06-04 2013-12-12 株式会社日立製作所 半導体記憶装置
KR102083490B1 (ko) * 2012-08-08 2020-03-03 삼성전자 주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 커맨드 실행 제어 방법
KR102059196B1 (ko) 2013-01-11 2019-12-24 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 3차원 반도체 장치 및 그 제조 방법
US20160260731A1 (en) * 2015-03-03 2016-09-08 Kabushiki Kaisha Toshiba Semiconductor device, manufacturing method for a semiconductor device, and nontransitory computer readable medium storing a pattern generating program
US9748337B2 (en) * 2015-03-12 2017-08-29 Kabushiki Kaisha Toshiba Semiconductor memory device
US20160268291A1 (en) * 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
US9455271B1 (en) * 2015-08-13 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing semiconductor memory device and method of layouting auxiliary pattern
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
CN106992179B (zh) * 2016-01-21 2021-02-09 东芝存储器株式会社 半导体装置及其制造方法
US10147738B2 (en) * 2016-02-17 2018-12-04 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
JP6515046B2 (ja) 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
US9941292B2 (en) * 2016-03-10 2018-04-10 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9922991B2 (en) * 2016-03-16 2018-03-20 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9887273B2 (en) * 2016-03-31 2018-02-06 Toshiba Memory Corporation Semiconductor memory device
TWI624007B (zh) * 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法
US10483277B2 (en) * 2016-09-13 2019-11-19 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US9892930B1 (en) * 2016-09-20 2018-02-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP6800057B2 (ja) 2017-03-15 2020-12-16 キオクシア株式会社 記憶装置
JP2018164070A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置
JP2019053808A (ja) 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101044139B1 (ko) * 2007-06-20 2011-06-28 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 그 제조 방법
TWI523026B (zh) * 2012-06-27 2016-02-21 Toshiba Kk Semiconductor memory device
US10115799B2 (en) * 2013-11-13 2018-10-30 Samsung Electronics Co., Ltd. Non-volatile memory devices and manufacturing methods thereof
TWI632668B (zh) * 2016-09-12 2018-08-11 東芝記憶體股份有限公司 半導體裝置

Also Published As

Publication number Publication date
US11171149B2 (en) 2021-11-09
CN111725223A (zh) 2020-09-29
CN111725223B (zh) 2024-04-23
TW202036871A (zh) 2020-10-01
JP2020155494A (ja) 2020-09-24
US20200303396A1 (en) 2020-09-24

Similar Documents

Publication Publication Date Title
US11917826B2 (en) Semiconductor memory device with three-dimensional memory cells
US9490019B2 (en) Nonvolatile semiconductor memory device and data erase method thereof
JP5259242B2 (ja) 三次元積層不揮発性半導体メモリ
TWI567947B (zh) Semiconductor memory device
US8203882B2 (en) Non-volatile semiconductor storage device
JP5378255B2 (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法
JP2009266946A (ja) 三次元積層不揮発性半導体メモリ
US8760925B2 (en) Non-volatile semiconductor memory device
US20120195128A1 (en) Nonvolatile semiconductor memory device and method for driving the same
US10424348B2 (en) Control method for memory device
US11631693B2 (en) Semiconductor memory device
US11647630B2 (en) Semiconductor memory device
TWI718600B (zh) 半導體記憶裝置
JP2021034522A (ja) 半導体記憶装置
JP2020047348A (ja) 半導体記憶装置及びその制御方法
US20200303403A1 (en) Semiconductor memory device
TWI735018B (zh) 半導體記憶裝置
WO2021053725A1 (ja) メモリデバイス
US20230093316A1 (en) Semiconductor storage device and method of manufacturing semiconductor storage device
KR20100121129A (ko) 반도체 소자의 프로그램 방법