TWI716804B - 半導體元件製造方法 - Google Patents

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恩博 王
盧峰
肖莉紅
楊號號
李兆松
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Abstract

本揭露提供了一種用於製造半導體元件的方法，包括：形成包括在接觸區域上的第一通孔的第一堆疊絕緣層的第一結構；通過用犧牲層填充第一通孔的至少頂部區域來形成第二結構；形成第三結構，該第三結構包括第二結構和堆疊在第二結構上方的第二堆疊絕緣層，且第三結構還包括與第一通孔對準並延伸穿過第二堆疊絕緣層的第二通孔；通過去除犧牲層以形成包括第一通孔和第二通孔的延伸通孔來形成第四結構；確定與第一結構、第二結構、第三結構和第四結構相關聯的複數個重量，並且基於複數個重量確定延伸通孔的品質。

Description

半導體元件製造方法
本發明係關於一種半導體元件，特別是關於一種具有通孔結構的半導體元件的製造方法。
隨著積體電路中元件的關鍵尺寸縮小到常見記憶體單元技術的極限，開發了技術以實現更大的記憶體容量。與平面電晶體結構相比，3D NAND記憶體元件的垂直結構涉及更複雜的製造製程。隨著3D NAND記憶體元件演進到具有更多記憶體單元層的配置，並以更低的每位元成本實現更高的密度，改進結構及其製造方法成為越來越大的挑戰。
根據本揭露，提供了一種用於製造半導體元件的方法。該方法包括形成第一堆疊絕緣層的第一結構，該第一堆疊絕緣層的第一結構包括第一通孔，該第一通孔設置在基底上的接觸區域上方並且延伸穿過第一堆疊絕緣層。該方法還可以包括通過用犧牲層填充第一通孔的至少頂部區域來形成第二結構。另外，該方法可以包括形成第三結構，該第三結構包括第二結構和堆疊在第二結構上方的第二堆疊絕緣層。第三結構還包括第二通孔，第二通孔與第一通孔對準並且延伸穿過第二堆疊絕緣層。然後，可以通過從第三結構去除犧牲 層以形成包括第一通孔和第二通孔的延伸通孔，來形成第四結構。該方法可以確定與第一結構、第二結構、第三結構和第四結構相關聯的複數個重量，並基於複數個重量確定延伸通孔的品質。
在一個實施例中，形成第三結構可以包括通過從犧牲層去除頂部，而在犧牲層中形成凹陷區域。該方法可以進一步包括獲得犧牲層所去除的頂部的重量，並且進一步基於複數個重量和犧牲層所去除的頂部的重量來確定延伸通孔的品質。在一個實施例中，第一凹陷區域可以形成在犧牲層上方。
根據本揭露，確定延伸通孔的品質包括確定是否有任何犧牲層保留在延伸通孔中和/或是否去除了任何接觸區域。此外，在示例中，確定延伸通孔的品質包括確定是否去除了任何基底。
在替代實施例中，複數個重量可包括分別對應於第一結構、第二結構、第三結構和第四結構的第一重量、第二重量、第三重量和第四重量。確定延伸通孔的品質包括基於第一重量和第二重量確定與第一通孔中的犧牲層的重量相對應的第一重量差。此外，確定延伸通孔的品質包括基於第三重量、第四重量和犧牲層所去除的頂部的重量來確定第二重量差，該第二重量差對應於從第一通孔去除的犧牲層的重量與從至少接觸區域去除的部分的重量之和，並基於第一重量差和第二重量差來確定延伸通孔的品質。
在一個實施例中，確定延伸通孔的品質包括當第一重量差和第二重量差滿足預定義的第一條件時，確定延伸通孔不包括犧牲層，並且至少接觸區域的部分未被去除。確定延伸通孔的品質包括當第一重量差和第二重量差滿足 預定義的第二條件時，確定延伸通孔包括犧牲層的一部分。確定延伸通孔的品質包括當第一重量差和第二重量差滿足預定義的第三條件時，確定至少接觸區域的部分被去除。
在一些實施例中，形成第二結構包括用犧牲層填充第一通孔的至少頂部區域，其中犧牲層的頂表面與第一結構的頂表面共平面。
在替代實施例中，該方法可以進一步包括形成第五結構，該第五結構包括在另一半導體基底上方的另一犧牲層。該方法包括在第五結構上形成其他堆疊絕緣層，並且其他堆疊絕緣層對應於第二堆疊絕緣層。該方法包括通過去除其他堆疊絕緣層的一部分和另一犧牲層的一部分，來形成延伸穿過其他堆疊絕緣層並進入另一犧牲層的另一通孔。該方法包括去除其他堆疊絕緣層以形成第六結構。該方法包括分別確定第五結構的第五重量和第六結構的第六重量，並基於第五重量和第六重量確定從另一犧牲層去除的部分的重量。
此外，獲得犧牲層所去除的頂部的重量包括基於從另一犧牲層去除的部分的重量來獲得第三結構中的犧牲層所去除的頂部的重量。在一個示例中，第三結構中的犧牲層所去除的頂部的重量與從另一個犧牲層去除的部分的重量相同。
在一個示例中，第一堆疊絕緣層包括交替形成的第一絕緣層和第二絕緣層，該第一絕緣層和第二絕緣層具有不同的蝕刻速率。在一個示例中，第一絕緣層包括氧化矽，並且第二絕緣層包括氮化矽。
在一個示例中，犧牲層包括多晶矽。接觸區包括通過選擇性磊晶生長形成的單晶矽。第三結構中的第一堆疊絕緣層還包括在基底與第一絕緣層和第二絕緣層的最下層之間的一個或複數個絕緣層。
在一個實施例中，確定延伸通孔的品質包括基於第一至第四重量和犧牲層所去除的頂部的重量來確定品質指標。品質指標指示第二結構的第一通孔中的犧牲層的重量與組合重量之間的差異，該組合重量是從第一通孔去除的犧牲層的重量與從至少接觸區域去除的部分的重量之和。此外，延伸通孔的品質基於品質指標來確定。
本揭露提供了一種方法，該方法可以包括形成包括在半導體基底上方的犧牲層的第一結構，以及在第一結構上形成堆疊絕緣層。該方法還包括通過去除絕緣層堆疊體的一部分和犧牲層的一部分來形成穿過該絕緣層堆疊體並延伸到犧牲層中的通孔，並且去除堆疊絕緣層以形成第二結構。該方法還包括分別確定第一結構的第一重量和第二結構的第二重量，並基於第一重量和第二重量確定從犧牲層去除的部分的重量。在一個實施例中，該犧牲層的部分的厚度小於犧牲層的厚度。在一個實施例中，會選擇性地去除堆疊絕緣層，以避免去除犧牲層。
100:製程
S101、S110、S120、S130、S140、S150、S160、S170、S180、S190、S192、S194、S199:步驟
200:半導體元件
201:基底
210:接觸區
212、214、216:絕緣層
218:氧化層
222、222(1)、222(2):第一絕緣層
230:第一通孔
230a:部分
224:第二絕緣層
240:第一結構
242:第一堆疊絕緣層
310:犧牲層
310a:第一部分
310b:第二部分
310c:第三部分
320:頂表面
420:頂表面
440:第二結構
512、514、516:絕緣層
522、522(1):第三絕緣層
524:第四絕緣層
542:第二堆疊絕緣層
610:凹陷區域
630:第二通孔
640:第三結構
680:開口
730a、730b:延伸通孔
740a、740b、740c:第四結構
701:頂表面
702:垂直方向
732:部分
734:凹陷區域
800:製程
S801、S810、S820、S830、S840、S850、S860、S870、S899:步驟
910:半導體基底
912、914、916:絕緣層
918:氧化層
920:犧牲層
922:第一絕緣層
924:第二絕緣層
940:第五結構
1110:凹陷區域
1130:通孔
1042:堆疊絕緣層
1240:第六結構
T1、T2:厚度
當結合圖式閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。
第1圖繪示了概述根據本揭露的實施例的半導體製造製程的流程圖；第2-6圖、第7A-7C圖是根據本揭露的一些實施例的在該製程的各個步驟處的半導體元件200的一部分的截面圖；第8圖繪示了概述根據本揭露的實施例的製程的流程圖；以及第9-12圖是根據本揭露的一些實施例的在製程的各個步驟處的各種半導體結構的一部分的截面圖。
以下公開內容提供了用於實現所提供主題的不同特徵的許多不同實施例或示例。以下描述部件和配置的具體示例以簡化本揭露。當然，這些僅僅是示例，而並非限制性的。例如，在隨後的描述中，在第二特徵之上或上形成第一特徵可以包括其中第一和第二特徵以直接接觸形成的實施例，並且還可以包括其中可以在第一和第二特徵之間形成附加特徵使得第一和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種示例中重複圖式標記和/或字母。該重複是為了簡單和清楚的目的，並且其本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在圖式中繪示的。空間相關術語旨在涵蓋除了在圖式所描繪的方向之外的在設備使用或操作中的不同方向。設備可以以另外的方式被定向(旋轉90度或在其它方向)，並且本文中使用的空間相關描述詞可以類似地被相應解釋。
第1圖繪示了根據本揭露的實施例的用於半導體製造的示例性製程100的流程圖。在各種實施例中，製程100用於製造第2-6圖和第7A-7C圖中所示的半導體元件200。第2-6圖和第7A-7C圖是根據本揭露的一些實施例的在製程100的各個步驟處的半導體元件200的一部分的截面圖。如本文所使用的，半導體元件可以包括一個或複數個電晶體(例如，場效電晶體和浮閘電晶體)、積體電路、半導體晶片(例如，包括三維(3D)NAND記憶體元件的記憶體晶片、電晶體晶片上的邏輯晶片)、半導體晶片的堆疊體、半導體封裝、半導體晶圓等。
根據本揭露，半導體元件可以包括堆疊在半導體元件的基底上方的一串電晶體，以增加電晶體密度，即每單位面積的複數個電晶體。電晶體堆疊體還包括圍繞在基底上方延伸的通道層的閘極結構。當適當的電壓施加到閘極結構時，可以在通道層中形成具有相對低電阻的導電路徑。在各種實施例中，製程100用於形成延伸通孔，並且隨後，通道層形成在延伸通孔中。為了增加電晶體密度，延伸通孔具有高的高寬比(HAR)，其中結構的高寬比是指結構的高度與結構的寬度之比。
根據本揭露，具有HAR的延伸通孔包括堆疊在基底上方的複數個通孔。可以使用製程100的複數個製造步驟形成複數個通孔。為了確定延伸通孔的品質，確定在製程100的各個製造步驟中與半導體元件相關聯的複數個重量，並且基於複數個重量來確定延伸通孔的品質。在一示例中，半導體元件是半導體元件200。
第1-6圖、第7A-7C圖繪示了由製程100製造的半導體200。參考第7圖A，具有HAR的延伸通孔730a包括兩個通孔：第一通孔230和堆疊在第一通孔230 上方的第二通孔630。第一通孔230具有第一高寬比，並且第二通孔630具有第二高寬比。在示例中，HAR等於第一寬高比和第二寬高比之和。如上所述，為了利用HAR製造延伸通孔730a，在製程100的複數個製造步驟中依序地形成第一通孔230和第二通孔630。
如上所述，為了有效且非破壞性地確定延伸通孔的品質，確定在製程100的各個製造步驟處與半導體元件200相關聯的複數個重量，並且基於複數個重量來確定延伸通孔的品質。
通常，製程100可以與其他製程流組合以在半導體元件200上製造其他合適的半導體元件(未繪示)，例如任何合適類型的電晶體、雙極性電晶體、電阻器、電容器、電感器、二極體、熔絲等。在各種實施例中，製程100還可以與附加工藝流程組合以製造其他合適的電路，例如，用於驅動記憶體單元的週邊電路、用於讀取記憶體在記憶體單元中的資料的讀出放大器、解碼電路等。製程100的步驟(包括參考第1圖-6、第7A-7C圖給出的任何描述)僅僅是示例性的而不是限制性的。
參考第1圖和第2圖，製程100在步驟S101開始，並且進行到步驟S110。在步驟S110，包括第一通孔230的第一結構240形成在半導體元件200的半導體基底(稱為基底)201上。基底201可以是任何合適的基底，並且可以用各種合適的特徵進行處理。在一個實施例中，基底201由任何合適的半導體材料形成，例如矽(Si)、鍺(Ge)、SiGe、化合物半導體、合金半導體等。在另一實施例中，基底201包括各種層，包括形成在半導體基底上的導電層或絕緣層。在一示例中，基底201是絕緣體上矽(SOI)基底。在一個實施例中，基底201包括形成在絕緣 體上的磊晶層。在一個實施例中，基底201包括取決於設計要求的各種摻雜配置。
使用各種半導體處理技術來製造第一結構240，該半導體處理技術例如為微影、化學氣相沉積(CVD)(包括用於爐CVD、低壓CVD等)、物理氣相沉積(PVD)、原子層沉積(ALD)、乾式蝕刻、濕式蝕刻、化學機械平坦化(CMP)、離子佈植等。
參考第2圖，在基底201上形成第一堆疊絕緣層242。第一堆疊絕緣層242包括交替的第一絕緣層222和第二絕緣層224。在一些示例中，第一堆疊絕緣層242還包括在基底201與第一絕緣層222和第二絕緣層224的最下層絕緣層(例如第一絕緣層222(1))之間的一個或複數個附加絕緣層。在示例中，一個或複數個附加絕緣層包括在基底201上順序形成的絕緣層212、214和216。絕緣層212、214和216中的每一個可以包括一個或複數個介電材料子層。在一些示例中，絕緣層212包括厚度為約18nm的SiO2，絕緣層214包括厚度為10至100nm的氮化矽，絕緣層216包括厚度為130-180nm的SiO2。
第一絕緣層222和第二絕緣層224交替地形成在絕緣層216上。第一和第二絕緣層222和224可以包括具有例如不同蝕刻速率的任何合適的介電材料。在一個示例中，第一絕緣層222由氮化矽形成，第二絕緣層224通過使用諸如SiO2的介電材料來形成，該介電材料具有與絕緣層222的蝕刻速率不同的蝕刻速率。在各種實施例中，在後續步驟中去除第一絕緣層222並用合適的閘極結構代替，並且第二絕緣層224可以使閘極結構彼此電絕緣，並與半導體元件200中的其他元件電絕緣。
在一些示例中，閘極結構對應於記憶體單元中的字元線。因此，第一絕緣層222的數量可以根據第一結構240中的字元線的數量(也是記憶體單元的數量)而變化。第一絕緣層222的厚度可以彼此不同或相同。在一個示例中，第一絕緣層222的厚度範圍為20至50nm。在一個示例中，第一絕緣層222的厚度為約35nm。可以應用任何合適的沉積製程，例如CVD、PVD、ALD或其任何組合，以形成第一絕緣層222。
第二絕緣層224可以具有任何合適的厚度，例如在20和40nm之間，並且可以通過執行CVD、PVD、ALD或其任何組合來形成。在一個示例中，第二絕緣層224的厚度為25nm。
在一個示例中，第一結構的厚度為約1-10微米，例如4-6微米。可以在第一結構240中堆疊任何合適數量的電晶體或記憶體單元，例如16、32、64、96等。
在該示例中(第2圖中未繪示)，在最頂部的絕緣層222(2)上形成並圖案化遮罩層，以在後續處理期間保護半導體元件200。遮罩層可包括一個或複數個硬遮罩子層，例如氮化矽和氧化矽。在各種實施例中，遮罩層可根據任何合適的技術圖案化，例如微影製程(例如，微影或電子束微影)，其可進一步包括光阻塗覆(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、漂洗、乾燥(例如，旋轉乾燥和/或硬烘烤)等。
可以使用任何合適的製程、根據遮罩層形成延伸到基底201中的開口280。在一個示例中，被圖案化的遮罩層暴露的基底201的上部、絕緣層212、214 和216、第一絕緣層222和第二絕緣層224的部分被去除，以形成開口280。使用蝕刻製程形成開口280，該蝕刻製程例如為濕式蝕刻、乾式蝕刻(例如稱為電漿穿孔的電漿蝕刻)、或其組合。
開口280可具有任何合適的形狀，例如圓柱形、方柱形、橢圓柱形或任何其它合適的形狀。在一個示例中，開口280的頂部臨界尺寸(CD)可以在120至150nm的範圍內，底部CD可以在50至70nm的範圍內，並且開口280可以具有錐形輪廓，其中底部CD小於頂級CD。可以通過使圖案化遮罩層的遮罩輪廓逐漸變細、調整蝕刻製程的參數等來獲得錐形輪廓。錐形輪廓可以說明後續的沉積步驟並改善側壁覆蓋率。在一些示例中，可以應用隨後的電漿灰化和濕式清潔以去除剩餘的遮罩層。
在各種實施例中，在開口280中從基底201形成與將在後續步驟中形成的通道層電耦合的接觸區域210。可以使用通過選擇性磊晶生長技術沉積的矽來形成接觸區域210。接觸區210可包括單晶Si。在一示例中，接觸區域210具有190nm的厚度。通常，隨後可以通過氧化製程在接觸區域210上形成氧化層218。例如，氧化層218包括厚度為2-5nm的氧化矽。第一通孔230形成在開口280中並且在接觸區域210和氧化層218上方。
在步驟S120，確定與第一結構240相關聯的第一重量(或第一品質)。通常，第一重量可以由與第一結構240中的材料量相關聯的參數指示。第一重量可以使用任何合適的方法獲得並且具有任何合適的單位。在一些示例中，第一重量可以包括第一結構240外部的附加材料。例如，通過對包括具有製造的第一結構240的半導體元件200的半導體晶圓進行秤重來確定第一重量。在一示例中， 使用具有約10微克精度的秤來對半導體晶圓秤重。在一示例中，秤用於對複數個半導體晶圓秤重。第一重量可以具有克、毫克、微克等單位。
參考第1圖和第3圖，在步驟S130，第一通孔230的至少頂部區域填滿有犧牲層310。在一示例中，犧牲層310包括位於第一結構240上方的第一部分310a、填充第一通孔230的頂部區域的第二部分310b以及位於第二部分310b下方的第三部分310c。在一些示例中，第三部分310c圍繞第一通孔230的部分230a，其中部分230a未被犧牲層310填充。在一些實施例中，犧牲層310完全填充第一通孔230，因此，第三部分310c和第二部分310b可以組合成第二部分310b。
通常，可以通過在氧化層218的頂表面上沉積一種或多種犧牲材料來共形地形成犧牲層310。在各種實施例中，犧牲層310也形成在第一結構240的頂表面320和第一通孔230的側壁上。可以使用任何合適的製程(例如ALD製程、CVD製程、PVD製程或其組合)形成犧牲層310。例如，犧牲層310可以由多晶矽、鎢等形成。在一示例中，犧牲層310由多晶矽形成。基於製造要求和/或製程，頂部310b的厚度可以在200nm至300nm的範圍內。在一示例中，頂部310b的厚度為250nm。
參考第1、3、4圖，在步驟S140，使用諸如CMP的表面平坦化製程以去除沉積在第一結構240的頂表面320上的任何過量半導體材料，來形成第二結構440。在各種示例中，表面平坦化製程去除第一部分310a。因此，第一結構240的頂表面320和第二部分310b的頂表面420是共平面的，從而便於隨後在第二結構440上形成第二堆疊絕緣層542。
與步驟S120類似，在步驟S150，確定與第二結構440相關聯的第二重量。例如，通過對包括具有製造的第二結構440的半導體元件200的半導體晶圓秤重，以確定第二重量。
參考第1圖和第5圖，在步驟S160，在第二結構440上形成第二堆疊絕緣層542。第二堆疊絕緣層542包括在第二結構440上交替形成的第三絕緣層522和第四絕緣層524。在一些示例中，第二堆疊絕緣層542還包括一個或複數個附加絕緣層，例如絕緣層516、514和512，它們依次形成在最上面的第一絕緣層522(1)上。類似於第一絕緣層222，在各種實施例中，第三絕緣層522在後續步驟中被去除並且用附加的閘極結構替換，以用於附加的電晶體(或記憶體單元)。第四絕緣層524可以使附加閘極結構彼此電絕緣，並且與半導體元件200中的其他元件電絕緣。
在各種實施例中，第三絕緣層522可具有與第一絕緣層222相似或相同的材料、厚度和功能。在各種實施例中，第四絕緣層524可具有與第二絕緣層224相似或相同的材料、厚度和功能。因此，為了清楚起見，省略了對第三和第四絕緣層522和524的材料、厚度和功能的詳細描述。類似地，第三絕緣層522的數量可以根據基於第二堆疊絕緣層542形成的附加電晶體(或記憶體單元)的數量而變化。可以應用任何合適的沉積製程(例如CVD、PVD、ALD或其任何組合)來形成第三和第四絕緣層522和524。在一個示例中，使用與用於第一絕緣層222和第二絕緣層224的相同的製程來分別形成第三絕緣層522和第四絕緣層524。
在一個示例中，第二堆疊絕緣層542的厚度為約1-10微米，例如4-6微米。附加電晶體的數量可以是32、64、96等。
在一個實施例中，絕緣層512、514和516用以形成遮罩層、硬遮罩層等。在另一實施例中，絕緣層512、514以及絕緣層516的上部形成遮罩層、硬遮罩層等。絕緣層512和516可以包括SiO2，並且絕緣層514可以包括氮化矽。
參考第1圖和第6圖，在步驟S170，通過形成延伸穿過第二堆疊絕緣層542並進入犧牲層310的第二部分310b的開口680來形成第三結構640。由包括絕緣層512、514、以及可選的絕緣層516的上部的圖案化硬遮罩層暴露的絕緣層516、第三絕緣層522和第四絕緣層524的部分被去除以形成開口680。在一個實施例中，使用蝕刻製程(例如濕式蝕刻、乾式蝕刻或其組合)形成開口680。
在各種實施例中，開口680包括第二通孔630和犧牲層310中的凹陷區域610。第二堆疊絕緣層542圍繞第二通孔630。第二通孔630可具有任何合適的形狀和尺寸，例如，與第一通孔230的形狀和尺寸相似或相同。通過從犧牲層310去除頂部，可以在犧牲層310中形成凹陷區域610。在一個實施例中，來自犧牲層310的頂部是第二部分310b的一部分，並且凹陷區域610的厚度T1小於第二部分310b的厚度T2。
類似於步驟S120和S150，在步驟S180，確定與第三結構640相關聯的第三重量。例如，通過對包括具有製造的第三結構640的半導體元件200的半導體晶圓秤重來確定第三重量。
參考第1圖和第7A圖，在步驟S190，通過從第三結構640去除犧牲層310來形成包括延伸通孔730a的第四結構740a。延伸通孔730a還包括第一通孔230 和第二通孔630。在一示例中，第二通孔630堆疊在第一通孔230上方，並且延伸通孔730a沿垂直方向702對準，垂直方向702基本垂直於基底201的頂表面701。在各種實施例中，蝕刻製程(例如濕式蝕刻、乾式蝕刻或其組合)用於去除犧牲層310。蝕刻製程可以選擇性地去除犧牲層310中的一種或多種材料並且最小程度地影響圍繞延伸通孔730a的第一堆疊絕緣層242和第二堆疊絕緣層542。在一示例中，犧牲層310包括多晶矽，第一堆疊絕緣層242和第二堆疊絕緣層542包括氧化矽和氮化矽，因此控制蝕刻製程以選擇性地去除多晶矽並且最小程度地影響氧化矽和氮化矽。
注意，第7A圖繪示了最佳延伸通孔(即，延伸通孔730a)的示例，其中延伸通孔730a不包括或包括最少量的犧牲層310，並且延伸通孔730a下方的接觸區域210不受影響或受最小影響。通常，當延伸通孔730a的HAR增加時，例如，隨著第四結構740a中堆疊的記憶體單元的數量的增加，蝕刻製程可能無法實現最佳結果，如第7A圖所示。
第7B圖繪示了使用步驟S190製造的第四結構740b中的次佳延伸通孔730b的示例。第四結構740b包括例如由於犧牲層310的蝕刻不足而導致的犧牲層310的部分732。延伸通孔730b包括第二通孔630和在未去除部分732上方的縮短的第一通孔230b。因此，與延伸通孔730a相比，延伸通孔730b被縮短。當未去除部分732的量高於某個閾值時，可能損害半導體元件200的元件性能。
第7 C圖繪示了使用步驟S190製造的第四結構740c中的次佳延伸通孔730c的示例。例如，由於至少接觸區域210的過蝕刻，在第四結構740c中形成凹陷區域734。除了第二通孔630和第一通孔230之外，延伸通孔730c還包括凹陷區 域734。在一些示例中，完全去除接觸區域210。此外，可能去除基底201的一部分，並且凹陷區域734可能延伸到基底201中。因此，與延伸通孔730a相比，延伸通孔730c被延長。當凹陷區域734的量高於特定閾值時，可能損害半導體元件200的元件性能。
類似地，在S192，確定與第四結構(諸如第四結構740a-740c中的其中一個)相關聯的第四重量。例如，通過對包括具有製造的第四結構740a-740c中的一個的半導體元件200的半導體晶圓秤重來確定第四重量。
通常，可以使用任何合適的方法來確定延伸通孔(例如延伸通孔730a-730c中的一個)的品質，例如，確定第二結構440的第一通孔230中的犧牲層310是否被去除而沒有去除接觸區域210。在一示例中，可以通過將與第四結構740a-740c之一相關聯的第四重量與預定重量進行比較，來有效且非破壞性地確定延伸通孔的品質，該預定重量對應於與最佳第四結構(例如第四結構740a)相關聯的重量。
可替換地，根據本揭露，為了有效且非破壞性地確定延伸通孔的品質，確定在製程100的各個製造步驟中的半導體元件200的第一至第四重量。在步驟S194，基於第一到第四重量來確定延伸通孔的品質。根據本揭露，凹陷區域610形成於第三結構640中，延伸通孔的品質進一步基於第一至第四重量和犧牲層310在形成凹陷區域610時所去除的頂部的重量W來確定。在各種實施例中，重量W可以從預定重量獲得，如將參考第9-12圖所描述的那樣。
可以使用各種實施例來基於第一至第四重量和犧牲層310所去除的 頂部的重量W來確定延伸通孔的品質。在第一實施例中，基於第一重量W1和第二重量W2來確定第一重量差d1，並且基於第三重量W3、第四重量W4和犧牲層310所去除的頂部的重量W來確定第二重量差d2，並且隨後，基於第一重量差d1和第二重量差d2來確定延伸通孔的品質。在第二實施例中，基於第一至第四重量W1-W4和重量W來確定品質指標，並且隨後，基於品質指標來確定延伸通孔的品質。
更具體地，在第一實施例中，第一重量差d1對應於第二結構440的第一通孔230中的犧牲層310的重量，如第4圖所示。在一示例中，第一重量差d1是第二重量W2與第一重量W1之間的差值，因此d1=W2-W1且d1>0。第二重量差d2對應於從第一通孔去除的犧牲層的重量與從至少接觸區域210去除的部分的重量之和，如第6圖和第7A-7C圖所示。在示例中，第二重量差d2被獲得為d2=W3+W-W4。注意，當沒有形成凹陷區域610時，重量W為零，並且d2=W3-W4。
可以使用任何合適的方法，基於第一重量差d1和第二重量差d2來確定延伸通孔(例如延伸通孔730a-730c)的品質。在一些示例中，第一重量差d1和第二重量差d2之間的差值d被獲得為d=d2-d1。因此，差值d可以是負值、零和正值。此外，可以預定義複數個條件，以確定延伸通孔的品質。複數個條件可以包括第一條件、第二條件、第三條件等。
第一條件可以包括一個或複數個第一閾值，例如th1_1、th1_2等。這裡，第一閾值可以是任何非負值。根據第一條件，當差值d的絕對值小於第一閾值時，例如|d|
Figure 108101448-A0305-02-0018-15
th1_1，延伸通孔的品質被確定為最佳，例如第7A圖中的延伸通孔730a。可替換地，根據第一條件，當差值d在特定範圍內時，例如-th1_2
Figure 108101448-A0305-02-0018-16
d
Figure 108101448-A0305-02-0018-17
th1_1， -th1_1
Figure 108101448-A0305-02-0019-18
d
Figure 108101448-A0305-02-0019-19
th1_1等，延伸通孔的品質被確定為最佳。可以根據製造要求和/或設備性能來預定義第一閾值。由於第一閾值可以是小的正值，因此最佳延伸通孔可以包括相對少量的犧牲層310。可替換地，最佳延伸通孔可以包括接觸區域210中的相對小的凹陷區域。
類似地，第二條件可以包括作為負值的一個或複數個第二閾值，例如th2_1、th2_2等。根據第二條件，當差值d小於第二閾值，即d<th2_1時，代表延伸通孔蝕刻不足，因此包括犧牲層310的一部分，例如第7B圖中的延伸通孔730b。
類似地，第三條件可以包括作為正值的一個或複數個第三閾值，例如th3_1、th3_2等。根據第三條件，當差值d大於第三閾值，即d>th3_1時，即延伸通孔被過蝕刻，因此至少接觸區域210的一部分被去除，例如第7C圖中的延伸通孔730c。
在一示例中，可以從單個閾值th1_1修改第一閾值、第二閾值和第三閾值。例如，第一閾值和第三閾值等於th1_1，並且第二閾值等於-th1_1。第一、第二和第三條件也可以相應地調整/組合。當差值d滿足-th1_1
Figure 108101448-A0305-02-0019-20
d
Figure 108101448-A0305-02-0019-21
h1_1或|d|
Figure 108101448-A0305-02-0019-22
th1_1時，確定延伸通孔是最佳的，因此，確定延伸通孔包括最小量的犧牲層310和去除最小量的接觸區域210。當差值d滿足d<-th1_1時，確定延伸通孔蝕刻不足。當差值d滿足d>th1_1時，確定延伸通孔被過蝕刻。
更具體地，在第二實施例中，基於第一至第四重量W1-W4和重量W確定品質指標。在一示例中，品質指標q=d1-d2=(W2-W1)-(W3+W-W4)。在一示例中，品質指標q為零，並且確定延伸通孔是最佳的。在一示例中，品質指 標q大於零，並且確定延伸通孔被蝕刻不足。在一示例中，品質指標q小於零，並且確定延伸通孔被過蝕刻。可替換地，當品質指標q在第一範圍內時，例如-th1_1
Figure 108101448-A0305-02-0020-23
q
Figure 108101448-A0305-02-0020-24
th1_1，確定延伸通孔是最佳的。當品質指標q大於閾值(例如th1_1)時，確定延伸通孔被蝕刻不足。在一示例中，品質指標q小於閾值，例如-th1_1，確定延伸通孔被過蝕刻。
當確定延伸通孔730a是最佳時，製程100進行到S199並終止。當確定延伸通孔730b蝕刻不足時，製程100可以返回到S190。當確定延伸通孔730c被過蝕刻時，製程100進行到S199並終止，此外，半導體元件200被丟棄，並且將不被進一步處理。
注意，通過製程100中的各個步驟來修改半導體元件200，如第2-6圖和第7A-7C圖所示。
通常，步驟S120、S150、S180和S192中的第一至第四重量的確定可以例如通過使用秤，而在幾秒內有效地實現。相較之下，某些SEM和TEM檢查可能需要一個多小時。此外，在同一半導體晶圓上製造大量半導體元件，因此第一至第四重量的確定揭示了大量半導體元件中大量延伸通孔的品質，不同於僅揭示半導體晶圓的相對小部分上的少量半導體元件的某些方法。第一至第四重量的確定是非破壞性的。相較之下，在某些SEM和TEM方法中，半導體晶圓被切割。在特定亮場缺陷檢驗中，從半導體晶圓去除頂層(諸如第一和第二堆疊絕緣層242和542)以便檢查底層(例如接觸區域210)。因此，製程100在確定延伸通孔的品質方面是有效且無損的。
下面根據本揭露描述使用製程100中的各個步驟確定延伸通孔的蝕刻不足或過蝕刻的精度。使用以下示例：半導體晶圓的直徑為300釐米(mm)，具有延伸通孔的半導體元件設置在半導體晶圓上，半導體晶圓的25%的表面區域被延伸通孔佔據，犧牲層310由多晶矽形成，重量可以以10微克的精度來確定，並且差值d至少為40微克(精度的4倍)，以便可靠地確定延伸通孔被過蝕刻或蝕刻不足。
在第7B圖所示的第一示例中，由於蝕刻不足，部分732被保留在第四結構740b中。當部分732的高度為3微米並且0.034%的延伸通孔被蝕刻不足時，差值d約為40微克。因此，在此處描述的示例中，當蝕刻不足的延伸通孔中的部分732的高度為3微米時，製程100可以可靠地確定至少0.034%的延伸通孔被蝕刻不足。
在第7C圖所示的第二示例中，接觸區域210被過蝕刻，但保留了接觸區域210的一部分。當所有接觸區域210的高度減小1nm時，差值d約為40微克。因此，在這裡描述的示例中，可以可靠地確定接觸區域210的1nm過蝕刻。
在第三示例(未繪示)中，接觸區域210的厚度為190nm，在不影響基底201的情況下，完全去除0.5%的接觸區域210，差值d為約40微克。因此，在這裡描述的示例中，可以可靠地檢測接觸區域210的0.5%的去除率。通常，精度會隨特定方案的變化而變化。
如上所述，半導體元件200可以是非揮發性記憶體元件，例如3D NAND快閃記憶體元件，其中電晶體(或記憶體單元)沿方向702堆疊以增加記 憶體密度。注意，取決於半導體元件200的容量，可以在半導體元件200中堆疊任何合適數量的記憶體單元。作為示例，第四結構740a中的記憶體單元的數量是64、128等，並且第四結構740a的厚度範圍為8至12微米。
注意，可以在製程100之前、之間和之後提供附加步驟，並且可以以不同順序替換、消除、調整和/或執行上述一個或複數個步驟以用於製程100的附加實施例。例如，當半導體元件200是3D NAND快閃記憶體元件時，可以在延伸通孔730a中形成包括通道層和閘極介電結構的合適通道結構。隨後，可以用包括高介電常數材料和金屬層的合適閘極結構替換第一絕緣層222和522。在一示例中，合適的閘極結構控制半導體元件200中的記憶體單元的操作。在後續製程步驟中，可以在半導體元件200上形成各種附加互連結構(例如，具有導電線和/或通孔的金屬化層)。這種互連結構將半導體元件200與其他接觸結構和/或主動元件電連接以形成功能電路。還可以形成諸如鈍化層、輸入/輸出結構等的附加元件特徵。
犧牲層310在形成凹陷區域610時所去除的頂部的重量W可以從預定重量獲得。圖8繪示了根據本揭露的實施例的用於確定預定重量的製程800的流程圖。製程800在步驟S801開始，並進行到步驟S810。參考第8、9圖，在步驟S810，在半導體基底910上形成包括犧牲層920的第五結構940。半導體基底910可以具有與基底201類似或相同的材料、尺寸和結構，因此為清楚起見，省略了詳細描述。可以通過基底910上的氧化製程形成與氧化層218類似或相同的氧化層918。犧牲層920可以具有與犧牲層310的第二部分310b類似或相同的材料、尺寸和結構，因此，為了清楚起見，省略了詳細描述。此外，可以使用任何合適的製程(例如ALD製程、CVD製程、PVD製程或其組合)形成犧牲層920。在一示例中，使用 與犧牲層310相同的材料和相同/相似的沉積製程來形成犧牲層920。犧牲層920的厚度可以基於製造要求和/或製程大於200nm。
與步驟S120類似，在步驟S820，確定與第五結構940相關聯的第五重量。例如，通過對包括第一結構940的半導體晶圓秤重來確定第五重量。
參考第8圖和第10圖，在步驟S830，在第五結構940上方形成堆疊絕緣層1042。在各種實施例中，堆疊絕緣層1042與第二堆疊絕緣層542類似或相同。例如，堆疊絕緣層1042包括交替形成的第一絕緣層922和第二絕緣層924。第一絕緣層922的數量與第一絕緣層522的數量相同。第一絕緣層922具有與第一絕緣層522相似或相同的材料、尺寸和製造製程，並且第二絕緣層924具有與第二絕緣層524類似或相同的材料、尺寸和製造製程。此外，堆疊絕緣層1042包括一個或複數個附加絕緣層(例如916、914和912)，其與第二堆疊絕緣層542中的一個或複數個附加絕緣層(例如516、514和512)類似或相同。在一個示例中，堆疊絕緣層1042與第二堆疊絕緣層542相同。
參考第8圖和第11圖，在步驟S840，通過去除犧牲層920的第一部分和堆疊絕緣層1042的第二部分，將通孔1130形成到第五結構940中。注意，通孔1130包括通過去除犧牲層920的第一部分而形成的凹陷區域1110。在各種實施例中，用於形成通孔1130的S840與用於形成開口680的步驟S170類似或相同。因此，通孔1130與開口680類似或相同。通常，從犧牲層920去除的第一部分的重量Wpre對應於犧牲層310在形成凹陷區域610時所去除的頂部的重量W。在一個示例中，堆疊絕緣層1042基本上與第二堆疊絕緣層542相同，並且步驟S170中使用的相同蝕刻製程用於步驟S840。因此，凹陷區域1110與第6圖中的凹陷區域610基本相同。 因此，重量Wpre可以與重量W基本相同。
參考第8圖和第12圖，在步驟S850，去除堆疊絕緣層1042以形成第六結構1240。可以使用任何合適的製程(例如乾式蝕刻、濕式蝕刻及其組合)來去除堆疊絕緣層1042。在一個示例中，使用選擇性濕式蝕刻去除堆疊絕緣層1042，該選擇性濕式蝕刻去除堆疊絕緣層1042並且最小程度地影響犧牲層920。
與步驟S820類似，在步驟S860，確定與第六結構1240相關聯的第六重量。例如，通過對包括第六結構1240的半導體晶圓秤重來確定第六重量。
在步驟S870，基於第五重量和第六重量來確定從犧牲層920去除的第一部分的重量Wpre。在一個示例中，重量Wpre是第五重量W5和第六重量W6之間的差值，並且Wpre=W5-W6。製程800進行到步驟S899，並終止。
使用製程800預先確定重量Wpre，因此，重量Wpre也被稱為預定重量Wpre。如上所述，預定重量Wpre可以與犧牲層310在形成凹陷區域610時所去除的頂部的重量W基本相同。因此，當在製程的步驟S194中確定延伸通孔的品質時，可以基於預定重量Wpre獲得重量W。在一示例中，重量W等於預定重量Wpre，即W=Wpre。因此，在步驟S194，基於第一至第四重量和預定重量Wpre來確定延伸通孔(例如延伸通孔730a-730c)的品質。
注意，用於確定預定重量Wpre的製程800可以花費比分別確定第一到第四重量的步驟S120、S150、S180和S192更長的時間，例如一或幾小時。在確定了預定重量Wpre之後，可以將預定重量Wpre保存在記憶體中，該記憶體在步驟S194 中可例如由實現S194的處理器處理。因此，使用步驟S120、S150、S180、S192和S194確定延伸通孔的品質可以例如在大約10秒內有效實現。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:製程
S101:步驟
S110:步驟
S120:步驟
S130:步驟
S140:步驟
S150:步驟
S160:步驟
S170:步驟
S180:步驟
S190:步驟
S192:步驟
S194:步驟
S199:步驟

Claims (20)

  1. 一種用於製造半導體元件的方法，包括：形成一第一堆疊絕緣層的一第一結構，該第一堆疊絕緣層的該第一結構包括一第一通孔，該第一通孔設置在基底上的一接觸區域上，並且延伸穿過該第一堆疊絕緣層；以犧牲層填充該第一通孔的至少一頂部區域，以形成一第二結構；形成一第三結構，該第三結構包括該第二結構和堆疊在該第二結構上方的一第二堆疊絕緣層，該第三結構還包括一第二通孔，該第二通孔與該第一通孔對準，並延伸穿過該第二堆疊絕緣層；自該第三結構去除該犧牲層，以形成包括該第一通孔和該第二通孔的一延伸通孔，而形成一第四結構；確定與該第一結構、該第二結構、該第三結構和該第四結構相關聯的複數個重量；以及基於該些重量，以確定該延伸通孔的品質。
  2. 如請求項1所述的用於製造半導體元件的方法，其中，形成該第三結構的步驟還包括去除該犧牲層的部分頂部，而在該犧牲層中形成一凹陷區域，並且該方法還包括：獲得該犧牲層的所被去除的該頂部的重量；以及基於該些重量和該犧牲層的所被去除的頂部的重量，來進一步確定該延伸通孔的品質。
  3. 如請求項2所述的用於製造半導體元件的方法，其中該第一凹陷區域形成在該犧牲層上方。
  4. 如請求項1所述的用於製造半導體元件的方法，其中確定該延伸通孔的品質包括：確定是否有任何的該犧牲層被保留在該延伸通孔中和/或是否去除了任何的接觸區域。
  5. 如請求項4所述的用於製造半導體元件的方法，還包括：確定是否去除了任何的該基底。
  6. 如請求項2所述的用於製造半導體元件的方法，其中，該些重量包括分別對應於該第一結構、該第二結構、該第三結構和該第四結構的一第一重量、一第二重量、一第三重量和一第四重量，並且確定該延伸通孔的品質包括：基於該第一重量和該第二重量，來確定一第一重量差，該第一重量差對應於該第二結構的該第一通孔中的該犧牲層的重量；基於該第三重量、該第四重量、以及該犧牲層的所去除的頂部的重量，來確定一第二重量差，該第二重量差對應於從該第一通孔去除的該犧牲層的重量和從至少該接觸區域去除的部分的重量之和；以及基於該第一重量差和該第二重量差，來確定該延伸通孔的品質。
  7. 如請求項6所述的用於製造半導體元件的方法，其中，基於該第一重量差和該第二重量差來確定該延伸通孔的品質包括：當該第一重量差和該第二重量差滿足預定義的一第一條件時，確定該延伸通孔不包括該犧牲層並且未去除至少該接觸區域的部分；當該第一重量差和該第二重量差滿足預定義的一第二條件時，確定該延伸 通孔包括該犧牲層的一部分；以及當該第一重量差和該第二重量差滿足預定義的一第三條件時，確定至少該接觸區域的部分被去除。
  8. 如請求項1所述的用於製造半導體元件的方法，其中形成該第二結構包括：以該犧牲層填充該第一通孔的至少頂部區域，該犧牲層的一頂表面與該第一結構的一頂表面共平面。
  9. 如請求項2所述的用於製造半導體元件的方法，還包括：形成一第五結構，該第五結構包括在另一半導體基底上方的另一犧牲層；在該第五結構上形成其他堆疊絕緣層，該其他堆疊絕緣層對應於該第二堆疊絕緣層；藉由去除該其他堆疊絕緣層的部分和該另一犧牲層的部分，以形成穿過該其他堆疊絕緣層並進入該另一犧牲層的另一通孔；去除該其他堆疊絕緣層，以形成一第六結構；分別確定該第五結構的一第五重量和該第六結構的一第六重量；以及基於該第五重量和該第六重量，來確定從該另一犧牲層去除的部分的重量。
  10. 如請求項9所述的用於製造半導體元件的方法，其中獲得該犧牲層的所去除的頂部的重量包括：基於自該另一犧牲層所被去除的部分的重量，以獲得該第三結構中該犧牲層的所被去除的頂部的重量。
  11. 如請求項10所述的用於製造半導體元件的方法，其中該第三結構中該犧牲層的所去除的頂部的重量與從該另一犧牲層去除的部分的重量相同。
  12. 如請求項1所述的用於製造半導體元件的方法，其中該第一堆疊絕緣層包括交替形成且具有不同蝕刻速率的一第一絕緣層和一第二絕緣層。
  13. 如請求項12所述的用於製造半導體元件的方法，其中該第一絕緣層包括氧化矽，且該第二絕緣層包括氮化矽。
  14. 如請求項1所述的用於製造半導體元件的方法，其中該犧牲層包括多晶矽。
  15. 如請求項1所述的用於製造半導體元件的方法，其中該接觸區域包括通過選擇性磊晶生長形成的單晶矽。
  16. 如請求項12所述的用於製造半導體元件的方法，其中該第一堆疊絕緣層還包括在該基底與該第一絕緣層和該第二絕緣層的最下層之間的一個或複數個絕緣層。
  17. 如請求項2所述的用於製造半導體元件的方法，其中，該些重量包括分別對應於該第一結構、該第二結構、該第三結構和該第四結構的一第一重量、一第二重量、一第三重量和一第四重量，並且確定該延伸通孔的品質包括：基於該第一重量至該第四重量以及該犧牲層的所去除的頂部的重量，來確定品質指標，該品質指標指示該第二結構的第一通孔中的犧牲層的一重量與組 合重量之間的差，該組合重量是從該第一通孔去除的該犧牲層的重量與至少從該接觸區域去除的部分的重量之和；以及基於該品質指標，以確定該延伸通孔的品質。
  18. 一種用於製造半導體元件的方法，包括：形成一第一結構，該第一結構包括在一半導體基底上方的一犧牲層；在該第一結構上形成一絕緣層堆疊體；通過去除該絕緣層堆疊體的部分和該犧牲層的部分，來形成延伸穿過該絕緣層堆疊體並進入該犧牲層的一通孔；去除該絕緣層堆疊體，以形成一第二結構；分別確定該第一結構的一第一重量和該第二結構的一第二重量；以及基於該第一重量和該第二重量，來確定從該犧牲層被去除的部分的重量。
  19. 如請求項18所述的用於製造半導體元件的方法，其中該犧牲層的該部分的厚度小於該犧牲層的厚度。
  20. 如請求項18所述的用於製造半導體元件的方法，其中去除該絕緣層堆疊體，以形成該第二結構包括：選擇性地去除該絕緣層堆疊體，以避免去除該犧牲層。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021513A1 (en) * 2013-07-17 2015-01-22 Yun-jeong Kim Cmp slurry composition for polishing an organic layer and method of forming a semiconductor device using the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1280617A4 (en) * 2000-04-17 2005-08-03 Penn State Res Found REMOVED THIN FILMS AND THEIR USE IN SACRIFICIAL LAYER AND SEPARATION LAYERS
US8481423B2 (en) 2007-09-19 2013-07-09 International Business Machines Corporation Methods to mitigate plasma damage in organosilicate dielectrics
CN102569302B (zh) * 2010-12-13 2014-07-30 旺宏电子股份有限公司 非易失性叠层式与非门存储器及其制备方法
CN102842518B (zh) * 2011-06-20 2016-03-23 中国科学院微电子研究所 多晶硅假栅移除后的监控方法
CN104064487B (zh) * 2013-03-19 2017-08-01 中芯国际集成电路制造(上海)有限公司 一种硅通孔质量检测方法
KR102115548B1 (ko) * 2013-12-16 2020-05-26 삼성전자주식회사 유기물 세정 조성물 및 이를 이용하는 반도체 장치의 제조 방법
KR102323571B1 (ko) * 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
KR20160020210A (ko) * 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN109920790B (zh) * 2017-03-08 2022-04-12 长江存储科技有限责任公司 一种三维存储器及其通道孔结构的形成方法
KR102395987B1 (ko) * 2017-04-05 2022-05-10 삼성전자주식회사 수직 적층 메모리 소자
CN107978558A (zh) * 2017-11-23 2018-05-01 长江存储科技有限责任公司 导通孔的铜填充工艺

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021513A1 (en) * 2013-07-17 2015-01-22 Yun-jeong Kim Cmp slurry composition for polishing an organic layer and method of forming a semiconductor device using the same

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