TWI716680B - 多段式雙串聯多晶組結構二極體元件 - Google Patents

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Abstract

一種多段式雙串聯多晶組結構二極體元件，係包含2N個晶組，前(第1晶組)後(第2N組)二晶組之頂面分別配置一電極板為元件之第一、第二電極，N個下導板將2N個晶組之底面兩兩連接，(N-1)個上導板將前後二晶組除外的(2N-2)個晶組之頂面兩兩連接而形成一完整二極體元件結構，此元件結構除第一、第二電極之電極板外之晶組間及其外圍均填充絕緣物質；元件之構裝可視電性需求任意地調整晶組數量，且各晶組之層數可以不同，特別適合需求小體積、高功率及或高耐壓整流二極體或突波抑制保護型二極體等元件之構裝。

Description

多段式雙串聯多晶組結構二極體元件
本發明為多段式雙串聯多晶組結構二極體元件，技術內容涉及將2N個晶組分別以相應個上、下導板將各晶組導接構裝成一二極體元件，讓該二極體元件具備高功率、高耐壓、並可彈性組裝及縮小體積之特性。
傳統二極體之封裝大致分為軸式、SMD、SOD等，一般高壓高功率元件仍以軸式封裝為主，SMD封裝則較適一般功率元件，而SOD等較小封裝則較適低功率低壓元件，這些封裝方法已為世人所熟悉，在此不再贅述；然其軸式封裝最大問題即在其元件主體太長或太高，適插件式裝配製程，並不適用於小型化表面黏著裝配製程及要求。
近年，在表面黏著型元件製作上也有其他具特色之製法，例如：將欲構裝元件所需之線路或導接電極分別預附於上下二電路板(基板)，再將二電路板與所欲組裝之晶粒上下接合，並藉由切割作業將各單元元件切開後再將不同電極導接到同一面上，此構裝方式稍嫌繁複，且一般只適用於小尺寸小功率元件上；另有利用薄膜方式在基板上製作發光二極體元件，再將基板上的元件與另一預置組合線路之基板接合，於接合後再將原基板去除，以使元件之一面電極外露，以利後續之電極導接作業，此種製程須結合晶圓製造，雙基板與單機板互換及雙重導接等繁複工藝，雖適合發光二極體之製造，但無法滿 足非發光功率元件之組裝需求，與本發明直接採用(2N-1)個上下導板構裝方式大不相同，且因其構裝方式不能多疊層式構裝，對一般功率二極體元件之構裝仍嫌彈性不足。
再以日本發明專利「昭50-13492雙方向定電壓型半導體裝置」為例，其發明旨意在利用單向二極體反向並聯達到雙向導通效果，但此種封裝方式因採全單向反向並聯，其體積雖會比全單向單串式縮小，但放眼今日仍然偏大，與本發明之直接以雙向晶組做多段式雙串連組合方式明顯不同。
綜觀上述及其他相關發明之作法，無論元件結構是雙料片、雙PC板、或單料片(基板)加clip或其他導電層等組合方式，均無法同時滿足彈性組裝、高壓、高功率、小體積、降成本五位一體之需求；本發明正是為滿足此需求而設計的。
本發明之目的在於提供一種多段式雙串聯多晶組結構二極體元件(所謂多段式雙串聯係指本發明之構裝模式中之各晶組內的組成晶粒以串聯方式組合，且在各晶組間採多段式串聯方式，並藉由N個下導板與(N-1)上導板做連接組合之謂)，其構裝方式不但能滿足高壓、高功率、縮小體積、降低成本之需求，還可以視電氣特性需求彈性地擴充晶組數量及類別，各晶組之層數可依電性需求設計成相同層數或不相同層數組合，其組合之極向方向不限，亦可視空間需求調整封裝組數，適合一般整流二極體或保護型二極體等元件之組合封裝，更適合高功率及或高耐壓整流二極體或突波抑制保護型二極體等元件之構裝。
為簡化第一及第二電極之製作，並直接將其建置在元件之同一面或同一側，本發明之晶組數採偶數構裝，即2N組，N≧1；另為簡化本發明之實施方式之示例，將以雙層四晶組以下之組合作說明為主，不同電氣特性之晶組彈性組合則將只作簡要說明(雙層四晶組以上之組合則依示例類推之)。
本發明多段式雙串聯多晶組結構二極體元件，係包含2N個晶組，N個連接各晶組底面之下導板，(N-1)個連接各晶組頂面的上導板，二置於第1個與第2N個晶組上方之電極板(銅板或錫台等，下同省略標註)，及用於固化並保護元件結構之絕緣物質，其中N≧1；其主要特徵為：2N個晶組依電氣特性設計需求依序排列；該N個下導板分別將2N個晶組自第1組起每兩晶組之底面以錫材連接(即1、2組連接，3、4組連接，......,(2N-1)、2N組連接)；該(N-1)個上導板分別置於扣除第1與第2N晶組外的(2N-2)個晶組之頂面，並自第2組起每兩晶組之頂面以錫材連接(即2、3組連接，4、5組連接，......，(2N-2)、(2N-1)組連接)；二電極板分別以錫材與第1個晶組及第2N個晶組之上方頂面電極面連結，為元件與外部電路連接的第一電極及第二電極；第一電極及第二電極外露外，其餘各部之間及其外圍均填充透明或不透明絕緣物質。
其構裝程序如下：1)將N個下導板置於所設計之製具上；2)將該2N個晶組依電氣特性規劃依序置於該N個下導板兩端上： 該N個下導板分別將2N個晶組自第1組起每兩晶組之底面以錫材連接(即1、2組連接，3、4組連接，......，(2N-1)、2N組連接)；3)將(N-1)個上導板置於對應之晶組頂面：於該(N-1)個上導板分別置於扣除第1與第2N晶組外的(2N-2)個晶組之頂面，並自第2組起每兩晶組之頂面以錫材連接(即2、3組連接，4、5組連接，......，(2N-2)、(2N-1)組連接)；4)將二電極板分別以錫材與第1個晶組及第2N個晶組之上方頂面電極面連結；5)將第一電極及第二電極外露外，其餘各部之間及其外圍均填充透明或不透明絕緣物質。
實施時，該2N個晶組之每一晶組的電性類別可以是單一性(單一類別、全單向或全雙向)；也可以每一晶組內組成之個別晶粒是多類別混合組合，且可以全同向組合，也可以正、反向交錯組合及將單向功能晶組與雙向功能晶組組合，所有組合結構均為多段式串聯結構；該2N個晶組之每個晶組均可依電性需求做垂直向調整或擴充層數，且各晶組之層數可以相同，也可依電性需求不同做不同層數及或不同類別組合；例如以N=1雙晶組為例，它除可(1,1)、(2,2)、(3,3)、(4,4)、...(數字大小代表疊層數，一組有兩個數字代表有兩個晶組)組合外，還可做(1,0)、(2,0)、...(2,1)、(3,2)、(4,3)、...等組合；N=2四晶組，則除(1,1,1,1)、(2,2,2,2)、(3,3,3,3)、(4,4,4,4)、...(數字代表疊層數，一組四個數字代表四晶組)組合外，還可做(1,1,1,0)、(2,2.2.0)、...(2,2,2,1)、(2,2,1,1)、(2,1,1,1)、(3,3,3,2)、(3,3,2,2)、(3,2,2,2)、(4,4,4,4)、 (4,4,4,3)、(4,4,3,3)、(4,3,3,3)、...等組合，依此類推；而上列之各種組合組裝中，只需在較少疊層之晶組上加上相對厚度之銅粒等導電金屬即可輕易組裝，更是本發明最具彈性之特色。
上述組合中如因封裝尺寸(package)限制，實際電性需求並不需要足2N個晶組組合時，則不足之晶組可以相應厚度之導電金屬(如銅粒等)取代之即可，例如於上述(2,2,2,0)中之0疊層晶組的相應位置改以相應厚度之導電金屬(如銅粒等)代之。
由上述之多段式雙串聯多晶組結構之構裝方式尚可推演並運用於將至少一並聯組合之晶組(例如將二晶組並聯後視為另一新晶組)與至少一單晶組之串聯結構上，由此所構裝之元件包含了多個單晶組之內部串聯、至少二單晶組之並聯而組成一新晶組、及此一新晶組與至少一單晶組之多段式串聯的串並串多段式雙串聯多晶組結構；參考第十八圖所示，餘類推。
依本發明所構裝之元件具備以下特色：
1)採2N個晶組構裝，確保元件之二電極在同一面。
2)因採用了(2N-1)個上下導板，可更有效散熱，強化元件特性，適合高功率、高電壓之整流/保護型等二極體元件之構裝。
3)因雙串聯多晶組結構又直接以兩端晶組之頂面加置對外導接電極板，除可簡化製程，並可縮小元件之體積。
4)各元件之晶組數及各晶組之層數可依各元件之電性需求及其封裝Package之要求做彈性組裝設計。
5)各元件之各晶組間可依電性需求做各種不同極向組合，亦可於各晶組中做不同類別晶粒與不同極向組合。
6)相對於一般構裝製程，可有效降低成本。
配合上述說明，以下列舉出本創作中N≦2，層數≦2之部分實施例，並配合圖式說明於後。
10:第一晶組
10A:新第一晶組
20:第2N晶組
11:錫材
12、22:電極板
30:下導板
31:第一下導板
32:第二下導板
33:上導板
40:絕緣物質
50:第一電極
60:第二電極
80:第三晶組
90:第四晶組
100:任一晶組
300:銅粒
第一圖：本發明第一實施例採用單向雙晶組(1,1)的結構示意圖。
第二圖：本發明採用單向雙晶組雙疊層(2,2)的結構示意圖。
第三圖：本發明採用單向四晶組(1,1,1,1)的結構示意圖。
第四圖：本發明採用單向四晶組雙疊層(2,2,2,2)的結構示意圖。
第五圖：本發明第二實施例採用雙向雙晶組(1,1)的結構示意圖。
第六圖：本發明採用雙向雙晶組雙疊層(2,2)的結構示意圖。
第七圖：本發明採用雙向四晶組(1,1,1,1)的結構示意圖。
第八圖：本發明採用雙向四晶組雙疊層(2,2,2,2)的結構示意圖。
第九圖：本發明四晶組方型排列方式俯視示意圖。
第十圖：本發明中雙晶組(2,1)組合中第二晶組少一層並以銅粒取代的結構示意圖。
第十一圖：本發明中四晶組(2,2,2,1)組合中第四晶組少一層並以銅粒取代的結構示意圖。
第十二圖：本發明中四晶組(2,2,1,1)組合中第三與第四晶組各少一層並各以銅粒取代的結構示意圖。
第十三圖：本發明中四晶組(2,1,1,2)組合中第二與第三晶組各少一層並各以銅粒取代的結構示意圖。
第十四圖：本發明中四晶組(1,1,1,0)組合中第四晶組為0層並以銅粒取代的結構示意圖。
第十五圖：本發明中四晶組(2,2,2,0)組合中第四晶組為0層並以雙層銅粒取代的結構示意圖。
第十六圖：本發明採用不同極向之雙晶組(2,2)組合的結構示意圖。
第十七圖：本發明採用不同極向之雙層四晶組(2,2,2,2)組合的結構示意圖。
第十八圖：本發明將二雙層晶組並聯後與另一雙層晶組串聯((2,2),2)組合的結構示意圖。
如第一圖至第四圖所示，係本發明多段式雙串聯多段式多晶組結構之功率型等二極體元件，N≦2，層數≦2之示例，第一圖：(1,1)為N=1，2N=2，層數=1，單向雙晶組之構裝，係將一第一晶組10以及一第二(2N=2，下同省略標註)晶組20配置在一下導板30之上；其中該第一晶組10及第二晶組20底面分別與一下導板30以錫材11電性連接，頂面分別設置有一電極板12、22，且第一晶組10及第二晶組20的外周圍以及彼此之間填充有絕緣物質40，使第一晶組10及第二晶組20頂面的電極板12、22彼此絕緣隔離，以供作外部電路連接的第一電極50及第二電極60，如此，一完整之二極體元件之迴路與構裝即告完成；本實施例中的二個晶組之電性可以是相同類型亦可為不相同類型。
第二圖所示：(2,2)為N=1，2N=2，層數=2，單向雙晶組之構裝例，第一晶組10及第二晶組20分別為單向雙疊層晶組，頂面分別與一電極板 12、22以錫材11連接，且彼此底面的電氣連接面為不同極向，分別與一下導板30以錫材11連接，並將第一、第二電極50、60除外之各晶組間及其外圍填入絕緣物質40，一完整二極體元件迴路與構裝即完成。
如第三圖所示：(1,1,1,1)為N=2，2N=4，層數=1，單向四晶組單向構裝，第一晶組10與第二晶組80之底面分別與第一下導板31以錫材11連接；第三晶組90與第四晶組20底面分別與該第二下導板32以錫材連接；第二晶組80與第三晶組90之頂面之間有一上導板33以錫材11連接；第一晶組10與第四晶組(2N=4，下同省略標註)20之頂面各置一電極板12、22；再將第一、第二電極50、60除外之各晶組間及其外圍填入絕緣物質40後，即完成一完整二極體元件迴路與構裝。
如第四圖所示(2,2,2,2)為N=2，層數=2，2N=4，為單向雙層四晶組之單向構裝實施例，第一晶組10及第二晶組80底面與第一下導板31以錫材11連接；第二下導板32與第三晶組90及第四晶組20底面以錫材11連接；而上導板33則跨接於第二晶組80與第三晶組90的頂面之間並以錫材11連接；第一晶組10及第四晶組20之頂面各置一電極板12、22；將第一、第二電極50、60除外之晶組間及其外圍再填入絕緣物質40，即完成一完整二極體元件迴路與構裝。
第五圖到第八圖所示為全部晶組皆採用雙向電性功能的晶組為例，與第一到第四圖所示的實施例不同處，在於全部是雙向電性功能的晶組構裝成一具完全雙向功能之二極體元件，因所有晶組及各晶組內的各個晶粒均為雙向，所以組裝時無須分辨各晶粒或晶組之極向，更為簡易；例如：
第五圖對應第一圖，其中第五圖(1,1)，N=1，2N=2，雙向單層雙晶組，除第一晶組10及第二(2N=2)晶組20底面及頂面均為相同極向外，其第一晶組10及第二(2N=2)晶組20頂面與二電極板12、22之連接方式及第一 晶組10及第二(2N=2)晶組20之底面與下導板30的連接方式均與第一圖例相同。
第六圖對應第二圖，其中除第一晶組10及第二(2N=2)晶組20底面及頂面均為相同極向，第一晶組10及第二(2N=2)晶組20頂面與二電極板12、22之連接方式及第一晶組10及第二(2N=2)晶組20之底面與下導板30的連接方式均與第二圖例相同。
第七圖以及第八圖則對應第三及第四圖，除各晶組均為雙向晶組之不同外，其二電極板12、22分別與第一晶組10、第四晶組(2N=4)20的頂面連接、二下導板31、32與各對應晶組(第一晶組10與第二晶組80、第三晶組90與第四晶組20)之底面連接及一上導板33與相應之晶組(第二晶組80與第三晶組90)頂面連接之構裝方法均相同，在此不再贅述。
第九圖所示為N=2，2N=4之方形構裝俯視示意圖，第一晶組10、第二晶組80、第三晶組90及第四(2N=4)晶組20以方形配置，第一、二電極50、60之製作、各晶組之底面與各下導板31、32連接及各晶組之頂面與各上導板33連接之方式與上述第七圖例相同，因採取方形配置方式，故將第一、第二電極50、60並列在元件之同一側；依此類推，只要使2N個晶組之各晶組間形成一個串聯迴路之構裝即可。
第十圖到第十三圖所示均為存有不同層數晶組之組合的示例：第十圖與第十一圖為各元件組合晶組中各有一組少一層晶粒之示例，其中少一層之晶粒位置均各以一銅粒300取代之；另，第十二圖與第十三圖為組成晶組中各有二個晶組各少一層晶粒，而各以一銅粒300取代之示例；餘依此類推。
第十四圖、第十五圖為不足2N個晶組之示例，圖中為三個晶組與一個由銅粒300組成用以取代第四晶組(2N=4)20之組合(1,1,1,0)、(2,2,2,0)，構裝方式與前述例相同，不再贅述；餘依此類推。
第十六圖、第十七圖所示為不同極向晶組組合(2,2)、(2,2,2,2)之示例，構裝方式與前述例相同，不再贅述；餘依此類推。
第十八圖為一第一晶組10與任一晶組100並聯成一新第一晶組10A再與一第二晶組(2N=2)20串聯((2,2),2)之示例((2,2)代表由二雙層晶組並聯所形成之一新第一晶組10A)：二雙層晶組先並聯(2,2)成一新第一晶組10A後再與另一雙層第二晶組20所構裝的((2,2),2)元件，其構裝方式與前述例相同，不再贅述；餘依此類推。
如同第一圖至第四圖示實施例所述，上述第五圖至第十八圖示實施例，在組裝完成後均需於各晶組間及其外圍填充絕緣物質40，並將第一晶組10及第2N晶組20之電極板12、22裸露在絕緣物質40的外部，做為與外部電路連接的第一電極50及第二電極60。
以上實施例說明及圖式所示，僅為本發明之部分實施例，並非以此侷限本發明之範圍；舉凡與發明之構造、裝置、特徵等近似或相雷同者，均應屬本發明申請專利範圍之內，謹此聲明。
10:第一晶組
11:錫材
12、22:電極板
20:第2N晶組
30:下導板
40:絕緣物質
50:第一電極
60:第二電極

Claims (4)

  1. 一種多段式雙串聯多晶組結構二極體元件，係包含：2N個晶組，其前(第1晶組)後(第2N組)二晶組之頂面分別配置一電極板，作為第一、第二電極；其中該2N個晶組之每個晶組均係依電性需求做垂直性調整或擴充，且各晶組的層數為相同，或依電性需求為不同層數或不同類別組合，當各晶組的間層數不同時，於較少層數之晶組中加入相應厚度的銅粒，以補足厚度差；其中：每一晶組的電性類別為單一性(單一類別、全單向或全雙向)；每一晶組係由多類別晶粒混合組合，或由全同向組合；每一晶組的多晶粒係以正、反向交錯組合；或該2N個晶組包含將單向功能晶組與雙向功能晶組；N個下導板，係將2N個晶組之底面以錫材兩兩連接；(N-1)個上導板，係將前後二晶組除外的(2N-2)個晶組之頂面兩兩連接；以及一絕緣物質，係包覆該些晶組、該些下導板及該些上導板，而作為第一、第二電極用的電極板係外露於該絕緣物質外。
  2. 如請求項1所述之多段式雙串聯多晶組結構二極體元件，其中，該2N個晶組中任一晶組均可被另一並聯新晶組所取代，經由下導板而與其他晶組串聯，形成一包含串聯、並聯、多段式雙串聯晶組結構之元件。
  3. 如請求項2所述之多段式雙串聯多晶組結構二極體元件，其中，所述之各類組合中若因封裝尺寸要求限制，實際電性需求並不需要足2N個晶組組合時，則不足之晶組以相應厚度之銅粒等取代之。
  4. 一種多段式雙串聯多晶組結構二極體元件的構裝方法，包括：1)將N個下導板置於一製具上；2)將2N個晶組依電氣特性規劃依序置於該N個下導板的兩端上；其中該N個下導板分別將2N個晶組自第1組起每兩晶組之底面以錫材連接；3)將(N-1)個上導板置於對應之晶組頂面；其中於該(N-1)個上導板分別置於扣除第1與第2N晶組外的(2N-2)個晶組之頂面，並自第2組起每兩晶組之頂面以錫材連接；4)將二電極板分別以錫材與第1個晶組及第2N個晶組之上方頂面電極面連結；以及5)以一絕緣物質包覆該些晶組、該些下導板及該些上導板，並令該二電極板外露於該絕緣物質外。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114664926A (zh) * 2022-03-30 2022-06-24 电子科技大学 一种功率半导体器件结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201426990A (zh) * 2012-12-24 2014-07-01 Ind Tech Res Inst 薄膜發光二極體裝置
TW201631736A (zh) * 2015-02-17 2016-09-01 立昌先進科技股份有限公司 多功能小型化表面黏著型電子元件及其製法
TW201822322A (zh) * 2016-12-09 2018-06-16 美麗微半導體股份有限公司 具有多晶粒層疊的覆晶封裝整流／保護型二極體元件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7999369B2 (en) * 2006-08-29 2011-08-16 Denso Corporation Power electronic package having two substrates with multiple semiconductor chips and electronic components
JP5245485B2 (ja) * 2008-03-25 2013-07-24 富士電機株式会社 半導体装置の製造方法
CN104637914B (zh) * 2015-02-28 2018-02-13 立昌先进科技股份有限公司 多功能表面黏着型电子组件及其制法
TWM573515U (zh) * 2018-04-16 2019-01-21 吳文湖 多段式雙串聯多晶組結構二極體元件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201426990A (zh) * 2012-12-24 2014-07-01 Ind Tech Res Inst 薄膜發光二極體裝置
TW201631736A (zh) * 2015-02-17 2016-09-01 立昌先進科技股份有限公司 多功能小型化表面黏著型電子元件及其製法
TW201822322A (zh) * 2016-12-09 2018-06-16 美麗微半導體股份有限公司 具有多晶粒層疊的覆晶封裝整流／保護型二極體元件

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