TWI713120B - 製造半導體元件與鰭式場效應電晶體的方法 - Google Patents

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TWI713120B
TWI713120B TW105138509A TW105138509A TWI713120B TW I713120 B TWI713120 B TW I713120B TW 105138509 A TW105138509 A TW 105138509A TW 105138509 A TW105138509 A TW 105138509A TW I713120 B TWI713120 B TW I713120B
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陳科維
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Abstract

一種用於製造鰭式場效應電晶體(FinFET)的方法。此 方法包括以下步驟。在具有半導體鰭的基底上方形成閘極堆疊結構。在閘極堆疊結構旁邊的半導體鰭中形成凹槽。進行預清洗製程，以移除在凹槽的表面上的原生氧化物。在預清洗製程之後，使用含氟氣體和第一氫氣對凹槽進行選擇性接近推進製程。在凹槽中形成應變層。

Description

製造半導體元件與鰭式場效應電晶體的方法
本發明實施例是有關於一種製造鰭式場效應電晶體和半導體元件的方法。
半導體積體電路(IC)產業經歷了指數增長。IC材料和設計的技術演進產生了數代IC，其中，每代的電路都具有比前一代更小且更複雜。在IC發展過程中，通常功能密度(即每晶片面積上互連元件的數量)增加而幾何尺寸(即，使用製造製程可以做出的最小的元件(或線))減小。這種按比例縮小製程通常藉由增加生產效率和降低相關成本來提供相當多的優點。
這種按比例縮小製程還增加了處理和製造IC的複雜性，並且為了實現這些演進，需要IC處理和製造方面類似發展。舉例而言，已經引入例如鰭式場效應電晶體(FinFET)的三維電晶體以代替平面電晶體。儘管現有的FinFET元件和形成FinFET元件的方法對於其預期的目的而言大體上已足夠，但是還不能完全滿 足所有方面的要求。
本發明的實施例提供了一種用於製造鰭式場效應電晶體(FinFET)的方法，包括：在具有半導體鰭的基底上方形成閘極堆疊結構；在所述閘極堆疊結構旁邊的所述半導體鰭中形成凹槽；進行預清洗製程以移除所述凹槽的表面上的原生氧化物；在所述預清洗之後，使用含氟氣體和第一氫氣對所述凹槽進行選擇性接近推進製程；以及在所述凹槽中形成應變層。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:開口
100:基底
101a、101b:半導體鰭
200:隔離結構
200a:頂面
104a、104b:閘極堆疊結構
106a、106b:閘介電層
108a、108b:閘極
114:第一間隙壁材料層
114a:第一間隙壁
114b:第三間隙壁
114c:第一間隙壁層
120:第二間隙壁材料層
120a:第二間隙壁
120b:第四間隙壁
120c:第二間隙壁層
122:罩幕層
124:溝槽
126、128:凹槽
130a、130b:應變層
300:遠端電漿裝置
302:腔室
304:平臺支持件
306:基座
308:噴頭
310:選擇性調製元件
312:面板
314:氣體盒
316:電漿供應線
318:電漿生成區域
320:電漿源(或稱為電漿供給氣體)
322:協流氣體(或稱為非電漿氣體)
324:氣體分配裝置
R1:第一區域
R2:第二區域
G1:含氟氣體
G2:第一氫氣
G3:第二氫氣
以下詳細說明結合附圖閱讀，可最佳地理解本發明的各個態樣。應注意，根據本產業中的標準慣例，各種特徵並非按比率繪製。實際上，為敘述清晰起見，可任意放大或縮小各種特徵的尺寸。
圖1是繪示依據一些實施例之製造半導體元件的方法的流程圖。
圖2A至圖2G是繪示依據一些實施例之製造半導體元件的方法的剖面圖。
圖3是依據一些實施例所繪示遠端電漿裝置的示意圖。
圖4A至圖4E是繪示進行選擇性接近推進製程和處理製程的 實施例的示意圖。
以下揭露內容提供許多不同的實施例或實例，用於實現所提供標的之不同特徵。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本揭露在各種實例中可使用相同的元件符號及/或字母來指代相同或類似的部件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在...上」、「在...上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向(旋轉90度或在其他定向)，而本文所用的空間相對術語相應地做出解釋。
圖1是繪示依據一些實施例之製造半導體元件的方法的流程圖。圖2A至圖2G是繪示依據一些實施例之製造半導體元件 的方法的立體圖。
在圖1的步驟12中以及如圖2A所示，提供基底100。基底100可劃分為第一區域R1和第二區域R2。基底100例如是包括塊狀基底、絕緣體上矽(SOI)基底或絕緣體上鍺(GOI)基底。在一實施例中，基底100包括晶體矽基底(例如，晶圓)。依據設計要求(例如，p型基底或n型基底)，基底100可以包括各種摻雜區域。在一些實施例中，摻雜區域可以摻雜有p型或n型摻質。例如，摻雜區域可摻雜有p型摻質(例如硼或BF2 +)、n型摻質(例如磷或砷)及/或其組合。摻雜區域可以配置為形成在第一區域R1中的p型FinFET，或配置為形成在第二區域R2中的n型FinFET。在一些替代實施例中，該基底100可以以一些其他合適的元素半導體，例如鑽石或鍺；合適的化合物半導體，例如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金半導體，例如碳化矽鍺、磷砷化鎵或磷銦化鎵製成。此外，在一些實施例中，基底100可以包括其他導電層或其他半導體元件，例如電晶體、二極體等。
如圖2A所示，基底100具有半導體鰭101a和101b以及隔離結構200。半導體鰭101a和101b的材料可與基底100的材料相同或不同。在一些實施例中，半導體鰭101a和101b的深度D1的範圍自40nm至55nm。隔離結構200包括氧化矽、氮化矽、氮氧化矽、旋塗介電材料、低k介電材料或其組合，形成的方法例如是進行高密度電漿化學汽相沉積(HDP-CVD)製程、次大氣壓 CVD(SACVD)製程或旋塗製程。
如圖2A所示，在一些實施例中，半導體鰭101a和101b可藉由形成溝槽來形成，或藉由在溝槽中形成淺溝槽隔離(STI)區域並且藉由進行蝕刻製程來降低STI區域的頂面使其高度低於基底100的起始頂面來形成之。STI區域的剩餘部分變成隔離結構200；而介於隔離結構200之間的基底100的剩餘部分變成半導體鰭101a和101b。隔離結構200的頂面低於半導體鰭101a和101b的頂面。換言之，半導體鰭101a和101b的頂部110突出於隔離結構200的頂面200a。
在一些其他實施例中，形成半導體鰭101a和101b的材料與基底100的材料不同。其形成的方法可以藉由降低介於鄰近的STI區域之間的基底100的頂部以形成凹槽，並且在凹槽中再生長與基底100的材料不同的半導體材料以形成半導體鰭101a和101b。然後，可以藉由進行化學機械研磨製程和蝕刻製程移除STI區域的頂部，同時不移除STI區域的底部，使得STI區域的剩餘部分變成隔離結構200，而介於鄰近的隔離結構200之間的再生長的半導體材料的頂部變成半導體鰭101a和101b。
在圖1的步驟S14中以及如圖2A所示，分別地形成橫跨過半導體鰭101a和101b的閘極堆疊結構104a和104b。在一實施例中，閘極堆疊結構104a和104b的延伸方向X例如是垂直於半導體鰭101a和101b的延伸方向Y，以覆蓋半導體鰭101a和101b的中間部。在一些實施例中，閘極堆疊結構104a包括閘介電層106a 和閘極108a。相似地，閘極堆疊結構104b包括閘介電層106b和閘極108b。在另一些實施例中，閘極堆疊結構104a或104b還可以包括位於半導體鰭101a或101b上的介面層(IL)。換言之，閘介電層106a或106b形成在IL和閘極108a或108b之間。在一些實施例中，IL包括介電材料，例如氧化矽或氮氧化矽。IL可藉由進行熱氧化製程、化學氣相沉積(CVD)製程或原子層沉積(ALD)製程來形成。
所形成的閘介電層106a和106b分別地覆蓋部分的半導體鰭101a和101b。在一些實施例中，閘介電層106a和106b包括氧化矽、氮化矽、氮氧化矽、高介電常數(高k)介電材料或其組合。高k介電材料通常是具有介電常數高於4的介電材料。高k介電材料包括金屬氧化物。在一些實施例中，高k介電材料的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物或其組合。閘介電層106a和106b可以藉由進行熱氧化製程、CVD製程、ALD製程或其組合來形成。
在閘介電層106a和106b上分別形成閘極108a和108b。在一些實施例中，閘極108a和108b是多晶矽閘極堆疊結構或取代金屬閘極堆疊結構。閘極108a和108b的材料包括摻雜的多晶矽、未摻雜的多晶矽或含金屬導電材料。含金屬導電材料包括阻障層、功函數層、晶種層、黏著層或其組合。例如，含金屬導電材料包括Al、Cu、W、Ti、Ta、Ag、Ru、Mn、Zr、TiAl、TiN、 TaN、WN、TiAlN、TaN、TaC、TaCN、TaSiN、NiSi、CoSi或其組合。在一些實施例中，適於PMOS元件的閘極108a和108b包括含金屬導電材料，例如TiN、WN、TaN或Ru。在另一些實施例中，適於NMOS元件的閘極108a和108b包括含金屬導電材料，例如Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN,TaSiN、Mn或Zr。閘極108a和108b可以藉由進行合適的製程來形成，例如ALD製程、CVD製程、PVD製程、鍍製程或其組合。
在圖1的步驟S16中以及如圖2A所示，在基底100上方形成第一間隙壁材料層114。第一間隙壁材料層114可以介電材料來形成，例如氧化矽、氮化矽、SiCN、高k介電材料(例如SiCON)或其組合。第一間隙壁材料層114可以藉由進行合適的製程形成，例如ALD製程、CVD製程或其組合。第一間隙壁材料層114的厚度範圍自約1nm至約5nm。
在一些實施例中，在形成第一間隙壁材料層114之後，對基底100進行額外的基底處理，以形成FET元件。形成FET元件的製程包括摻雜半導體鰭101a和101b，以形成淡摻雜的源極和汲極(LDD)區域(未示出)。LDD區域可以藉由進行離子植入來形成。在一些實施例中，在第一區域R1中的半導體鰭101a摻雜有p型摻質；而在第二區域R2中的半導體鰭101b摻雜有n型摻質。
在圖1的步驟S18中以及如圖2A所示，在基底100上方形成第二間隙壁材料層120。第二間隙壁材料層120的材料不同於 第一間隙壁材料層114的材料。第二間隙壁材料層120可以介電材料來形成，例如氧化矽、氮化矽、SiCN、高k介電材料(例如SiCON)或其組合。第二間隙壁材料層120可以是單層或多層結構。在實施例中，第二間隙壁材料層120包括偏移間隙壁材料(offset spacer)和虛擬間隙壁材料層。第二間隙壁材料層120可以藉由進行合適的製程形成，例如ALD製程、CVD製程或其組合。第二間隙壁材料層120的厚度範圍自約1nm至約5nm。
在圖1的步驟S20中以及如圖2A所示，在基底100上方形成罩幕層122。在一些實施例中，罩幕層122形成在第二區域R2上方，而第二區域R2例如是N型FinFET區域。更具體地說，罩幕層122覆蓋在第二間隙壁材料層120上。從另一方面來說，罩幕層122具有開口10，其暴露出第一區域R1中的第二間隙壁材料層120，而第一區域R1例如是P型FinFET區域。罩幕層122例如是藉由進行以下步驟來形成：旋塗一罩幕材料層，對罩幕材料層進行微影製程，蝕刻部分罩幕材料層，和/或其它製程的製程。具體地，微影製程包括曝光、烘烤和顯影。罩幕層122對特定曝光束敏感，例如KrF、ArF、EUV或電子束光。舉例來說，罩幕材料層可以是由感光樹脂或其它合適的材料製成的光阻。在一些實施例中，罩幕材料層包括有機化合物、聚合物、淬滅劑、發色團、溶劑和/或化學放大劑(CA)。換言之，在一些實施例中，第一間隙壁材料層114、第二間隙壁材料層120和罩幕層122中的至少一者包括含碳材料。
在圖1的步驟S22中以及如圖2A和圖2B所示，進行非等向性製程(例如電漿製程)，以蝕刻第二間隙壁材料層120和第一間隙壁材料層114，以在閘極堆疊結構104a的側壁形成第二間隙壁120a和第一間隙壁114a，而在第二區域R2中保留第二間隙壁層120c和第一間隙壁層114c。
在圖1的步驟S24中以及如圖2D所示，移除部分半導體鰭101(位於用於源極和汲極區域的位置處)，以在閘極堆疊結構104a旁邊的半導體鰭101a內形成凹槽126。凹槽126可以藉由進行一個或多個蝕刻製程來形成。
在圖1中的步驟S26和S28中以及如圖2D所示，在一些實施例中，凹槽126的形成包括進行第一蝕刻製程和第二蝕刻製程。換言之，第一蝕刻製程可稱為溝槽蝕刻製程，而第二蝕刻製程可稱為橫向蝕刻製程。
在圖1的步驟S26中以及如圖2C所示，進行第一蝕刻製程，蝕刻半導體鰭101a，以在半導體鰭101a中形成溝槽124。溝槽124的深度大於60奈米，且其深度範圍例如自70奈米至80奈米。在圖1的步驟S28中以及如圖2D所示，進行第二蝕刻製程，以進一步移除圍繞溝槽124的半導體鰭101a，而在半導體鰭101a中形成凹槽126。凹槽126比溝槽124更深且更寬。在一些實施例中，溝槽124的深度與凹槽126的深度的比值範圍自60%至90%。在一些實施例中，第一蝕刻製程包括一個或多個非等向性蝕刻製程，並且第二蝕刻製程包括一個或多個等向性蝕刻製程。在一些 實施例中，藉由進行第一蝕刻製程(即，溝槽蝕刻製程)，以形成溝槽124，溝槽124具有U型蝕刻輪廓或V型蝕刻輪廓，接下來進行第二蝕刻製程(即，橫向蝕刻製程)蝕刻溝槽124，以形成凹槽126，凹槽126具有菱形凹槽輪廓。第一蝕刻製程或第二蝕刻製程包括一個或多個反應離子蝕刻(RIE)製程。這些製程可任選地包括以離子(例如，碳氟化合物、氧、氯、氮、氬、氦等)轟擊基底100，以摻雜或非晶化部分的基底100。
在圖1的步驟S30中以及如圖2D所示，在形成凹槽126以後，可藉由乾式剝離製程、濕式剝離製程或其它合適的製程移除罩幕層122。
在圖1的步驟S32中，進行預清洗製程，以移除形成在凹槽126(圖2D中示出)表面上的原生氧化物。預清洗製程可以包括乾式蝕刻製程，例如SiCoNiTM蝕刻製程。
在圖1的步驟S34中以及如圖2D和圖2E所示，進行選擇性接近推進製程和處理製程。在進行凹槽126的蝕刻製程之後以及移除罩幕層122之後，進行選擇性接近推進製程和處理製程。因此，選擇性接近推進製程和處理製程還可分別稱為非原位選擇性接近推進製程和非原位處理製程。進行選擇性接近推進製程以拓寬凹槽126，從而形成凹槽128。在一些實施例中，凹槽128比凹槽126寬。在替代實施例中，凹槽128比凹槽126更寬且更深。進行處理製程以移除凹槽126的表面上的殘留物。在一些實施例中，殘留物包括碳殘留物。碳殘留物可以是在蝕刻或清洗第 一間隙壁材料層114、第二間隙壁材料層120或罩幕層122(在圖2A中示出)期間所生成的殘留物。
在一些實施例中，在處理製程之前進行選擇性接近推進製程。在替代實施例中，選擇性接近推進製程和處理製程則是同時進行。在一些實施例中，藉由遠端電漿進行選擇性接近推進製程和處理製程，其可以使用含氟氣體和氫氣做為電漿源、協流氣體或其組合。協流氣體可以包括載氣。
圖3是依據一些實施例所繪示遠端電漿裝置的示意圖。
如圖3所示，遠端電漿裝置300包括腔室302、平臺支持件304、基座306、氣體分配裝置324、電漿供應線316、電漿生成區域318、電漿源(或稱為電漿供給氣體)320和協流氣體(或稱為非電漿氣體)322。
基座306設置在腔室302內和平臺支援件304上方。協流氣體322穿過腔室302的側壁進入，以直接引入至基座306上方的基底100。
氣體分配裝置324設置在腔室302內的基座306上方。在一些實施例中，氣體分配裝置324包括氣體盒314、面板312、選擇性調製元件310和噴頭308。在替代實施例中，選擇性調製元件310可以不包括在氣體分配裝置324中。
面板312設置在氣體盒314和選擇性調製元件310之間。選擇性調製元件310設置在面板312和噴頭308之間。
選擇性調製元件310可移除電漿中生成的離子和電 子，以使得自由基的形成最大化。選擇性調製元件310可控制穿過的自由基的數量，以做為過濾器(filter)。選擇性調製元件310還可以捕獲電子、離子和紫外線輻射並且能夠防止電漿到達晶圓。
噴頭308包括多個開口。開口在噴頭308上的自中心點分隔開各個距離的同心圓中均勻地分佈。開口的尺寸和數量決定腔室302內的氣體量。如期望在噴頭308的邊緣處具有較高的氣體量，則可以在噴頭308的邊緣處配置更多或更大的開口。相反地，如期望在噴頭308的中心處具有較高的氣體量，則可以在噴頭380的中心處配置更多或更大的開口。
電漿供應線316連接氣體盒314和電漿生成區域318。電漿源320進入電漿生成區域318。在電漿生成區域318內，電漿源320使其啟動內部能量。例如，其可以離子化電漿源320的一個或多個組分；電漿源的一個或多個組分可以分解為多個反應物質。在電漿生成區域318中形成的活性物質藉由電漿供應線316傳遞至氣體分配裝置324並且隨後進一步與協流氣體(非電漿氣體)322反應。
圖4A至圖4E是繪示進行選擇性接近推進製程和處理製程的實施例的示意圖。為便於說明，在圖4A至圖4E中繪示含氟氣體(例如，NF3，在圖4A至圖4E中稱為G1)、第一氫氣(在圖4A至圖4E中稱為G2)、第二氫氣(在圖4A至圖4E中稱為G3)以及噴頭308。
如圖4A、圖4B和圖4E所示，在一些實施例中，選擇性 接近推進製程和處理製程可以使用含氟氣體G1和第一氫氣G2的遠端電漿以同時進行。如圖4C和圖4D所示，在替代實施例中，選擇性接近推進製程和處理製程可以使用含氟氣體G1、第一氫氣G2和第二氫氣G3的遠端電漿製程以同時進行。在一些實施例中，含氟氣體G1包括NF3。此外，如圖4A至圖4D所示，在一些實施例中，含氟氣體G1、第一氫氣G2、第二氫氣G3或其組合經由噴頭308而引入至基底100。此外，如圖4E所示，在替代實施例中，含氟氣體G1和第一氫氣G2直接引入至基底100，而不經過噴頭。
如圖4A和圖4B所示，含氟氣體G1和第一氫氣G2中的一者做為電漿源，其經過噴頭308而引入至基底100；而含氟氣體G1和第一氫氣G2中的另一者做為協流氣體，直接引入至基底100。
在一些實施例中，如圖4A所示，含氟氣體G1做為電漿源，其經過噴頭308而引入至基底100；而第一氫氣G2做為協流氣體，直接引入至基底100。在一些實施例中，含氟氣體G1包括NF3。NF3被電漿分解以生成自由基，例如N*、N2*、F*、F2*、NFx*等。F自由基(F*)被第一氫氣G2捕獲以形成HyFz複基(HyFz*)。HyFz複基(HyFz*)傳送、擴散和吸附在Si(即，凹槽126的表面)上，並且與Si反應以形成SiF4和H2。HyFz複基具有矽對氧化矽(即，隔離結構200)、氮化矽、SiCN或SiCON(即，第一間隙壁114a或第二間隙壁120a)(Si/SiO、Si/SiN、 Si/SiCN、Si/SiCON)的較高的蝕刻選擇比。詳細的化學反應如以下化學式1所示。此處，化學式1中的“x”和“y”可以是任何可能的值。
化學式1：NF3→N*+F* F*+H2→HyFz* HyFz*+Si→SiF4+H2
如圖4B所示，在替代實施例中，第一氫氣G2做為電漿源，其經過噴頭308而引入至基底100；而含氟氣體G1做為協流氣體，直接引入至基底100。第一氫氣G2被電漿分解以生成電漿自由基，例如H*、H2*、H+*和H-*等。在NF3的擴散期間，有限的NF3被電漿分解而生成電漿自由基，例如N*、N2*、F*、F2*和NFx*等。F*被H*捕獲以形成HxFy*，並且HxFy*與凹槽126的表面中的矽反應以形成SiF4和H2。相似地，HxFy*具有矽對氧化矽、氮化矽、SiCN或SiCON(Si/SiO、Si/SiN、Si/SiCN、Si/SiCON)的較高的蝕刻選擇比。詳細的化學反應如以下化學式2所示。此處，化學式2中的“x”和“y”可以是任何可能的值。
化學式2：NF3→N*+F* F*+H*→HxFy* HxFy*+Si→SiF4+H2
如圖4C和圖4D所示，選擇性接近推進製程和處理製程還可以進一步使用第二氫氣G3和含氟氣體G1一起做為為電漿源或協流氣體來進行。
如圖4C所示，在一些實施例中，含氟氣體(例如NF3)G1和第二氫氣G3做為電漿源，其經過噴頭308而引入至基底100；而第一氫氣G2做為協流氣體，直接引入至基底100。在分解NF3之後，生成例如N*、N2*、F*、F2*、NFx*等的電漿自由基，並且在以電漿分解第二氫氣G3之後，形成例如H*、H2*、H+*、H-*的電漿自由基。F*被H*捕獲以形成HxFy*。之後，HxFy*與基底100中的矽反應。如化學式2中表示的化學反應。此外F*被噴頭308下方的第一氫氣G2捕獲以形成HyFz*。HyFz*可以與基底100中的矽反應以形成SiF4和H2。詳細的化學反應示如以上化學式1所示。
如圖4D所示，在替代實施例中，第一氫氣G2做為電漿源，其經過噴頭308而引入至基底100；而含氟氣體G1和第二氫氣G3做為協流氣體，直接引入至基底100。第一氫氣G2被電漿分解以生成例如H*、H2*、H+*、H-*的電漿自由基。在NF3的擴散期間，有限的NF3被電漿分解以生成例如N*、N2*、F*、F2*和NFx*等的電漿自由基。F*被H*捕獲以形成HxFy*。HxFy*與基底100中的矽反應以形成SiF4和H2。詳細的化學反應如以上化學式2所示。此外，有限的NF3被分解並且生成F*，並且F*被噴頭308下面的第二氫氣G3捕獲以形成HyFz*。HyFz*與基底100中的矽反 應以形成SiF4和H2。由於所分解的NF3的量非常有限，因此可提升矽對氧化矽或氮化矽的選擇比。
如圖4E所示，在一些實施例中，含氟氣體和第一氫氣做為電漿源，引入至基底100，但不經過噴頭。
在圖1的步驟S36中以及如圖2E所示，進行後清洗製程，以移除在凹槽128的表面上形成的原生氧化物。後清洗製程可以包括乾式蝕刻製程，例如SiCoNiTM蝕刻製程。
在圖1的步驟S38中以及如圖2E和圖2F所示，在半導體鰭101a的凹槽128中形成應變層130a。應變層130a形成在閘極堆疊結構104a的側處。應變層130a的晶格常數不同於基底100的晶格常數，並且半導體鰭101a被閘極堆疊結構104a覆蓋的部分是應變的或受應力的，以提高載流子遷移率和FinFET的效能。在一實施例中，P型FinFET可使用例如SiGe之應變層130a來增強電子遷移率。在一些實施例中，應變層130a可藉由磊晶生長來形成。在一些實施例中，磊晶生長技術包括進行低壓CVD(LPCVD製程、原子層CVD(ALCVD)製程、超高真空CVD(UHVCVD)製程、減壓CVD(PRCVD)製程、分子束磊晶(MBE)製程、金屬有機氣相磊晶(MOVPE)製程或其組合。替代地，磊晶生長技術利用迴圈沉積蝕刻(cyclic deposition-etch，CDE)磊晶製程或選擇性磊晶生長(SEG)製程以形成高結晶品質的應變材料。在一些實施例中，應變層130a的材料中包括p型摻質(例如硼或BF2 +)，其可在進行選擇性地生長磊晶時進行原位摻雜來形成。
在圖1的步驟S40中以及如圖2G所示，接續以上製程，蝕刻第二間隙壁層120c和第一間隙壁層114c，從而在閘極108b旁邊形成第三間隙壁114b和第四間隙壁120b。此外，在第二區域R2的半導體鰭101b中形成應變層130b。應變層130b的晶格常數不同於基底100的晶格常數，並且半導體鰭101b被閘極堆疊結構104b覆蓋的部分是應變的或受應力的，以提高載流子遷移率和FinFET的效能。在一實施例中，於n型FinFET利用例如SiC或SiP的應變層130b以增強電子遷移率。在一些實施例中，應變層130b的材料中包括n型摻質(例如磷或砷)，其可以在進行選擇性地生長磊晶時進行原位摻雜來形成。
參考圖2E和圖4A至圖4D，在一些實施例中，噴頭308將基底100和電漿分離，電漿不會直接接觸基底100，因此，可以減小電漿所誘發的損壞。此外，已知儘管含鹵素(F或Cl)的化合物(例如NF3)可以用於蝕刻基底100，NF3被電漿分解之後所生成的F*會與基底100中的Si反應並且終結Si(terminate Si)，而在凹槽126的表面上形成Si-F。因此，隨後的磊晶製程可能受到影響，使得在隨後磊晶製程中形成的應變層中包含雜質。此外，已知NF3對隔離結構200(例如，氧化矽)、第一間隙壁114a和第二間隙壁120a是不具有選擇性的。因此，在蝕刻製程期間，可能很容易損壞第一間隙壁114a和第二間隙壁120a，而導致金屬閘極的擠出和隔離結構200的損失。因此，在隨後所形成的應變層130a之間的隔離可能不足。在本實施例中，含氟氣體G1(例如 NF3)被電漿分解之後生成的F*可以藉由噴頭308隔離，並且在到達基底100的表面處之前不會與基底100中的Si反應。在氫氣的分解之後，F*可以被氫氣或H自由基(H*)捕獲，而生成對隔離結構200(例如，氧化矽)、第一間隙壁114a和第二間隙壁120a(例如，氮化矽、SiCON、SiCN)具有高選擇性比的HyFz*或HxFy*。因此，在本實施例中，當進行選擇性接近推進製程時，可以維持第一間隙壁114a和第二間隙壁120a的臨界尺寸，並且可以防止或抑制有效電容(Ceff)的增加。
如圖4B和圖4D所示，在以上實施例中，做為電漿源的第一氫氣或第二氫氣被分解之後，所生成的H自由基可以移除碳殘留物。
如圖4C和圖4D所示，在做為協流氣體的第一氫氣或第二氫氣被分解之後，H*可以被基底100(或凹槽126)的Si化學吸附和物理吸附，以形成Si-H，從而保護基底100(或凹槽126)的表面並且減少基底100的表面的氧化速率。在隨後形成應變層130a的磊晶製程的熱製程期間(在自300℃至500℃的溫度下)，化學吸附和物理吸附在Si上的H可以脫附，以使應變層130a中的鍺可以與Si鍵結。因此，應變層的臨界尺寸(CD)不會過大且具有更佳的應變層130a結構。此外，可以防止或減少不期望的Ceff。
如圖2D和圖2E所示，在形成凹槽126時所進行的離子轟擊可能使得基底100的表面粗糙或不平坦，而表面的粗糙度會 影響將要沉積在基底上的磊晶層的品質。在以上實施例中，由離子轟擊產生的基底100的表面的粗糙度或不平坦會因為所採用的遠端電漿使用較低的功率而緩解。因此，與凹槽126相比，凹槽128具有更平滑的表面。因此，隨後形成的應變層可以具有更佳的品質。
在本發明的實施例中，使用含氟氣體和氫氣進行選擇性接近推進製程和處理製程，其不僅可以拓寬凹槽並且可以移除碳殘留物。此外，所分解的氫氣可以被基底吸收，從而防止基底的表面的氧化或防止Si-F鍵結的形成(Si-F鍵結會影響隨後的磊晶製程中所形成的應變層的結構和品質)。藉由使用含氟氣體和氫氣，可以生成對隔離結構(例如，氧化矽)和第一間隙壁以及第二間隙壁(例如，氮化矽、SiCON、SiCN)具有較高的選擇比的HyFz*或HxFy*。因此，在以上實施例中，進行選擇性接近推進製程時，可以維持第一間隙壁和第二間隙壁的臨界尺寸，減少隔離結構的損失，從而可以防止和抑制Ceff的增加。
依據本發明的一些實施例，一種製造鰭式場效應電晶體(FinFET)的方法包括以下步驟。在具有半導體鰭的基底上方形成閘極堆疊結構。在閘極堆疊結構旁邊的半導體鰭中形成凹槽。進行預清洗製程，以移除凹槽的表面上的原生氧化物。在預清洗製程之後，使用含氟氣體和第一氫氣對凹槽進行選擇性接近推進製程。在凹槽中形成應變層。
依據本發明的一些實施例，在上述方法中，其中，所述 含氟氣體和所述第一氫氣中的一者做為經過噴頭而引入至所述基底的電漿源，而所述含氟氣體和所述第一氫氣中的另一者做為被直接引入至所述基底的協流氣體。
依據本發明的一些實施例，在上述方法中，其中，所述含氟氣體和所述第一氫氣中的一者做為經過噴頭而引入至所述基底的電漿源，而所述含氟氣體和所述第一氫氣中的另一者做為被直接引入至所述基底的協流氣體，並且藉由進一步使用第二氫氣進行所述選擇性接近推進製程，且所述第二氫氣和所述含氟氣體做為所述電漿源或所述協流氣體。
依據本發明的一些實施例，在上述方法中，其中，所述含氟氣體和所述第一氫氣做為電漿源。
依據本發明的一些實施例，在上述方法中，其中，在進行所述選擇性接近推進製程之後，所述方法更包括進行後清洗製程，以移除所述凹槽的表面上的原生氧化物。
依據本發明的一些實施例，在上述方法中，其中，所述含氟氣體包括NF3。
依據本發明的另一些實施例，一種用於製造鰭式場效應電晶體(FinFET)的方法包括以下步驟。在具有半導體鰭的基底上方形成閘極堆疊結構。在閘極堆疊結構的側壁形成間隙壁，其中，間隙壁含碳。在閘極堆疊結構旁邊的半導體鰭中形成凹槽。進行預清洗製程，以移除凹槽的表面上的原生氧化物。對凹槽進行非原位處理製程。此外，在選擇性接近推進製程中，蝕刻碳快 於蝕刻氧化物。在凹槽中形成應變層。
依據本發明的另一些實施例，在上述方法中，更包括使用含氟氣體和第一氫氣。
依據本發明的另一些實施例，在上述方法中，更包括使用含氟氣體和第一氫氣，其中，所述含氟氣體包括NF3。
依據本發明的另一些實施例，在上述方法中，更包括使用含氟氣體和第一氫氣，其中，所述含氟氣體和所述第一氫氣中的一者做為經過噴頭而引入至所述基底的電漿源，並且所述含氟氣體和所述第一氫氣中的另一者做為被直接引入至所述基底的協流氣體。
依據本發明的另一些實施例，在上述方法中，更包括使用含氟氣體和第一氫氣，其中，所述含氟氣體和所述第一氫氣中的一者做為經過噴頭而引入至所述基底的電漿源，並且所述含氟氣體和所述第一氫氣中的另一者做為被直接引入至所述基底的協流氣體，並且所述處理製程進一步使用第二氫氣來進行，所述第二氫氣與所述含氟氣體一起做為所述電漿源或所述協流氣體。
依據本發明的另一些實施例，在上述方法中，更包括使用含氟氣體和第一氫氣，其中，所述含氟氣體和所述第一氫氣做為電漿源。
依據本發明的另一些實施例，在上述方法中，更包括使用含氟氣體和第一氫氣，其中，在形成所述凹槽之前，所述方法更包括進行預清洗製程，以移除所述凹槽的表面上的原生氧化物。
依據本發明的另一些實施例，在上述方法中，更包括使用含氟氣體和第一氫氣，其中，所述含氟氣體包括NF3，所述方法更包括進行後清洗製程，以移除所述凹槽的表面上的原生氧化物。
依據本發明的又一些實施例，一種用於製造半導體元件的方法包括以下步驟。提供基底，所述基底在P型FinFET區域和N型FinFET區域分別地具有第一半導體鰭和第二半導體鰭。在第一半導體鰭和第二半導體鰭上分別形成第一閘極堆疊結構和第二閘極堆疊結構。在基底的P型FinFET區域和N型FinFET區域中形成間隙壁材料層。形成罩幕層，以覆蓋N型FinFET區域中的間隙壁材料層，並且暴露出P型FinFET區域中的間隙壁材料層。此外，間隙壁材料層和罩幕層中的至少一者的材料包括含碳材料。蝕刻P型FinFET區域中的間隙壁材料層，以在第一閘極堆疊結構的側壁形成間隙壁。在閘極堆疊結構旁邊的第一半導體鰭中形成凹槽。移除罩幕。使用含氟氣體和第一氫氣來進行選擇性接近推進製程和處理製程，以拓寬凹槽並移除凹槽上的碳殘留物。在凹槽中形成應變層。
依據本發明的又一些實施例，在上述方法中，其中，所述含氟氣體和所述第一氫氣中的一者做為經過噴頭而引入至所述基底的電漿源，而所述含氟氣體和所述第一氫氣中的另一者做為被直接引入至所述基底的協流氣體。
依據本發明的又一些實施例，在上述方法中，其中，所述含氟氣體和所述第一氫氣中的一者做為經過噴頭而引入至所述 基底的電漿源，而所述含氟氣體和所述第一氫氣中的另一者做為被直接引入至所述基底的協流氣體，所述選擇性接近推進製程和所述處理製程進一步將第二氫氣和所述含氟氣體一起做為所述電漿源或所述協流氣體。
依據本發明的又一些實施例，在上述方法中，其中，所述含氟氣體和所述第一氫氣做為電漿源。
依據本發明的又一些實施例，在上述方法中，其中，所述含氟氣體包括NF3。
依據本發明的又一些實施例，在上述方法中，其中，所述選擇性接近推進製程和所述處理製程同時進行。
以上概述了若干實施例的特徵，以使熟習此項技術者可更加地理解本發明的各個態樣。熟習此項技術者應瞭解，其可輕易地使用本發明作為設計或修改其他製程及結構的基礎來實施與本文中所介紹的實施例相同的目的及/或達成本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此類等效構造並不背離本發明的精神及範圍，且其可在不背離本發明的精神及範圍條件下在本文中作出各種改變、替代及變更。
Figure 105138509-A0305-02-0002-1
S12、S14、S16、S18、S20、S22、S24、S26、S28、S30、S32、S34、S36、S38、S40:步驟

Claims (10)

  1. 一種製造鰭式場效應電晶體(FinFET)的方法，包括：在具有半導體鰭的基底上方形成閘極堆疊結構；在所述閘極堆疊結構旁邊的所述半導體鰭中形成凹槽；進行預清洗製程，以移除所述凹槽的表面上的原生氧化物；在所述預清洗製程之後，使用含氟氣體和第一氫氣對所述凹槽進行選擇性接近推進製程；以及在所述凹槽中形成應變層。
  2. 如申請專利範圍第1項所述之製造鰭式場效應電晶體的方法，其中，所述含氟氣體和所述第一氫氣中的一者做為經過噴頭而引入至所述基底的電漿源，而所述含氟氣體和所述第一氫氣中的另一者做為被直接引入至所述基底的協流氣體。
  3. 如申請專利範圍第2項所述之製造鰭式場效應電晶體的方法，其中，進行所述選擇性接近推進製程更進一步使用第二氫氣，且所述第二氫氣和所述含氟氣體做為所述電漿源或所述協流氣體。
  4. 如申請專利範圍第1項所述之製造鰭式場效應電晶體的方法，其中，所述含氟氣體和所述第一氫氣做為電漿源。
  5. 一種製造鰭式場效應電晶體(FinFET)的方法，包括：在具有半導體鰭的基底上方形成閘極堆疊結構；在所述閘極堆疊結構的側壁形成間隙壁，其中，所述間隙壁含碳； 在所述閘極堆疊結構旁邊的所述半導體鰭中形成凹槽；進行預清洗製程，以移除所述凹槽的表面上的原生氧化物；對所述凹槽進行非原位處理製程，其中在選擇性接近推進製程中，蝕刻碳快於蝕刻氧化物；以及在所述凹槽中形成應變層。
  6. 如申請專利範圍第5項所述之製造鰭式場效應電晶體的方法，更包括使用含氟氣體和第一氫氣，其中，所述含氟氣體和所述第一氫氣中的一者做為經過噴頭而引入至所述基底的電漿源，並且所述含氟氣體和所述第一氫氣中的另一者做為被直接引入至所述基底的協流氣體。
  7. 如申請專利範圍第6項所述之製造鰭式場效應電晶體的方法，其中，所述非原位處理製程進一步使用第二氫氣來進行，所述第二氫氣與所述含氟氣體一起做為所述電漿源或所述協流氣體。
  8. 如申請專利範圍第5項所述之製造鰭式場效應電晶體的方法，更包括使用含氟氣體和第一氫氣做為電漿源。
  9. 一種製造半導體元件的方法，包括：提供基底，所述基底在P型FinFET區域和N型FinFET區域分別具有第一半導體鰭和第二半導體鰭；在所述第一半導體鰭和所述第二半導體鰭上分別形成第一閘極堆疊結構和第二閘極堆疊結構；在所述基底的所述P型FinFET區域和所述N型FinFET區域 中形成間隙壁材料層；形成罩幕層，以覆蓋所述N型FinFET區域中的所述間隙壁材料層，並且暴露出所述P型FinFET區域中的所述間隙壁材料層，其中所述間隙壁材料層和所述罩幕層中的至少一者的材料包括含碳材料；蝕刻所述P型FinFET區域中的所述間隙壁材料層，以在所述第一閘極堆疊結構的側壁形成間隙壁；在所述閘極堆疊結構旁邊的所述第一半導體鰭中形成凹槽；移除罩幕；使用含氟氣體和第一氫氣來進行選擇性接近推進製程和處理製程，以拓寬凹槽並移除凹槽上的碳殘留物；以及在凹槽中形成應變層。
  10. 如申請專利範圍第9項所述之製造半導體元件的方法，其中，所述選擇性接近推進製程和所述處理製程同時進行。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9685554B1 (en) * 2016-03-07 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and semiconductor device
US10269940B2 (en) 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10854459B2 (en) 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
DE102018106191B4 (de) * 2017-09-29 2023-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur selektiven bildung von gate-abstandshaltern eines finfets mittels eines fluorierungsprozesses
CN108336014A (zh) * 2018-04-12 2018-07-27 德淮半导体有限公司 在半导体材料层中形成沟槽隔离结构的方法
US10468258B1 (en) 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
US11355620B2 (en) * 2018-10-31 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US11462626B2 (en) 2019-10-29 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
WO2021150625A1 (en) * 2020-01-23 2021-07-29 Applied Materials, Inc. Method of cleaning a structure and method of depositiing a capping layer in a structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110266648A1 (en) * 2008-08-04 2011-11-03 Hynix Semiconductor Inc. Semiconductor device and method of fabricating the same
US20150064889A1 (en) * 2013-08-27 2015-03-05 Imec Vzw Method for Dopant Implantation of FinFET Structures
TW201601219A (zh) * 2014-06-30 2016-01-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161702A (ja) * 1993-10-29 1995-06-23 Applied Materials Inc 酸化物のプラズマエッチング方法
CN100440449C (zh) * 2002-06-27 2008-12-03 东京毅力科创株式会社 等离子体处理方法
KR20040048019A (ko) * 2002-12-02 2004-06-07 주성엔지니어링(주) 실리콘 에피텍셜층 형성방법
US7883632B2 (en) * 2006-03-22 2011-02-08 Tokyo Electron Limited Plasma processing method
CN103594370B (zh) * 2012-08-16 2016-07-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103794503A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法
CN103280407B (zh) * 2013-06-03 2016-08-10 上海华力微电子有限公司 ∑形凹槽的制作方法
JP6235981B2 (ja) * 2014-07-01 2017-11-22 東京エレクトロン株式会社 被処理体を処理する方法
US9450093B2 (en) * 2014-10-15 2016-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device structure and manufacturing method thereof
US9735256B2 (en) * 2014-10-17 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US9543323B2 (en) * 2015-01-13 2017-01-10 International Business Machines Corporation Strain release in PFET regions
CN105244353B (zh) * 2015-11-05 2018-05-25 中国科学院微电子研究所 包括带电荷穿通阻止层以降低穿通的cmos器件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110266648A1 (en) * 2008-08-04 2011-11-03 Hynix Semiconductor Inc. Semiconductor device and method of fabricating the same
US20150064889A1 (en) * 2013-08-27 2015-03-05 Imec Vzw Method for Dopant Implantation of FinFET Structures
TW201601219A (zh) * 2014-06-30 2016-01-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

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