CN109585373B - 具有可控气隙的finfet结构 - Google Patents

具有可控气隙的finfet结构 Download PDF

Info

Publication number
CN109585373B
CN109585373B CN201810239155.9A CN201810239155A CN109585373B CN 109585373 B CN109585373 B CN 109585373B CN 201810239155 A CN201810239155 A CN 201810239155A CN 109585373 B CN109585373 B CN 109585373B
Authority
CN
China
Prior art keywords
layer
forming
fin
dielectric material
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810239155.9A
Other languages
English (en)
Other versions
CN109585373A (zh
Inventor
蔡伩哲
谢旻谚
陈华丰
潘国华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109585373A publication Critical patent/CN109585373A/zh
Application granted granted Critical
Publication of CN109585373B publication Critical patent/CN109585373B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种方法，方法包括在半导体衬底中形成隔离部件；在半导体衬底上形成第一鳍和第二鳍，其中，第一鳍和第二鳍由所述隔离部件横向分离；并且形成接合在第一鳍和第二鳍上的伸长的接触部件。伸长的接触部件进一步嵌入到隔离部件中，封闭垂直地位于接触部件和隔离部件之间的气隙。本发明的实施例还涉及具有可控气隙的FinFET结构。

Description

具有可控气隙的FINFET结构
技术领域
本发明的实施例涉及具有可控气隙的FinFET结构。
背景技术
在半导体技术中，通过包括光刻工艺、离子注入、蚀刻和沉积的各种工艺在衬底上形成各种集成电路部件(诸如掺杂区和栅极堆叠件)。互连结构(包括诸如接触部件、通孔部件和金属线的各种导电部件)形成并且配置为将集成电路部件连接成功能电路。例如，可以利用镶嵌工艺来形成多层铜互连件。然而，现有的方法会引起诸如寄生电容和桥接(泄漏)的各种问题，这会不利地影响电路性能(诸如引入额外的时间延迟或导致电路故障)。特别地，当半导体技术向具有较小部件尺寸(诸如，20nm、16nm或更小)的先进技术节点发展时，寄生电容问题进一步恶化，这进一步导致电路性能和可靠性的降低。
因此，本发明提供了一种互连结构和制造该互连结构的方法以解决上述问题。
发明内容
本发明的实施例提供了一种制造集成电路的方法，包括：在半导体衬底中形成隔离部件；在所述半导体衬底上形成第一鳍和第二鳍，其中，通过所述隔离部件分离所述第一鳍和所述第二鳍；以及形成接合在所述第一鳍和所述第二鳍上的伸长的接触部件，其中，所述伸长的接触部件还嵌入到所述隔离部件中，封闭垂直地位于所述伸长的接触部件和所述隔离部件之间的气隙。
本发明的另一实施例提供了一种制造集成电路的方法，包括：在半导体衬底中形成隔离部件；在所述半导体衬底上形成第一鳍和第二鳍，其中，通过所述隔离部件分离所述第一鳍和所述第二鳍；在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；对所述介电材料层实施蚀刻工艺，由此在所述介电材料层中形成接触沟槽，其中，所述蚀刻工艺进一步凹进所述隔离部件；以及在所述接触沟槽中形成接触部件，所述接触部件接合在所述第一鳍和第二鳍上，其中，所述接触部件进一步嵌入到所述隔离部件中，其中，在所述接触部件和所述隔离部件之间垂直地封闭气隙。
本发明的又一实施例提供了一种集成电路(IC)结构，包括：衬底；第一鳍和第二鳍，形成在所述衬底上并且通过隔离部件彼此横向分离；以及接触部件，接合在所述第一鳍和所述第二鳍上并且嵌入到所述隔离部件中，限定垂直地位于所述隔离部件和所述接触部件之间的气隙，其中，所述接触部件还包括钴。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的形成集成电路(IC)结构的方法的一个实施例的流程图。
图2A、图3A、图4A、图5A、图6A和图7A示出根据一些实施例构造的通过图1的方法制造的示例性集成电路结构在各个制造阶段期间的顶视图。
图2B、图3B、图4B、图5B、图6B和图7B示出根据一些实施例构造的在各个制造阶段期间沿着虚线AA'的示例性集成电路结构的截面图。
图2C、图3C、图4C、图5C、图6C和图7C示出根据一些实施例构造的各个制造阶段期间沿着虚线BB'的示例性集成电路结构的截面图。
图4D、图6D和图7D示出根据其他实施例构造的在各个制造阶段期间沿着虚线AA'的示例性集成电路结构的截面图。
图4E、图6E和图7E示出根据其他实施例构造的在各个制造阶段期间沿着虚线BB'的示例性集成电路结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
本发明涉及但不以其他方式限制于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体FinFET(或pFET)器件和N型金属氧化物半导体FinFET(或nFET)器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续以FinFET实例来说明本发明的各个实施例。然而，应当理解，除了权利要求中特别声明的，本申请不应限制于特定类型的器件。
图1是根据一些实施例的形成集成电路的方法100的流程图。图2A、图3A、图4A、图5A、图6A和图7A示出根据一些实施例构造的在各个制造阶段期间的示例性集成电路(IC)结构(或半导体结构)200的顶视图。图2B、图3B、图4B、图5B、图6B和图7B示出根据一些实施例构造的在各个制造阶段期间沿着虚线AA'的半导体结构200的截面图。图2C、图3C、图4C、图5C、图6C和图7C示出根据一些实施例构造的在各个制造阶段期间沿着虚线BB'的半导体结构200的截面图。图4D、图6D和图7D示出根据一些其他实施例构造的在各个制造阶段期间沿着虚线AA'的半导体结构200的截面图。图4E、图6E和图7E示出根据一些其他实施例构造的在各个制造阶段期间沿着虚线BB'的半导体结构200的截面图。参考图1至图7E，在下面共同描述方法100和示例性半导体结构200。
如图2A、图2B和图2C所示，通过提供或接收衬底210在框102处开始该方法。图2A是半导体结构200的顶视图；图2B是沿着虚线AA'的半导体结构200的截面图；以及图2C是沿着虚线BB'的半导体结构200的截面图。在一些实施例中，衬底210包括硅。可选地，根据一些实施例，衬底210可以包括诸如锗的其他元素半导体。在一些实施例中，衬底210额外地或可选地包括诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体。在一些实施例中，衬底210包括诸如硅锗、碳化硅锗、磷砷化镓和磷化铟镓的合金半导体。
衬底210在组分上可以是均匀的，或者可以包括各个层。这些层可以具有类似或不同的组分，并且在各个实施例中，一些衬底层具有不均匀的组分以诱导器件应变并由此调整器件性能。衬底210可以包括诸如位于块状半导体晶圆上方的外延半导体层的形成在顶面上的外延层。在各个实施例中，衬底210包括一种或多种外延生长的半导体材料。例如，在硅晶圆上外延生长硅层。在另一实例中，在硅晶圆上外延生长硅锗层。在又一实例中，在硅晶圆上交替地外延生长硅和硅锗。在一些实施例中，用于外延生长的合适的沉积工艺包括原子层沉积(ALD)、化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理汽相沉积(PVD)和/或其他合适的沉积工艺。可以使用这些技术中的任何一种来生长具有包括渐变组分的任何组分的半导体层。
分层衬底的实例包括绝缘体上硅(SOI)衬底210。例如，衬底可以包括通过诸如注氧隔离(SIMOX)工艺形成的埋氧(BOX)层。在一些这样的实例中，衬底210可以包括诸如氧化硅、氮化硅、氮氧化硅或其他合适的绝缘材料的嵌入的绝缘层。
仍然参考图1和图2A-图2C，方法100包括在衬底210中形成一个或多个隔离部件215的操作104。在本实施例中，隔离部件215是浅沟槽隔离(STI)部件。通过包括沉积、光刻和/或蚀刻工艺的任何合适的过程形成STI部件215。在一个实施例中，通过包括形成第一硬掩模层，通过第一硬掩模层的开口对衬底210施加蚀刻工艺以在衬底210中形成沟槽，用一种或多种介电材料填充沟槽，并且实施化学机械抛光(CMP)工艺以去除多余的介电材料并平坦化顶面，从而形成STI部件215并限定有源区218的过程来形成STI部件215。以隔离各个有源区218的方式在衬底210上形成隔离部件215。隔离部件215包括氧化硅、氮化硅、氮氧化硅、低k介电材料、其他合适的介电材料或它们的组合。
在各个实例中，通过沉积材料层(诸如氮化硅)，通过光刻工艺形成图案化的光刻胶(抗蚀剂)层，并且通过图案化的光刻胶层的开口蚀刻材料层以形成图案化的硬掩模层来形成硬掩模层。CMP工艺也可以额外地去除硬掩模层。或者，可以在CMP工艺之后通过诸如湿蚀刻的蚀刻工艺来去除硬掩模层。示例性光刻工艺可以包括形成光刻胶层，通过光刻曝光工艺曝光抗蚀剂，实施曝光后烘焙工艺，以及显影光刻胶层以形成图案化的光刻胶层。可以可选地通过诸如电子束写入、离子束写入、无掩模图案化或分子印刷的其他技术替换光刻工艺。在另一实施例中，图案化的光刻胶层直接使用图案化的掩模层作为蚀刻工艺的蚀刻掩模，以在衬底210中形成沟槽。在又一实施例中，图案化的硬掩模层包括氧化硅、氮化硅、氧氮化硅或任何其他合适的介电材料。图案化的硬掩模层可以包括单个材料层或多个材料层。可以通过热氧化、CVD、ALD或任何其他适当的方法形成硬掩模层。
参考图1和图3A-图3C，方法100包括通过形成鳍结构以具有位于衬底210上的一个或多个鳍有源区(或仅鳍)220的操作106。图3A是半导体结构200的顶视图；图3B是沿着虚线AA'的半导体结构200的截面图；并且图3C是沿着虚线BB'的半导体结构200的截面图。鳍220在STI部件215之上延伸，从而使得在鳍220的多个表面上形成诸如场效应晶体管(FET)的各个器件以实现高耦合效率和器件性能。如图3B和图3C所示，STI部件215包括顶面222，并且鳍220包括顶面224，该顶面224在垂直方向上比顶面222高尺寸H鳍。
在一些实施例中，通过使用合适的蚀刻工艺凹进STI部件215来形成鳍220。通过利用蚀刻剂选择性地蚀刻来凹进STI部件215，其中，蚀刻剂设计为选择性地去除STI部件215的材料。可以使用包括干蚀刻、湿蚀刻、RIE和/或其他蚀刻方法的任何合适的蚀刻技术来凹进STI部件215。在示例性实施例中，利用诸如含氟或含氯气体的适当的蚀刻气体，使用各向异性干蚀刻来选择性地蚀刻STI部件215，而不蚀刻鳍220的半导体材料。由用于凹进STI部件215的蚀刻工艺的蚀刻深度来确定鳍220的高度H鳍。
可选地或额外地，可以使用选择性外延生长以在有源区上选择性地生长一种或多种半导体材料，从而使得有源区在STI部件215之上垂直地突出，从而形成鳍220。通过选择性外延生长，在有源区上以晶态生长硅(Si)部件、硅锗(SiGe)部件、碳化硅(SiC)部件和/或其他合适的半导体部件。合适的外延生长工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的外延生长技术。
参考图1和图4A-图4E，方法100包括在鳍220上形成栅极堆叠件225的操作108。图4A是半导体结构200的顶视图；并且图4B和图4C是根据一些实施例的分别沿着虚线AA'和BB'的半导体结构200的截面图。图4D和图4E是根据一些可选实施例的分别沿着虚线AA和BB'的半导体结构200的截面图。在鳍220的多个表面上形成栅极堆叠件225，以在栅极堆叠件和相应的沟道区228(鳍的位于相应的栅极堆叠件下方的部分)之间实现高电容耦合，以提高器件性能(诸如降低的阈值电压)。
在本实施例中，在稍后的制造阶段处，通过金属栅极堆叠件替换栅极堆叠件225，因此还称为伪栅极堆叠件。在鳍220的沟道区上方形成伪栅极堆叠件225。在一些实例中，伪栅极堆叠件225的形成包括沉积包括多晶硅或其他合适的材料的伪栅极层；以及图案化伪栅极层以形成伪栅极堆叠件。栅极硬掩模层可以形成在伪栅极材料层上并且用作用于图案化伪栅极层的蚀刻掩模。栅极硬掩模层可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅，其他合适的材料或它们的组合的任何合适的材料。在一个实施例中，栅极硬掩模包括诸如氧化硅和氮化硅的双掩模膜。在一些实例中，图案化工艺包括通过光刻工艺形成图案化的抗蚀剂层；使用图案化的抗蚀剂层作为蚀刻掩模来蚀刻硬掩模层；以及使用图案化的硬掩模层作为蚀刻掩模来蚀刻伪栅极层以形成伪栅极堆叠件。
在一些实施例中，在伪栅极堆叠件225的侧壁上形成一个或多个栅极侧壁部件(栅极间隔件)。栅极侧壁部件可用于将后续形成的源极/漏极部件与栅极堆叠件隔离；或者可以用来偏移源极/漏极部件。栅极侧壁部件可包括诸如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的介电材料和/或它们的组合的任何合适的介电材料。在一些实施例中，栅极侧壁部件可以包括诸如第一氧化硅层和第二氮化硅层的多个层。在一个实例中，通过沉积和各向异性蚀刻(诸如干蚀刻)形成栅极侧壁部件。在另一实例中，通过ALD形成栅极侧壁部件的第一层，并且通过沉积和各向异性蚀刻形成栅极侧壁部件的第二层。
仍然参考图1和图4A-图4E，方法100包括在鳍220上形成源极和漏极(S/D)部件230的操作110。在本实施例中，S/D部件230是在源极/漏极区内外延生长的半导体部件，其中，S/D部件230限定在鳍上并且通过沟道区228插接。可以通过选择性外延生长(SEG)形成外延源极/漏极部件230，从而用于具有增强的载流子迁移率的应变效应和器件性能。栅极堆叠件225(包括栅极间隔件)限制SEG工艺，从而使得源极/漏极部件230在源极/漏极区内自对准。在许多实施例中，通过一个或多个选择性外延生长(外延工艺)来形成源极/漏极部件230，由此在源极/漏极区内的鳍结构上以晶态生长硅(Si)部件、硅锗(SiGe)部件、碳化硅(SiC)部件和/或其他合适的半导体部件。在可选实施例中，在外延生长之前，首先对源极/漏极区内的鳍220的凹进部分施加蚀刻工艺。蚀刻工艺还可以去除设置在源极/漏极区上的任何介电材料(诸如在形成栅极侧壁部件期间形成的那些介电材料)。合适的外延工艺包括CVD沉积技术、分子束外延和/或其他合适的工艺。
可以在外延工艺期间通过引入掺杂物质而原位掺杂源极/漏极部件230，其中，该掺杂物质包括：诸如硼或BF2的p型掺杂剂和诸如磷或砷的n型掺杂剂。如果未原位掺杂源极/漏极部件230，则实施注入工艺(即，结注入工艺)以将相应的掺杂剂引入到源极/漏极部件230中。在示例性实施例中，nFET中的源极/漏极部件230包括掺杂有磷的硅(SiP)或掺杂有磷的碳化硅(SiCP)，而pFET中的那些包括掺杂有硼的硅锗(SiGeB)、SiGeSnB(锡可用于调整晶格常数)和/或GeSnB。源极/漏极部件230可以包括多于一个的半导体材料层。例如，在源极/漏极区内的衬底上外延生长硅锗层，并且在硅锗层上外延生长硅层。之后可实施一个或多个退火工艺以激活源极/漏极部件230。合适的退火工艺包括快速热退火(RTA)、激光退火工艺、其他合适的退火工艺或它们的组合。
如图4D所示，在一些其他实施例中，源极/漏极部件230可以外延生长至升高的水平面，从而使得源极/漏极部件230的顶面232垂直地高于鳍部220的顶面。那些源极/漏极部件230称为升高的源极/漏极部件。
如图4C所示，在一些实施例中，将在不同的鳍220上外延生长的源极/漏极部件230彼此分离。可选地，如图4E所示，横向外延生长可能导致位于相邻的鳍220上的外延生长的源极/漏极部件230合并在一起以形成共享的源极/漏极部件230。
参考图1和图5A-图5C，方法100包括操作112，其中在衬底上形成层间介电材料(ILD)235以覆盖源极/漏极区中的源极/漏极部件230。图5A是半导体结构200的顶视图；图5B是沿着虚线AA'的半导体结构200的截面图；并且图5C是在一些实施例中的沿着虚线BB'的半导体结构200的截面图。在图5A中的半导体结构200的顶视图中，ILD层235绘制为透明的，从而使得可以示出其他部件(诸如鳍220)。ILD 235用作支撑和隔离导电迹线的绝缘体。ILD 235可以包括诸如氧化硅、低k介电材料、多孔介电材料、其他合适的介电材料或它们的组合的任何合适的介电材料。在可选实施例中，在形成ILD 235之前，可以在衬底上沉积蚀刻停止层，以在蚀刻期间提供蚀刻停止，从而在稍后的制造阶段期间在ILD中形成接触件。蚀刻停止层包括与ILD 235不同的材料以提供蚀刻选择性。例如，蚀刻停止层可以包括通过CVD或ALD沉积的氮化硅。在一些实施例中，形成ILD 235包括沉积和CMP以提供平坦化的顶面。可以在CMP工艺、额外的蚀刻操作或它们的组合期间去除用于图案化栅极堆叠件225的硬掩模。
参考图1和图6A-图6C，方法100包括形成金属栅极堆叠件240来替换伪栅极堆叠件225的操作114。图6A是半导体结构200的顶视图；图6B是沿着虚线AA'的半导体结构200的截面图；并且图6C是在一些实施例中的沿着虚线BB'的半导体结构200的截面图。金属栅极堆叠件240、源极/漏极部件230和沟道区228配置为形成诸如nFinFET和pFinFET的各种FinFET。
在操作114中，通过合适的选择性蚀刻(诸如湿蚀刻)去除伪栅极堆叠件225，从而形成栅极沟槽。如果存在更多的材料，则蚀刻工艺可以包括多个蚀刻步骤以去除伪栅极堆叠件。在去除伪栅极堆叠件225之后，将金属栅极材料沉积在栅极沟槽中，并且施加CMP工艺以去除多余的栅极材料并且平坦化顶面。
金属栅极堆叠件240的栅极材料包括栅极介电层和栅电极。在一些实施例中，栅极介电层包括高k介电材料，并且栅电极包括金属或金属合金。在包裹在鳍220的沟道区228周围的半导体结构200上形成金属栅极堆叠件240。在一些实例中，栅极电介电层和栅电极均可以包括多个子层。高k介电层可以包括诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)的金属氧化物、金属氮化物或其他合适的介电材料。
通过合适的技术来沉积高k介电层，诸如ALD、CVD、金属有机CVD(MOCVD)、PVD、热氧化和/或其他合适的技术。栅极介电层可以额外地包括设置在鳍的顶面与高k介电层之间的界面层。界面层可以包括通过诸如ALD、CVD、臭氧氧化等合适的方法沉积的氧化硅、氮化硅、氮氧化硅和/或其他合适的材料。
然后通过诸如ALD、PVD、CVD、镀、其他合适的工艺或它们的组合的合适的技术将栅电极材料填充到栅极沟槽中。栅电极可以包括诸如金属层、衬垫层、润湿层和/或粘合层的单层或多层。栅电极可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任何合适的材料。在一些实施例中，不同的金属材料用于具有相应的功函数的nFET和pFET器件(诸如用于nFET的具有4.2eV或更小的功函数，用于pFET的具有5.2eV或更大的功函数)。在一些实施例，n型WF金属包括钽(Ta)。在其他实施例中，n型WF金属包括钛铝(TiAl)、氮化钛铝(TiAlN)或它们的组合。在其他实施例中，n金属包括Ta、TiAl、TiAlN、氮化钨(WN)或它们的组合。n型WF金属可以包括如堆叠件的各个金属基薄膜，以用于优化的器件性能和工艺兼容性。在一些实施例中，p型WF金属包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，p型WF金属包括TiN、TaN、氮化钨(WN)、钛铝(TiAl)或它们的组合。p型WF金属可以包括如堆叠件的各个金属薄膜，以用于优化的器件性能和工艺兼容性。通过诸如PVD的合适的技术沉积功函数金属。在其他实例中，在填充金属之前，可以沉积用于衬里栅极沟槽的阻挡层。阻挡层可以包括通过诸如PVD的合适的技术沉积的钛、氮化钛、钽、氮化钽或它们的组合。在一些实例中，栅极介电层包括界面层和高k介电层。栅电极包括覆盖层，用于调整功函数的金属层以及诸如铝、铜或钨的填充金属。
参考图1、图6A-图6E和7A-图7E，方法100包括形成接触部件260的操作116。图7A是半导体结构200的顶视图；并且图7B和图7C分别是根据一些实施例的沿着虚线AA'和BB'的半导体结构200的截面图。图6D和图6E是根据一些可选实施例的分别沿着虚线AA'和BB'的图6A的半导体结构200的截面图。图7D和图7E是根据一些可选实施例的分别沿着虚线AA'和BB'的图7A的半导体结构200的截面图。
在本实施例中，操作116还包括多个子操作：形成第二ILD层245的操作118；在ILD层(235和245)上形成图案化的掩模层以限定用于接触部件260的区域的操作120；蚀刻ILD层以形成接触沟槽250的操作122；在接触沟槽中形成粘合层的操作124；用导电材料填充接触沟槽以形成金属插塞的操作126；在升高的温度下对导电材料实施热回流工艺的操作128；以及实施CMP工艺以去除多余的导电材料并平坦化半导体结构200的顶面的操作130。在下面进一步详细描述这些操作。
在形成第二ILD层245的操作118中，在半导体结构200上沉积介电材料层。介电材料类似于用于第一ILD层235的介电材料。例如，ILD 245可以包括诸如氧化硅、低k介电材料、多孔介电材料、其他合适的介电材料或它们的组合的任何合适的介电材料。作为实例，低k材料可以包括氟化硅玻璃(FSG)、碳掺杂的氧化硅、Black
Figure BDA0001604809440000101
(加利福尼亚州的圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺、多孔聚合物和/或其他合适的材料。在一些实施例中，形成ILD 245包括沉积和CMP以提供平坦化的顶面。介电材料层的沉积可利用CVD、旋涂或其他合适的沉积技术。
在操作120中，在第二介电ILD层245上形成图案化的掩模层以限定用于接触部件260的区域。在掩模层是抗蚀剂层的一些实施例中，图案化的掩模层通过包括旋涂、曝光和显影的光刻工艺形成。在一些可选实施例中，掩模层包括诸如氮化硅、氧化硅或氮氧化硅的硬掩模材料。形成图案化的硬掩模层包括沉积和图案化。首先沉积掩模材料层，并且然后通过光刻工艺和蚀刻将其图案化。图案化工艺还可以包括使用光刻工艺在硬掩模上形成图案化的抗蚀剂层；并且使用图案化的抗蚀剂层作为蚀刻掩模，通过图案化的抗蚀剂层的开口来蚀刻硬掩模。在形成图案化的硬掩模之后，可以通过等离子体灰化或湿剥离去除图案化的光刻胶层。
在操作122中，施加蚀刻工艺以使用图案化的掩模层作为蚀刻掩模来选择性地蚀刻ILD层235和245，从而形成接触沟槽250以暴露相应的源极/漏极部件230。蚀刻工艺可以包括一个或多个蚀刻步骤，并且可以包括具有适当的蚀刻剂的诸如湿蚀刻、干蚀刻或它们的组合的任何合适的蚀刻技术。例如，蚀刻工艺包括干蚀刻以蚀刻穿过ILD层235和245。在一些实施例中，蚀刻ILD层的蚀刻工艺包括使用诸如C4F6、O2和CH2F2的含氟蚀刻剂的等离子体蚀刻工艺，并且还可以包括诸如氩气的载体气体。
接触沟槽250对准并且因此暴露相应的源极/漏极部件230。特别地，接触沟槽250(例如，图6A的虚线圆圈252中的接触沟槽250)可以具有诸如矩形形状的伸长的形状，以从一个鳍上的一个源极/漏极部件延伸至位于相邻的鳍上的另一源极/漏极部件。在这种情况下，伸长的接触沟槽250与源极/漏极区230垂直对准，并且还在隔离部件215的位于两个源极/漏极部件之间的部分上方延伸。蚀刻工艺形成接触沟槽，不仅暴露源极/漏极部件而且暴露隔离部件的位于源极/漏极部件之间的部分。以下描述集中于虚线圆圈252中的伸长的接触沟槽250。蚀刻工设计成选择性地蚀刻ILD层235和245的材料，同时最小化对源极/漏极部件230的损害。由于ILD层235和245具有类似或相同的组分。蚀刻工艺将蚀刻穿过ILD层235和245，直到其到达源极/漏极部件230。在其他实施例中，当存在蚀刻停止层时，蚀刻工艺还包括蚀刻(诸如湿蚀刻以选择性地蚀刻蚀刻停止层)以打开蚀刻停止层，从而使得在接触沟槽250内暴露相应的源极/漏极部件230。如图6B和图6C所示，由于隔离部件215上的ILD层235厚得多并且到达隔离部件215的下面，隔离部件215的顶面222低于鳍220的顶面224，所以继续蚀刻工艺以蚀刻ILD层235的位于隔离部件215上方的下部，由此形成沟槽尖端255。沟槽尖端255具有较小的宽度并且以深度D垂直地位于鳍220的顶面224的下面。
在图6D和图6E所示的可选实施例中，由于ILD层和隔离部件215在组分上的类似性以及较小的蚀刻选择性，可以控制蚀刻工艺以继续蚀刻隔离部件215，产生穿透至隔离部件215的沟槽尖端255，如图6D和图6E所示。通过隔离部件215以深度D至少部分地围绕沟槽尖端255。通过设计ILD层(235和245)和隔离部件215的组分、蚀刻剂和其他蚀刻参数(诸如等离子体RF功率和压力)，可以将深度D控制在适当的范围内。例如，将蚀刻工艺控制为较低的定向性，因此在接触沟槽的尖端部分中具有较少的粘合层。在一些实例中，蚀刻工艺具有在10mT和50mT之间的范围内的压力；并且具有在100W至1000W之间的范围内的RF功率。在另一实例中，蚀刻工艺设计为在ILD层(235和245)与隔离部件215之间具有较少的蚀刻选择性；沟槽尖端255可以以增加的深度D更深地进入到隔离部件215中，因此通过后续的操作导致气隙增加。
在操作124中，在接触沟槽250的侧壁中形成粘合层270。粘合层270沉积在接触沟槽的表面上，从而用于衬里沟槽，以改善接触部件的形成，从而增强润湿性，增加粘附力并防止扩散。在各个实施例中，粘合层270包括钛、氮化钛、其他合适的粘合材料或它们的组合。例如，粘合层270可以包括诸如氮化钛和钛的两种膜。在本实例中，粘合层270包括氮化钛。粘合层270沉积的厚度足以提供预期的功能(诸如润湿性、粘附力和/或防止扩散)，而不会太厚，以不占据接触沟槽的太多空间。在一些实例中，粘合层270具有在1nm至10nm之间的范围内的厚度。粘合层270的形成可以包括ALD或CVD。在一些实施例中，粘合层270的沉积包括具有前体四-二甲基氨基钛(TDMAT)和N2/H2的ALD方法。在一些实施例中，粘合层270的沉积包括具有前体四氯化钛和氨(NH3)的ALD方法。可以调整粘合层270的形成以控制粘合层270并且最终控制气隙形成和气隙的体积。在一些实施例中，粘合层270的形成包括对粘合层的氮化工艺以增强粘合层和金属插塞之间的粘附力。粘合层270的沉积可以包括在升高的温度(诸如在200℃和500℃之间的沉积温度)处的沉积。在一些实例中，氮化工艺引入氮气来处理粘合层270。气隙的控制和调整包括诸如减少氮化持续时间和/或降低氮气压力的降低氮化工艺。在一些其他实例中，气隙的控制和调整包括减小粘合层的厚度和/或其他处理参数(诸如沉积温度和沉积压力)。在可选实施例中，可以通过物理汽相沉积(PVD)(诸如通过在氮气环境下使用钛靶进行溅射沉积)来沉积粘合层270。
在操作126中，沉积诸如金属或金属合金的导电材料以填充接触沟槽250，产生金属插塞作为接触部件260。在本实施例中，金属插塞是钴插塞。可选地，金属插塞可以包括钴、钨、铜、其他合适的金属、金属合金或它们的组合。在一个实施例中，为了更好地填充效果，接触部件260的形成包括通过具有多个循环的PVD和CVD交替地沉积钴，直到填充接触沟槽250。在进一步的实施例中，钴插塞的沉积包括在高温下通过PVD和CVD交替地沉积钴。对于在伸长的接触沟槽250中形成的接触部件260(诸如图7A中的虚线圆圈275中的一个)，接触部件260延伸至沟槽尖端255(称为接触尖端262)。如图7B和图7C所示，接触尖端262垂直地位于源极/漏极部件230下面。在一些实施例中，如图7D和图7E所示，接触尖端262进一步穿透到相应的隔离部件215中。
在操作128中，在沉积以形成金属插塞之后，对金属插塞施加热回流工艺以提供回流并提高填充效果。在本实施例中，热回流工艺包括具有在300℃和500℃之间的范围内的回流温度的热退火。在进一步的实施例中，热回流工艺包括引入氢气以在氢气环境下实施热回流。为了控制和调整气隙的形成，回流温度减少至400℃以下，诸如300℃和380℃。
在热回流工艺之后，将半导体结构200冷却至诸如室温的环境温度。在冷却期间和之后，形成气隙265。利用延伸到隔离部件215中的接触部件260(诸如图7A中所示的虚线圆圈275中的接触部件260)形成气隙265。气隙265位于接触部件260下方，特别地，位于接触尖端262下方。介电材料层围绕气隙265并且接触尖端262覆盖气隙265。在一些实施例中，如图7B和图7C所示，在ILD层235中形成气隙265。在一些实施例中，如图7D和图7E所示，气隙265形成在隔离部件215中并且被隔离部件215围绕。
在热回流工艺之后的冷却阶段期间，沉积的钴收缩，在沟槽尖端255中产生气隙265。诸如操作122、124、126和128的各种因素影响气隙265的形成和体积。这些因素包括但不限于形成接触沟槽的蚀刻工艺(包括蚀刻选择性和蚀刻方向性)，粘合层的形成(包括粘合层的沉积、氮化工艺和导电材料的沉积以形成金属插塞)；和热回流工艺(包括回流温度)。如上文在各个操作中所述，适当地控制和调整上述操作可以有效地增强气隙的形成并增加气隙的体积。通过形成具有足够的尺寸(或体积)的气隙265，有效地减小寄生电容并且增强电路性能。
在操作130中，施加CMP工艺去除沉积在ILD层245上的多余的导电材料并平坦化半导体结构200的顶面。
方法100可以包括在上述操作之前、期间或之后的额外的操作。例如，可以通过适当的方法(例如镶嵌工艺)在互连结构中形成诸如金属线和通孔部件的其他导电部件，以将各个器件(包括FET)连接成功能电路。
本发明提供了一种IC结构及其制造方法。特别地，半导体结构包括具有可控气隙的FinFET。介电材料层围绕气隙，并且接触尖端覆盖气隙。在一些实施例中，气隙延伸到隔离部件中并且被相应的STI部件围绕。该方法包括蚀刻以形成接触沟槽；粘合层的沉积、氮化工艺；导电材料的沉积以形成金属插塞；以及热回流工艺。该方法还包括调整并控制上述工艺以增强气隙的形成。这些调整和控制包括，但不限于，回流温度减小至400℃以下；降低氮化工艺；并且粘合层的沉积具有较低的定向性。在所公开的方法和半导体结构的一些实施例中可能存在各种优势。例如，通过形成具有足够尺寸的气隙，有效地降低寄生电容并且增强电路性能。
因此，根据一些实施例，本发明提供了一种制造集成电路的方法。该方法包括在半导体衬底中形成隔离部件；在半导体衬底上形成第一鳍和第二鳍，其中，第一鳍和第二鳍由所述隔离部件横向分离；并且形成接合在第一鳍和第二鳍上的伸长的接触部件。伸长的接触部件进一步嵌入到隔离部件中，在伸长的接触部件和隔离部件之间垂直地封闭气隙。
在上述方法中，其中，形成所述隔离部件包括：图案化所述半导体衬底以形成沟槽；在所述沟槽中填充介电材料；以及对所述介电材料实施化学机械抛光工艺。
在上述方法中，其中，形成所述隔离部件包括：图案化所述半导体衬底以形成沟槽；在所述沟槽中填充介电材料；以及对所述介电材料实施化学机械抛光工艺，其中，形成所述第一鳍和所述第二鳍包括在所述半导体衬底的第二半导体材料上选择性外延生长第一半导体材料。
在上述方法中，其中，形成所述隔离部件包括：图案化所述半导体衬底以形成沟槽；在所述沟槽中填充介电材料；以及对所述介电材料实施化学机械抛光工艺，其中，形成所述第一鳍和所述第二鳍包括在所述半导体衬底的第二半导体材料上选择性外延生长第一半导体材料，其中，所述第一半导体材料是硅锗并且所述第二半导体材料是硅。
在上述方法中，其中，形成所述伸长的接触部件包括：在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；图案化所述介电材料层以形成接触沟槽，其中，在所述接触沟槽内暴露所述第一鳍和所述第二鳍，其中，凹进所述隔离部件的位于所述接触沟槽内的部分；在所述接触沟槽的侧壁上形成粘合层；以及在所述接触沟槽中形成金属插塞，其中，由所述粘合层围绕所述金属插塞。
在上述方法中，其中，形成所述伸长的接触部件包括：在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；图案化所述介电材料层以形成接触沟槽，其中，在所述接触沟槽内暴露所述第一鳍和所述第二鳍，其中，凹进所述隔离部件的位于所述接触沟槽内的部分；在所述接触沟槽的侧壁上形成粘合层；以及在所述接触沟槽中形成金属插塞，其中，由所述粘合层围绕所述金属插塞，其中，图案化所述介电材料层包括对所述介电材料层实施蚀刻工艺；形成所述粘合层包括沉积所述粘合层并且对所述粘合层实施氮化工艺；以及形成所述金属插塞包括沉积金属层并且在氢气环境中对所述金属插塞实施热回流工艺。
在上述方法中，其中，形成所述伸长的接触部件包括：在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；图案化所述介电材料层以形成接触沟槽，其中，在所述接触沟槽内暴露所述第一鳍和所述第二鳍，其中，凹进所述隔离部件的位于所述接触沟槽内的部分；在所述接触沟槽的侧壁上形成粘合层；以及在所述接触沟槽中形成金属插塞，其中，由所述粘合层围绕所述金属插塞，其中，图案化所述介电材料层包括对所述介电材料层实施蚀刻工艺；形成所述粘合层包括沉积所述粘合层并且对所述粘合层实施氮化工艺；以及形成所述金属插塞包括沉积金属层并且在氢气环境中对所述金属插塞实施热回流工艺，其中，沉积所述粘合层包括沉积氮化钛；以及沉积所述金属层包括沉积钴。
在上述方法中，其中，形成所述伸长的接触部件包括：在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；图案化所述介电材料层以形成接触沟槽，其中，在所述接触沟槽内暴露所述第一鳍和所述第二鳍，其中，凹进所述隔离部件的位于所述接触沟槽内的部分；在所述接触沟槽的侧壁上形成粘合层；以及在所述接触沟槽中形成金属插塞，其中，由所述粘合层围绕所述金属插塞，其中，图案化所述介电材料层包括对所述介电材料层实施蚀刻工艺；形成所述粘合层包括沉积所述粘合层并且对所述粘合层实施氮化工艺；以及形成所述金属插塞包括沉积金属层并且在氢气环境中对所述金属插塞实施热回流工艺，其中，沉积所述粘合层包括沉积氮化钛；以及沉积所述金属层包括沉积钴，其中，沉积所述粘合层包括在300℃至400℃之间的范围内的沉积温度下沉积氮化钛。
在上述方法中，其中，形成所述伸长的接触部件包括：在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；图案化所述介电材料层以形成接触沟槽，其中，在所述接触沟槽内暴露所述第一鳍和所述第二鳍，其中，凹进所述隔离部件的位于所述接触沟槽内的部分；在所述接触沟槽的侧壁上形成粘合层；以及在所述接触沟槽中形成金属插塞，其中，由所述粘合层围绕所述金属插塞，其中，图案化所述介电材料层包括对所述介电材料层实施蚀刻工艺；形成所述粘合层包括沉积所述粘合层并且对所述粘合层实施氮化工艺；以及形成所述金属插塞包括沉积金属层并且在氢气环境中对所述金属插塞实施热回流工艺，其中，沉积所述粘合层包括沉积氮化钛；以及沉积所述金属层包括沉积钴，其中，所述金属层的沉积包括通过物理汽相沉积和化学汽相沉积交替地沉积钴。
在上述方法中，其中，形成所述伸长的接触部件包括：在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；图案化所述介电材料层以形成接触沟槽，其中，在所述接触沟槽内暴露所述第一鳍和所述第二鳍，其中，凹进所述隔离部件的位于所述接触沟槽内的部分；在所述接触沟槽的侧壁上形成粘合层；以及在所述接触沟槽中形成金属插塞，其中，由所述粘合层围绕所述金属插塞，其中，图案化所述介电材料层包括对所述介电材料层实施蚀刻工艺；形成所述粘合层包括沉积所述粘合层并且对所述粘合层实施氮化工艺；以及形成所述金属插塞包括沉积金属层并且在氢气环境中对所述金属插塞实施热回流工艺，其中，实施所述蚀刻工艺包括使用包括C4F6、O2和CH2F2的蚀刻剂来实施所述蚀刻工艺。
在上述方法中，其中，形成所述伸长的接触部件包括：在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；图案化所述介电材料层以形成接触沟槽，其中，在所述接触沟槽内暴露所述第一鳍和所述第二鳍，其中，凹进所述隔离部件的位于所述接触沟槽内的部分；在所述接触沟槽的侧壁上形成粘合层；以及在所述接触沟槽中形成金属插塞，其中，由所述粘合层围绕所述金属插塞，其中，图案化所述介电材料层包括对所述介电材料层实施蚀刻工艺；形成所述粘合层包括沉积所述粘合层并且对所述粘合层实施氮化工艺；以及形成所述金属插塞包括沉积金属层并且在氢气环境中对所述金属插塞实施热回流工艺，其中，形成所述伸长的接触部件包括调整所述蚀刻工艺、所述氮化工艺和所述热回流工艺中的至少一个子集以增加所述气隙的体积，从而用于降低寄生电容。
在上述方法中，其中，形成所述伸长的接触部件包括：在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；图案化所述介电材料层以形成接触沟槽，其中，在所述接触沟槽内暴露所述第一鳍和所述第二鳍，其中，凹进所述隔离部件的位于所述接触沟槽内的部分；在所述接触沟槽的侧壁上形成粘合层；以及在所述接触沟槽中形成金属插塞，其中，由所述粘合层围绕所述金属插塞，其中，图案化所述介电材料层包括对所述介电材料层实施蚀刻工艺；形成所述粘合层包括沉积所述粘合层并且对所述粘合层实施氮化工艺；以及形成所述金属插塞包括沉积金属层并且在氢气环境中对所述金属插塞实施热回流工艺，其中，形成所述伸长的接触部件包括调整所述蚀刻工艺、所述氮化工艺和所述热回流工艺中的至少一个子集以增加所述气隙的体积，从而用于降低寄生电容，其中，调整所述蚀刻工艺、所述氮化工艺和所述热回流工艺中的至少一个子集包括将所述热回流工艺的回流温度降低至400℃以下。
在上述方法中，其中，形成所述伸长的接触部件包括：在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；图案化所述介电材料层以形成接触沟槽，其中，在所述接触沟槽内暴露所述第一鳍和所述第二鳍，其中，凹进所述隔离部件的位于所述接触沟槽内的部分；在所述接触沟槽的侧壁上形成粘合层；以及在所述接触沟槽中形成金属插塞，其中，由所述粘合层围绕所述金属插塞，其中，图案化所述介电材料层包括对所述介电材料层实施蚀刻工艺；形成所述粘合层包括沉积所述粘合层并且对所述粘合层实施氮化工艺；以及形成所述金属插塞包括沉积金属层并且在氢气环境中对所述金属插塞实施热回流工艺，其中，形成所述伸长的接触部件包括调整所述蚀刻工艺、所述氮化工艺和所述热回流工艺中的至少一个子集以增加所述气隙的体积，从而用于降低寄生电容，其中，调整所述蚀刻工艺、所述氮化工艺和所述热回流工艺中的至少一个子集包括通过减少所述氮化工艺的氮化持续时间和氮气压力中的至少一个来降低所述氮化工艺。
本发明还根据一些实施例提供了一种制造集成电路的方法。该方法包括在半导体衬底中形成隔离部件；在半导体衬底上形成第一鳍和第二鳍，其中，第一鳍和第二鳍通过隔离部件横向分离；在隔离部件以及第一鳍和第二鳍上沉积介电材料层；对介电材料层实施蚀刻工艺，由此在介电材料层中形成接触沟槽，其中，蚀刻工艺进一步凹进隔离部件；以及在接触沟槽中形成接触部件，接触部件接合在第一鳍和第二鳍上。接触部件进一步嵌入到隔离部件中，其中，气隙垂直地封闭在接触部件和隔离部件之间。
在上述方法中，其中，实施蚀刻工艺包括通过图案化的掩模层的开口对所述介电材料层实施所述蚀刻工艺；以及所述接触部件的形成包括在所述接触沟槽的侧壁上沉积氮化钛粘合层，并且在所述接触沟槽中沉积钴以在位于所述接触沟槽中的所述氮化钛粘合层上形成钴插塞。
在上述方法中，其中，实施蚀刻工艺包括通过图案化的掩模层的开口对所述介电材料层实施所述蚀刻工艺；以及所述接触部件的形成包括在所述接触沟槽的侧壁上沉积氮化钛粘合层，并且在所述接触沟槽中沉积钴以在位于所述接触沟槽中的所述氮化钛粘合层上形成钴插塞，还包括对所述氮化钛阻挡层实施氮化工艺，并且以400℃以下的回流温度对所述钴插塞实施回流工艺。
在上述方法中，其中，实施蚀刻工艺包括通过图案化的掩模层的开口对所述介电材料层实施所述蚀刻工艺；以及所述接触部件的形成包括在所述接触沟槽的侧壁上沉积氮化钛粘合层，并且在所述接触沟槽中沉积钴以在位于所述接触沟槽中的所述氮化钛粘合层上形成钴插塞，还包括对所述氮化钛阻挡层实施氮化工艺，并且以400℃以下的回流温度对所述钴插塞实施回流工艺，其中，形成所述接触部件包括调整所述氮化工艺和所述回流工艺以增大所述气隙的体积，从而用于降低寄生电容。
在上述方法中，其中，实施蚀刻工艺包括通过图案化的掩模层的开口对所述介电材料层实施所述蚀刻工艺；以及所述接触部件的形成包括在所述接触沟槽的侧壁上沉积氮化钛粘合层，并且在所述接触沟槽中沉积钴以在位于所述接触沟槽中的所述氮化钛粘合层上形成钴插塞，其中，所述钴插塞的沉积包括通过物理汽相沉积和化学汽相沉积交替地沉积钴。
根据一些实施例，本发明提供了一种集成电路结构。集成电路结构包括衬底；第一鳍和第二鳍，其中，第一鳍和第二鳍形成在衬底上并且通过隔离部件彼此横向分离；以及接触部件，接触部件接合在第一鳍和第二鳍上并且嵌入到隔离部件中，限定垂直地位于隔离部件和接触部件之间的气隙，其中，接触部件包括钴。
在上述集成电路结构中，其中：所述接触部件包括氮化钛层；以及通过所述氮化钛层围绕钴插塞；所述接触部件包括位于所述隔离部件中的嵌入部分和位于所述第一鳍和所述第二鳍上的接合部分；所述嵌入部分具有位于所述气隙上的第一底面；以及所述接合部分具有位于所述第一鳍和所述第二鳍上的第二底面，所述第一底面位于所述第二底面的下面。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造集成电路的方法，包括：
在半导体衬底中形成隔离部件，其中，所述隔离部件由与所述半导体衬底物理接触的介电材料形成；
在所述半导体衬底上形成第一鳍和第二鳍，其中，通过所述隔离部件分离所述第一鳍和所述第二鳍；
在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；
对所述介电材料层实施蚀刻工艺，由此在所述介电材料层中形成接触沟槽，并且在所述隔离部件中形成凹槽；以及
形成在所述第一鳍和所述第二鳍之间且延伸到所述隔离部件中的所述凹槽的伸长的导电接触部件，从而封闭垂直地位于所述伸长的导电接触部件和所述隔离部件之间的气隙，所述隔离部件的所述介电材料从所述半导体衬底延伸至所述伸长的导电接触部件，
其中，所述伸长的导电接触部件接触所述凹槽的侧壁的部分。
2.根据权利要求1所述的方法，其中，形成所述隔离部件包括：
图案化所述半导体衬底以形成沟槽；
在所述沟槽中填充介电材料；以及
对所述介电材料实施化学机械抛光工艺。
3.根据权利要求2所述的方法，其中，形成所述第一鳍和所述第二鳍包括在所述半导体衬底的第二半导体材料上选择性外延生长第一半导体材料。
4.根据权利要求3所述的方法，其中，所述第一半导体材料是硅锗并且所述第二半导体材料是硅。
5.根据权利要求1所述的方法，其中，形成所述伸长的导电接触部件还包括：
在所述接触沟槽内暴露所述第一鳍和所述第二鳍；
在所述接触沟槽的侧壁上形成粘合层；以及
在所述接触沟槽中形成金属插塞，其中，由所述粘合层围绕所述金属插塞。
6.根据权利要求5所述的方法，其中，
图案化所述介电材料层包括对所述介电材料层实施蚀刻工艺；
形成所述粘合层包括沉积所述粘合层并且对所述粘合层实施氮化工艺；以及
形成所述金属插塞包括沉积金属层并且在氢气环境中对所述金属插塞实施热回流工艺。
7.根据权利要求6所述的方法，其中，
沉积所述粘合层包括沉积氮化钛；以及
沉积所述金属层包括沉积钴。
8.根据权利要求7所述的方法，其中，沉积所述粘合层包括在300℃至400℃之间的范围内的沉积温度下沉积氮化钛。
9.根据权利要求7所述的方法，其中，所述金属层的沉积包括通过物理汽相沉积和化学汽相沉积交替地沉积钴。
10.根据权利要求6所述的方法，其中，实施所述蚀刻工艺包括使用包括C4F6、O2和CH2F2的蚀刻剂来实施所述蚀刻工艺。
11.根据权利要求6所述的方法，其中，形成所述伸长的导电接触部件包括调整所述蚀刻工艺、所述氮化工艺和所述热回流工艺中的至少一个子集以增加所述气隙的体积，从而用于降低寄生电容。
12.根据权利要求11所述的方法，其中，调整所述蚀刻工艺、所述氮化工艺和所述热回流工艺中的至少一个子集包括将所述热回流工艺的回流温度降低至400℃以下。
13.根据权利要求11所述的方法，其中，调整所述蚀刻工艺、所述氮化工艺和所述热回流工艺中的至少一个子集包括通过减少所述氮化工艺的氮化持续时间和氮气压力中的至少一个来降低所述氮化工艺。
14.一种制造集成电路的方法，包括：
在半导体衬底中形成隔离部件，其中，所述隔离部件由与所述半导体衬底物理接触的介电材料形成；
在所述半导体衬底上形成第一鳍和第二鳍，其中，通过所述隔离部件分离所述第一鳍和所述第二鳍；
在所述隔离部件以及所述第一鳍和所述第二鳍上沉积介电材料层；
对所述介电材料层实施蚀刻工艺，由此在所述介电材料层中形成接触沟槽，并且所述蚀刻工艺进一步凹进所述隔离部件以在所述隔离部件内形成凹槽；以及
在所述接触沟槽中形成导电接触部件，并且使得所述导电接触部件进一步延伸到所述隔离部件的所述凹槽中，从而在所述导电接触部件和所述隔离部件之间垂直地封闭气隙，所述隔离部件的所述介电材料从所述半导体衬底延伸至所述导电接触部件，
其中，所述导电接触部件接触所述凹槽的侧壁的部分。
15.根据权利要求14所述的方法，其中，
实施蚀刻工艺包括通过图案化的掩模层的开口对所述介电材料层实施所述蚀刻工艺；以及
所述导电接触部件的形成包括在所述接触沟槽的侧壁上沉积氮化钛粘合层，并且在所述接触沟槽中沉积钴以在位于所述接触沟槽中的所述氮化钛粘合层上形成钴插塞。
16.根据权利要求15所述的方法，还包括对所述氮化钛阻挡层实施氮化工艺，并且以400℃以下的回流温度对所述钴插塞实施回流工艺。
17.根据权利要求16所述的方法，其中，形成所述导电接触部件包括调整所述氮化工艺和所述回流工艺以增大所述气隙的体积，从而用于降低寄生电容。
18.根据权利要求15所述的方法，其中，所述钴插塞的沉积包括通过物理汽相沉积和化学汽相沉积交替地沉积钴。
19.一种集成电路(IC)结构，包括：
第一鳍和第二鳍，形成在半导体衬底上并且通过隔离部件彼此横向分离，其中，所述隔离部件由与所述半导体衬底物理接触的介电材料形成；以及
导电接触部件，在所述第一鳍和所述第二鳍之间并且延伸到所述隔离部件的凹槽中，从而限定垂直地位于所述隔离部件和所述导电接触部件之间的气隙，其中，所述凹槽自所述隔离部件的顶面向下延伸，所述导电接触部件还包括钴，所述隔离部件的所述介电材料从所述半导体衬底延伸至所述导电接触部件，
其中，所述导电接触部件接触所述凹槽的侧壁的部分。
20.根据权利要求19所述的IC结构，其中：
所述导电接触部件包括氮化钛层；以及
通过所述氮化钛层围绕钴插塞。
CN201810239155.9A 2017-09-28 2018-03-22 具有可控气隙的finfet结构 Active CN109585373B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762564862P 2017-09-28 2017-09-28
US62/564,862 2017-09-28
US15/800,359 US10074558B1 (en) 2017-09-28 2017-11-01 FinFET structure with controlled air gaps
US15/800,359 2017-11-01

Publications (2)

Publication Number Publication Date
CN109585373A CN109585373A (zh) 2019-04-05
CN109585373B true CN109585373B (zh) 2021-10-22

Family

ID=63406485

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810239155.9A Active CN109585373B (zh) 2017-09-28 2018-03-22 具有可控气隙的finfet结构

Country Status (5)

Country Link
US (4) US10074558B1 (zh)
KR (1) KR102106956B1 (zh)
CN (1) CN109585373B (zh)
DE (1) DE102017127095B4 (zh)
TW (1) TWI664697B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074558B1 (en) 2017-09-28 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with controlled air gaps
US10236218B1 (en) * 2018-02-20 2019-03-19 Globalfoundries Inc. Methods, apparatus and system for forming wrap-around contact with dual silicide
CN110875237B (zh) * 2018-08-29 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11018011B2 (en) 2018-08-29 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming contact features in semiconductor devices
US11476196B2 (en) * 2018-11-27 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-layer dielectric
US11222811B2 (en) * 2019-12-09 2022-01-11 Nanya Technology Corporation Semiconductor device structure with air gap and method for forming the same
US11251128B2 (en) * 2020-02-11 2022-02-15 Nanya Technology Corporation Semiconductor device structure with air gap for reducing capacitive coupling
US11411086B2 (en) * 2020-03-17 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Field plate and isolation structure for high voltage device
CN113764503A (zh) * 2020-06-03 2021-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11908910B2 (en) * 2020-10-27 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having embedded conductive line and method of fabricating thereof
WO2022094796A1 (en) * 2020-11-04 2022-05-12 Yangtze Memory Technologies Co., Ltd. Bottom select gate contacts for center staircase structures in three-dimensional memory devices
US20220376111A1 (en) * 2021-05-20 2022-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252351A (zh) * 2015-06-08 2016-12-21 三星电子株式会社 半导体器件

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007020268B3 (de) * 2007-04-30 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement und Verfahren zum Verhindern der Ausbildung von elektrischen Kurzschlüssen aufgrund von Hohlräumen in der Kontaktzwischenschicht
US8319278B1 (en) * 2009-03-31 2012-11-27 Maxpower Semiconductor, Inc. Power device structures and methods using empty space zones
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8519481B2 (en) * 2009-10-14 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
US9112052B2 (en) * 2009-10-14 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9147765B2 (en) 2012-01-19 2015-09-29 Globalfoundries Inc. FinFET semiconductor devices with improved source/drain resistance and methods of making same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102302231B1 (ko) * 2015-03-05 2021-09-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
KR102422430B1 (ko) * 2015-07-16 2022-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9666581B2 (en) * 2015-08-21 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure and method of fabrication thereof
KR102326090B1 (ko) 2015-10-16 2021-11-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9577036B1 (en) * 2015-11-12 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102402482B1 (ko) * 2015-11-27 2022-05-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9786737B2 (en) * 2015-12-03 2017-10-10 International Business Machines Corporation FinFET with reduced parasitic capacitance
US9887128B2 (en) * 2015-12-29 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for interconnection
US9935199B2 (en) * 2016-01-15 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure
US10038095B2 (en) * 2016-01-28 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. V-shape recess profile for embedded source/drain epitaxy
US9865738B2 (en) * 2016-04-29 2018-01-09 Samsung Electronics Co., Ltd. Fin field effect transistor (FinFET) having air gap and method of fabricating the same
US9780218B1 (en) * 2016-05-02 2017-10-03 United Microelectronics Corp. Bottom-up epitaxy growth on air-gap buffer
US9831346B1 (en) * 2016-07-27 2017-11-28 GlobalFoundries, Inc. FinFETs with air-gap spacers and methods for forming the same
KR102524806B1 (ko) * 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자
US9768118B1 (en) * 2016-09-19 2017-09-19 International Business Machines Corporation Contact having self-aligned air gap spacers
KR102600998B1 (ko) * 2016-09-28 2023-11-13 삼성전자주식회사 반도체 장치
KR102262024B1 (ko) * 2017-04-03 2021-06-09 삼성전자주식회사 반도체 장치
US10510751B2 (en) * 2017-08-25 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same
US10074558B1 (en) 2017-09-28 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with controlled air gaps

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252351A (zh) * 2015-06-08 2016-12-21 三星电子株式会社 半导体器件

Also Published As

Publication number Publication date
US10074558B1 (en) 2018-09-11
CN109585373A (zh) 2019-04-05
KR20190037054A (ko) 2019-04-05
US11804402B2 (en) 2023-10-31
US20190096740A1 (en) 2019-03-28
US20230386904A1 (en) 2023-11-30
KR102106956B1 (ko) 2020-05-07
TW201916252A (zh) 2019-04-16
US20210118723A1 (en) 2021-04-22
DE102017127095A1 (de) 2019-03-28
DE102017127095B4 (de) 2022-11-10
US10879110B2 (en) 2020-12-29
TWI664697B (zh) 2019-07-01

Similar Documents

Publication Publication Date Title
CN109585373B (zh) 具有可控气隙的finfet结构
US10622464B2 (en) Integrated circuit structure with substrate isolation and un-doped channel
US11563118B2 (en) Structure and method for SRAM FinFET device
US10325816B2 (en) Structure and method for FinFET device
US11889674B2 (en) Structure and method for SRAM FinFET device having an oxide feature
US10199502B2 (en) Structure of S/D contact and method of making same
US10170332B2 (en) FinFET thermal protection methods and related structures
CN105321822B (zh) 用于非平面化合物半导体器件的沟道应变控制
CN103578954B (zh) 具有金属栅极的半导体集成电路
US9034716B2 (en) Method of making a FinFET device
TWI703707B (zh) 半導體結構
CN106505103B (zh) 半导体装置及其制造方法
CN104681615A (zh) 用于具有掩埋SiGe氧化物的FinFET器件的结构和方法
KR20160007333A (ko) 게이트 산화물 층을 구비하는 finfet 디바이스
US10861969B2 (en) Method of forming FinFET structure with reduced Fin buckling
US10998237B2 (en) Gate structure and method with dielectric gates and gate-cut features
CN110957299B (zh) 半导体结构及其形成方法
US20230253470A1 (en) Semiconductor Device Structure with Uneven Gate Profile

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant