TW202040370A - 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

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Abstract

資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置。所述方法包括：從主機系統接收第一寫入指令；當可用以寫入的實體抹除單元的數量大於第一門檻値時，從可用以寫入的實體抹除單元中選擇第一實體抹除單元，並使用單頁程式化模式或多頁程式化模式將對應第一寫入指令的資料寫入至第一實體抹除單元中；以及當可用以寫入的實體抹除單元的數量非大於第一門檻値時，從可用以寫入的實體抹除單元中選擇第二實體抹除單元，並僅使用單頁程式化模式將對應第一寫入指令的資料寫入至第二實體抹除單元中。

Description

資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
一般來說，可複寫式非揮發性記憶體具有多個實體抹除單元，且每一個實體抹除單元會具有多個實體程式化單元。一個實體程式化單元通常由多個記憶胞所組成。記憶體管理電路可使用單頁程式化模式或多頁程式化模式來將資料程式化(或寫入)至實體抹除單元。在此，基於單頁程式化模式來程式化記憶胞之程式化速度會高於基於多頁程式化模式來程式化記憶胞之程式化速度(即，使用多頁程式化模式來程式化資料的所需操作時間大於使用單頁程式化模式來程式化資料的所需操作時間)。其中，被使用單頁程式化模式寫入的實體程式化單元中的每一個記憶胞僅儲存1個位元資料，被使用多頁程式化模式寫入的實體程式化單元中的每一個記憶胞會儲存多個位元資料。
特別是，當記憶體管理電路對一個實體抹除單元進行寫入時，假設此時發生不正常斷電，在可複寫式非揮發性記憶體模組重新上電後，記憶體管理電路需執行一錯誤復原機制。假設在斷電前記憶體管理電路是使用多頁程式化模式來將資料寫入至一實體抹除單元，在可複寫式非揮發性記憶體模組重新上電後，記憶體管理電路會將斷電前正在以多頁程式化模式寫入的實體抹除單元中的有效資料以多頁程式化模式搬移(或複製)至另一個實體抹除單元。然而，將以多頁程式化模式寫入的資料以多頁程式化模式搬移(或複製)至另一個實體抹除單元是相當耗時的。
此外，前述的錯誤復原機制也可以藉由有效資料合併操作來完成。舉例來說，假設在斷電前記憶體管理電路是使用多頁程式化模式來將資料寫入至一實體抹除單元，在可複寫式非揮發性記憶體模組重新上電後，記憶體管理電路會在適當的時機判斷是否執行有效資料合併操作(或稱為，垃圾蒐集(garbage collection)操作)。例如，當可複寫式非揮發性記憶體模組中可用以寫入的實體抹除單元的數量不夠時，記憶體管理電路可以執行有效資料合併操作以對斷電前以多頁程式化模式寫入的實體抹除單元中的有效資料以多頁程式化模式搬移(或複製)至另一個實體抹除單元中，藉此增加可複寫式非揮發性記憶體模組中可用以寫入的實體抹除單元的數量且完成因斷電所執行的錯誤復原機制。類似的，將以多頁程式化模式寫入的資料以多頁程式化模式搬移(或複製)至另一個實體抹除單元是相當耗時的。
因此，當可複寫式非揮發性記憶體模組在不正常斷電時，如何在重新上電後快速地執行錯誤復原機制，是本領域技術人員所欲解決的問題之一。
本發明提供一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置，可以在可複寫式非揮發性記憶體模組不正常斷電並重新上電後快速地執行錯誤復原機制。
本發明提出一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述資料寫入方法包括：從一主機系統接收一第一寫入指令；判斷所述多個實體抹除單元之中的至少一可用以寫入的實體抹除單元的數量是否大於一第一門檻値；當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量大於所述第一門檻値時，從所述可用以寫入的實體抹除單元中選擇一第一實體抹除單元，並使用一單頁程式化模式或一多頁程式化模式將對應所述第一寫入指令的資料寫入至所述第一實體抹除單元的至少一第一實體程式化單元中；以及當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第一門檻値時，從所述可用以寫入的實體抹除單元中選擇一第二實體抹除單元，並僅使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的至少一第二實體程式化單元中。
在本發明的一實施例中，所述方法更包括：判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於一第二門檻値；以及當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第二門檻値時，執行一有效資料合併操作。其中所述第二門檻値小於所述第一門檻値。
在本發明的一實施例中，其中執行所述有效資料合併操作的步驟包括：使用所述多頁程式化模式將使用所述單頁程式化模式寫入的多個有效資料複製至所述多個實體抹除單元之中的一第三實體抹除單元的多個第三實體程式化單元中。
在本發明的一實施例中，所述方法更包括：當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，執行判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於所述第二門檻値的步驟。
在本發明的一實施例中，其中使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的所述第二實體程式化單元中的步驟包括：當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，使用所述單頁程式化模式將所述第二實體抹除單元中的多個有效資料複製至所述多個實體抹除單元之中的一第四實體抹除單元的至少一第四實體程式化單元中。
在本發明的一實施例中，其中所述第一門檻値為15。
在本發明的一實施例中，其中所述第一實體程式化單元是由多個第一記憶胞所構成且所述第二實體程式化單元是由多個第二記憶胞所構成。在所述單頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞以及構成所述第二實體程式化單元的所述多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料。在所述多頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料。
本發明提出一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括：主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元。記憶體管理電路耦接至所述主機介面與所述記憶體介面，並用以執行下述運作：從主機系統接收一第一寫入指令；判斷所述多個實體抹除單元之中的至少一可用以寫入的實體抹除單元的數量是否大於一第一門檻値；當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量大於所述第一門檻値時，從所述可用以寫入的實體抹除單元中選擇一第一實體抹除單元，並使用一單頁程式化模式或一多頁程式化模式將對應所述第一寫入指令的資料寫入至所述第一實體抹除單元的至少一第一實體程式化單元中；以及當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第一門檻値時，從所述可用以寫入的實體抹除單元中選擇一第二實體抹除單元，並僅使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的至少一第二實體程式化單元中。
在本發明的一實施例中，所述記憶體管理電路更用以判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於一第二門檻値。當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第二門檻値時，所述記憶體管理電路更用以執行一有效資料合併操作，其中所述第二門檻値小於所述第一門檻値。
在本發明的一實施例中，其中在執行所述有效資料合併操作的運作中，所述記憶體管理電路更用以使用所述多頁程式化模式將使用所述單頁程式化模式寫入的多個有效資料複製至所述多個實體抹除單元之中的一第三實體抹除單元的多個第三實體程式化單元中。
在本發明的一實施例中，當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，所述記憶體管理電路更用以執行判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於所述第二門檻値的運作。
在本發明的一實施例中，其中在使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的所述第二實體程式化單元中的運作中，當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，所述記憶體管理電路更用以使用所述單頁程式化模式將所述第二實體抹除單元中的多個有效資料複製至所述多個實體抹除單元之中的一第四實體抹除單元的至少一第四實體程式化單元中。
在本發明的一實施例中，其中所述第一門檻値為15。
在本發明的一實施例中，所述第一實體程式化單元是由多個第一記憶胞所構成且所述第二實體程式化單元是由多個第二記憶胞所構成。在所述單頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞以及構成所述第二實體程式化單元的所述多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料。在所述多頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料。
本發明提出一種記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至一主機系統。可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，並用以執行下述運作：從主機系統接收一第一寫入指令；判斷所述多個實體抹除單元之中的至少一可用以寫入的實體抹除單元的數量是否大於一第一門檻値；當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量大於所述第一門檻値時，從所述可用以寫入的實體抹除單元中選擇一第一實體抹除單元，並使用一單頁程式化模式或一多頁程式化模式將對應所述第一寫入指令的資料寫入至所述第一實體抹除單元的至少一第一實體程式化單元中；以及當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第一門檻値時，從所述可用以寫入的實體抹除單元中選擇一第二實體抹除單元，並僅使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的至少一第二實體程式化單元中。
在本發明的一實施例中，所述記憶體控制電路單元更用以判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於一第二門檻値。當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第二門檻値時，所述記憶體控制電路單元更用以執行一有效資料合併操作，其中所述第二門檻値小於所述第一門檻値。
在本發明的一實施例中，其中在執行所述有效資料合併操作的運作中，所述記憶體控制電路單元更用以使用所述多頁程式化模式將使用所述單頁程式化模式寫入的多個有效資料複製至所述多個實體抹除單元之中的一第三實體抹除單元的多個第三實體程式化單元中。
在本發明的一實施例中，當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，所述記憶體控制電路單元更用以執行判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於所述第二門檻値的運作。
在本發明的一實施例中，其中在使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的所述第二實體程式化單元中的運作中，當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，所述記憶體控制電路單元更用以使用所述單頁程式化模式將所述第二實體抹除單元中的多個有效資料複製至所述多個實體抹除單元之中的一第四實體抹除單元的至少一第四實體程式化單元中。
在本發明的一實施例中，其中所述第一門檻値為15。
在本發明的一實施例中，所述第一實體程式化單元是由多個第一記憶胞所構成且所述第二實體程式化單元是由多個第二記憶胞所構成。在所述單頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞以及構成所述第二實體程式化單元的所述多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料。在所述多頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料。
基於上述，本發明的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以在可複寫式非揮發性記憶體模組不正常斷電並重新上電後快速地執行因應於不正常斷電的錯誤復原機制。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合併列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取、抹除與合併等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元510(0)~ 510(N)。例如，實體抹除單元510(0)~510(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，例如本發明的範例實施例中，每一個實體抹除單元包含258個實體程式化單元，而其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含4個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。
在本發明的範例實施例中，可複寫式非揮發性記憶體模組406為複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5A與圖5B是根據本範例實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。在本範例實施例中，是以MLC NAND型快閃記憶體為範例來進行說明。
請參照圖5A，可複寫式非揮發性記憶體模組406的每個記憶胞可儲存2個位元的資料，並且每個記憶胞的儲存狀態可被識別為“11”、“10”、“01”、或“00”。其中每一個儲存狀態包括最低有效位元（Least Significant Bit，LSB）以及最高有效位元（Most Significant Bit，MSB）。例如，儲存狀態中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，連接至同一條字元線上的數個記憶胞可組成2個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。
請參照圖5B，一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體頁面與屬於上實體程式化單元的第1個實體頁面是由排列在字元線WL0上的記憶胞所組成的，因此會被視為一個實體程式化單元組。類似地，第2、3個實體程式化單元是由排列在字元線WL1上的記憶胞所組成的，因此會被視為一個實體程式化單元組，並且依此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。
圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖6，記憶體控制電路單元404包括記憶體管理電路702、主機介面704、記憶體介面706及錯誤檢查與校正電路708。
記憶體管理電路702用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路702或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路702的控制指令是以韌體型式來實作。例如，記憶體管理電路702具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路702的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路702具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路702的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路702的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路702包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路702還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路702要存取可複寫式非揮發性記憶體模組406，記憶體介面706會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路702產生並且透過記憶體介面706傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路708是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統11中接收到寫入指令時，錯誤檢查與校正電路708會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路702從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路708會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體710與電源管理電路712。
緩衝記憶體710是耦接至記憶體管理電路702並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路712是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，錯誤檢查與校正電路708可以針對儲存於同一個實體程式化單元中的資料進行單框架(single-frame)編碼，也可以針對儲存於多個實體程式化單元中的資料進行多框架(multi-frame)編碼。單框架編碼與多框架編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多框架編碼還可以採用里德-所羅門碼(Reed-solomon codes, RS codes)演算法或互斥或(XOR)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路708可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。
圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
請參照圖7，可複寫式非揮發性記憶體模組406具有實體抹除單元510(0)~510(N)，並且記憶體管理電路702會邏輯地分割(partition)為資料區502、閒置區504、暫存區506與取代區508。
邏輯上屬於資料區502與閒置區504的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區502的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區504的實體抹除單元是用以替換資料區502的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路702會從閒置區504中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區502的實體抹除單元。
邏輯上屬於暫存區506的實體抹除單元是用以記錄系統資料。例如，系統資料包括邏輯轉實體位址映射表、關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區508中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區508中仍存有正常之實體抹除單元並且資料區502的實體抹除單元損壞時，記憶體管理電路302會從取代區508中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區502、閒置區504、暫存區506與取代區508之實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區502、閒置區504、暫存區506與取代區508的分組關係會動態地變動。例如，當閒置區504中的實體抹除單元損壞而被取代區508的實體抹除單元取代時，則原本取代區508的實體抹除單元會被關聯至閒置區504。
請參照圖8，記憶體管理電路702會配置邏輯單元LBA(0)~LBA(H)以映射資料區502的實體抹除單元，其中每一邏輯單元具有多個邏輯子單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯單元或更新儲存於邏輯單元中的資料時，記憶體管理電路702會從閒置區504中提取一個實體抹除單元來寫入資料，以輪替資料區502的實體抹除單元。在本範例實施例中，邏輯子單元可以是邏輯頁面或邏輯扇區。
為了識別資料每個邏輯單元的資料被儲存在那個實體抹除單元，在本範例實施例中，記憶體管理電路702會記錄邏輯單元與實體抹除單元之間的映射。並且，當主機系統11欲在邏輯子單元中存取資料時，記憶體管理電路702會確認此邏輯子單元所屬的邏輯單元，並且在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體管理電路702會在可複寫式非揮發性記憶體模組406中儲存邏輯轉實體位址映射表來記錄每一邏輯單元所映射的實體抹除單元，並且當欲存取資料時記憶體管理電路702會將邏輯轉實體位址映射表載入至緩衝記憶體710來維護。
值得一提的是，由於緩衝記憶體710的容量有限無法儲存記錄所有邏輯單元之映射關係的映射表，因此，在本範例實施例中，記憶體管理電路702會將邏輯單元LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯轉實體位址映射表。特別是，當記憶體管理電路702欲更新某個邏輯單元的映射時，對應此邏輯單元所屬之邏輯區域的邏輯轉實體位址映射表會被載入至緩衝記憶體710來被更新。
在本實施例中，當記憶體管理電路702從主機系統11接收到一寫入指令(亦稱為，第一寫入指令)時，記憶體管理電路702會判斷閒置區504中的實體抹除單元(即，可用以寫入的實體抹除單元)的數量是否大於一第一門檻値。在本實施例中，第一門檻値例如為15。然而本發明並不用以限定第一門檻値的數值。
當閒置區504中的實體抹除單元的數量大於第一門檻値時，記憶體管理電路702會下達一第一指令序列以從閒置區504中選擇至少一第一實體抹除單元，並使用單頁程式化模式或多頁程式化模式將對應第一寫入指令的資料寫入至第一實體抹除單元的至少一實體程式化單元(亦稱為，第一實體程式化單元)中。在此需說明的是，在本範例中，當閒置區504中的實體抹除單元的數量大於第一門檻値時，記憶體管理電路702是使用單頁程式化模式或多頁程式化模式進行寫入是由主機系統11所下達的指令所決定。以下舉例說明單頁程式化模式以及多頁程式化模式。
圖9是根據一範例所繪示之使用單頁程式化模式將資料寫入可複寫式非揮發性記憶體模組的示意圖。
假設第一寫入指令是指示將資料儲存至邏輯單元LBA(0)的第0～255個邏輯子單元，記憶體管理電路702首先會將此第一寫入指令的資料暫存至緩衝記憶體710中。之後，請參照圖9，記憶體管理電路702例如可以從閒置區504中提取2個實體抹除單元510(F)、510(F+1)分別做為對應於上述第一寫入指令的多個作動實體抹除單元。假設記憶體管理電路702是使用單頁程式化模式進行寫入，則記憶體管理電路702會依據第一指令序列而將第一寫入指令的資料從緩衝記憶體710中寫入至實體抹除單元510(F)以及實體抹除單元510(F+1)的實體程式化單元中。也就是說，假設實體抹除單元510(F)、510(F+1)為前述的第一實體抹除單元，且實體抹除單元510(F)、510(F+1)的實體程式化單元為前述的第一實體程式化單元。在此，由於實體抹除單元510(F)以及實體抹除單元510(F+1)是以單頁程式化模式來程式化，因此，如上所述，構成實體抹除單元510(F)以及實體抹除單元510(F+1)的實體程式化單元的記憶胞會被程式化以儲存1個位元資料。也就是說，在單頁程式化模式下，實體抹除單元510(F)以及實體抹除單元510(F+1)的下實體程式化單元會被使用來寫入資料且實體抹除單元510(F)以及實體抹除單元510(F+1)的上實體程式化單元不會被用來寫入資料。
詳細來說，如圖9所示，記憶體管理電路702會將欲儲存至邏輯單元LBA(0)的第0～127個邏輯子單元的資料依序地寫入至實體抹除單元510(F)的下實體程式化單元以及將欲儲存至邏輯單元LBA(0)的第128～255個邏輯子單元的資料依序地寫入至實體抹除單元510(F+1)的下實體程式化單元中。也就是說，記憶體管理電路702使用單頁程式化模式將對應第一寫入指令的資料從緩衝記憶體710中寫入至可複寫式非揮發性記憶體模組406中實體抹除單元510(F)的下實體程式化單元以及實體抹除單元510(F+1)的下實體程式化單元中且實體抹除單元510(F) 的上實體程式化單元以及實體抹除單元510(F+1)的上實體程式化單元不會被用來寫入資料。
在使用單頁程式化模式將對應第一寫入指令的資料從緩衝記憶體710中寫入至可複寫式非揮發性記憶體模組406中的實體抹除單元510(F)的下實體程式化單元以及實體抹除單元510(F+1)的下實體程式化單元的運作之後，記憶體管理電路702會將實體抹除單元510(F)以及實體抹除單元510(F+1)關聯至資料區502，並且回覆寫入完成訊息至主機系統11以回應主機系統11所下達的第一寫入指令。
圖10是根據一範例所繪示之使用多頁程式化模式將資料寫入可複寫式非揮發性記憶體模組的示意圖。
假設第一寫入指令是指示將資料儲存至邏輯單元LBA(0)的第0～255個邏輯子單元，記憶體管理電路702首先會將此第一寫入指令的資料暫存至緩衝記憶體710中。之後，請參照圖10，記憶體管理電路702例如可以從閒置區504中提取1個實體抹除單元510(F+3)做為對應於上述第一寫入指令的作動實體抹除單元。假設記憶體管理電路702是使用多頁程式化模式進行寫入，則記憶體管理電路702會依據第一指令序列而將第一寫入指令的資料從緩衝記憶體710中寫入至實體抹除單元510(F+3)的實體程式化單元中。也就是說，假設實體抹除單元510(F+3)為前述的第一實體抹除單元，且實體抹除單元510(F+3)的實體程式化單元為前述的第一實體程式化單元。在此，由於實體抹除單元510(F+3)是以多頁程式化模式來程式化，因此，如上所述，構成實體抹除單元510(F+3)的實體程式化單元的記憶胞會被程式化以儲存多個位元資料。也就是說，在單頁程式化模式下，實體抹除單元510(F+3)的下實體程式化單元以及上實體程式化單元510(F+3)皆會被使用來寫入資料。
詳細來說，如圖10所示，記憶體管理電路702會將欲儲存至邏輯單元LBA(0)的第0～255個邏輯子單元的資料依序地寫入至實體抹除單元510(F+3)的下實體程式化單元以及上實體程式化單元中。也就是說，記憶體管理電路702使用多頁程式化模式將對應第一寫入指令的資料從緩衝記憶體710中寫入至可複寫式非揮發性記憶體模組中406 中的實體抹除單元510(F+3)的下實體程式化單元以及上實體程式化單元。
在使用多頁程式化模式將對應第一寫入指令的資料從緩衝記憶體710中寫入至可複寫式非揮發性記憶體模組406中的實體抹除單元510(F+3)的下實體程式化單元與上實體程式化單元的運作之後，記憶體管理電路702會將實體抹除單元510(F+3)關聯至資料區502，並且回覆寫入完成訊息至主機系統11以回應主機系統11所下達的第一寫入指令。
特別是，在本實施例中，當記憶體管理電路702從主機系統11接收到第一寫入指令且記憶體管理電路702判斷閒置區504中的實體抹除單元是非大於第一門檻値時，記憶體管理電路702會下達一第二指令序列以從閒置區504中選擇至少一實體抹除單元(在此稱為，第二實體抹除單元)，並僅只會使用單頁程式化模式(即，不使用多頁程式化模式)將對應第一寫入指令的資料寫入至第二實體抹除單元的至少一實體程式化單元(亦稱為，第二實體程式化單元)中。而如何使用單頁程式化模式進行寫入已詳述如前，在此不再贅述。
之後，記憶體管理電路702會判斷閒置區504之中的實體抹除單元(即，可用以寫入的實體抹除單元)的數量是否非大於一第二門檻値。特別是，第二門檻値是小於第一門檻値。
當閒置區504之中的實體抹除單元(即，可用以寫入的實體抹除單元)的數量非大於第二門檻値時，記憶體管理電路702會執行有效資料合併操作以使用多頁程式化模式將先前使用單頁程式化模式寫入的多個有效資料複製至閒置區504之中的另一實體抹除單元(亦稱為，第三實體抹除單元)的多個實體程式化單元(亦稱為，第三實體程式化單元)中。換句話說，藉由第二門檻値是小於第一門檻値的機制，可以確保在執行有效資料合併操作前，記憶體管理電路702是使用單頁程式化模式進行寫入。
以下舉例說明有效資料合併操作。
圖11是根據一範例所繪示之使用多頁程式化模式對以單頁程式化模式寫入的資料進行有效資料合併操作的示意圖。
假設對應邏輯單元LBA(0)的實體抹除單元510(F)、實體抹除單元510(F+1)已儲存邏輯單元LBA(0)的所有邏輯子單元的有效資料（如圖9所示），且當閒置區504中空的實體抹除單元的數目小於預設門檻值時，記憶體管理電路702會執行有效資料合併操作。
詳細來說，當閒置區504中空的實體抹除單元的數目小於預設門檻值時，記憶體管理電路702會執行有效資料合併操作。請參照圖11，在記憶體管理電路702執行有效資料合併操作時，記憶體管理電路702會例如從閒置區504中提取一個實體抹除單元作為用於輪替的實體抹除單元510(F+2)(即，前述的第三實體抹除單元)。具體來說，記憶體管理電路702會從閒置區504中選擇一個空的實體抹除單元或者所儲存之資料為無效資料的實體抹除單元。特別是，倘若所提取之實體抹除單元是儲存無效資料的實體抹除單元時，記憶體管理電路702會先對此實體抹除單元執行抹除操作。也就是說，實體抹除單元上的無效資料必須先被抹除。
之後，記憶體管理電路702使用多頁程式化模式將實體抹除單元510(F)與實體抹除單元510(F+1)中的多個有效資料複製至可複寫式非揮發性記憶體模組406中的實體抹除單元510(F+2)中的實體程式化單元中。在此，由於實體抹除單元510(F+2)是以多頁程式化模式來程式化，因此，如上所述，構成實體抹除單元510(F+2)的實體程式化單元的記憶胞會被程式化以儲存多個位元資料。也就是說，在多頁程式化模式下，實體抹除單元510(F+2)的下實體程式化單元和實體抹除單元510(F+2)的上實體程式化單元會被用來寫入資料。
詳細來說，記憶體管理電路702會從實體抹除單元510(F)的下實體程式化單元中將屬於邏輯單元LBA(0)的第0~127邏輯子單元的有效資料寫入(或複製)至實體抹除單元510(F+2)的對應頁面(例如，第0~127實體程式化單元)。接著，記憶體管理電路702會從暫存實體抹除單元510(F+1) 的下實體程式化單元中將屬於邏輯單元LBA(0)的第128~255邏輯子單元的有效資料複製至實體抹除單元510(F+2)的對應頁面(例如，第128~255個實體程式化單元)。也就是說，在多頁程式化模式下，實體抹除單元510(F+2)的第0~255實體程式化單元(即，前述的第三實體程式化單元)皆會被用來寫入資料。
也就是說，在執行有效資料合併操作時，欲被關聯至資料區502的實體抹除單元是以多頁程式化模式來操作，因此，寫入至實體抹除單元510(F+2)是以實體程式化單元組為單位來同時或階段性地程式化。具體來說，在一範例實施例中，實體抹除單元510(F+2)的第0、1個實體程式化單元會同時地被程式化以寫入屬於邏輯單元LBA(0)的第0、1個邏輯子單元的資料；實體抹除單元510(F+2)的第2、3個實體程式化單元會同時地被程式化以寫入屬於邏輯單元LBA(0)的第2、3個邏輯子單元的資料；並且以此類推其他邏輯子單元的資料皆是以實體程式化單元組為單位被寫入至實體抹除單元510(F+2)中。
最後，記憶體管理電路702會在邏輯-實體映射表中將邏輯單元LBA(0)映射至實體抹除單元510(F+2)並且將實體抹除單元510(F)~510(F+1)執行抹除操作並將實體抹除單元510(F)~510(F+1)重新關聯至閒置區504。也就是說，在執行之後的寫入指令時，已被抹除的實體抹除單元510(F)~510(F+1)就可再被選擇作為欲寫入之邏輯單元的作動實體抹除單元。
藉由上述有效資料合併操作，能夠確保可複寫式非揮發性記憶體模組406所能儲存的容量不會因為先前使用單頁程式化模式進行寫入而降低。
在此需說明的是，前述的有效資料合併操作是以使用單頁程式化模式寫入的第一實體抹除單元為範例進行說明。然而本發明不限於此，前述的有效資料合併操作也可以是單獨或混合地用在使用單頁程式化模式寫入的第一實體抹除單元與第二實體抹除單元。
特別是，假設記憶體管理電路702在對可複寫式非揮發性記憶體模組406進行寫入時發生不正常斷電，當可複寫式非揮發性記憶體模組406重新上電後，記憶體管理電路702需執行一錯誤復原機制。
舉例來說，在一實施例中，當連接介面單元402(或主機介面704)從主機系統11接收到第一寫入指令且記憶體管理電路702判斷閒置區504中的實體抹除單元是非大於第一門檻値時，記憶體管理電路702會使用單頁程式化模式將對應第一寫入指令的資料寫入至前述的第二實體抹除單元的第二實體程式化單元中。假設在寫入第二實體程式化單元的過程中可複寫式非揮發性記憶體模組406在不正常斷電。在重新上電後，記憶體管理電路702會使用單頁程式化模式將第二實體抹除單元中的有效資料複製至另一個實體抹除單元(亦稱為，第四實體抹除單元)的至少一實體程式化單元(亦稱為，第四實體程式化單元)中以完成錯誤復原機制。當複製操作完成時，記憶體管理電路702會回覆預備(ready)的狀態給主機系統11。值得一提的是，在此實施例中，由於不正常斷電所執行的錯誤復原機制是將以單頁程式化模式儲存的資料以單頁程式化模式搬移(或複製資料)至另一個實體抹除單元，其執行的速度會快於將以多頁程式化模式儲存的資料以多頁程式化模式搬移(或複製)至另一個實體抹除單元的速度。
在另一實施例中，因斷電所執行的錯誤復原機制也可以透過有效資料合併操作來完成。詳細來說，當連接介面單元402(或主機介面704)從主機系統11接收到第一寫入指令且記憶體管理電路702判斷閒置區504中的實體抹除單元是非大於第一門檻値時，記憶體管理電路702會使用單頁程式化模式將對應第一寫入指令的資料寫入至前述的第二實體抹除單元的第二實體程式化單元中。假設在寫入第二實體抹除單元的過程中可複寫式非揮發性記憶體模組406發生不正常斷電，在重新上電後，記憶體管理電路702會立即地回覆預備(ready)的狀態給主機系統11。之後，記憶體管理電路702可以判斷閒置區504中可用以寫入的實體抹除單元的數量是否非大於第二門檻値。當非大於第二門檻値時，代表閒置區504中可用以寫入的實體抹除單元的數量不夠。此時記憶體管理電路702可以對前述的第二實體抹除單元中以單頁程式化模式寫入的資料以多頁程式化模式搬移(或複製)至另一個實體抹除單元中，並且將第二實體抹除單元再次關聯至閒置區504。藉此，可以增加閒置區504中可用以寫入的實體抹除單元的數量且完成因斷電所執行的錯誤復原機制。值得一提的是，在此實施例中，由於不正常斷電後所執行的有效資料合併操作是將以單頁程式化模式儲存的資料以多頁程式化模式搬移(或複製資料)至另一個實體抹除單元以獲得可以用以寫入的實體抹除單元，其執行的速度會快於一般的有效資料合併操作中將以多頁程式化模式儲存的資料以多頁程式化模式搬移(或複製資料)至另一個實體抹除單元的速度。
需說明的是，前述的範例是以多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組）來進行說明。然而本發明不限於此，在其他實施例中，本發明的資料寫入方法也可以用於複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖12是根據一範例所繪示之資料寫入方法的流程圖。
請參照圖12，在步驟S1201中，連接介面單元402(或主機介面704)從主機系統11接收第一寫入指令。在步驟S1203中，記憶體管理電路702判斷可用以寫入的實體抹除單元的數量是否大於第一門檻値。當所可用以寫入的實體抹除單元的數量大於第一門檻値時，在步驟S1205中，記憶體管理電路702會下達第一指令序列以從可用以寫入的實體抹除單元中選擇第一實體抹除單元，並使用單頁程式化模式或多頁程式化模式將對應第一寫入指令的資料寫入至第一實體抹除單元的第一實體程式化單元中。此外，當可用以寫入的實體抹除單元的數量非大於第一門檻値時，在步驟S1207中，記憶體管理電路702會下達第二指令序列以從可用以寫入的實體抹除單元中選擇第二實體抹除單元，並僅使用單頁程式化模式將對應第一寫入指令的資料寫入至第二實體抹除單元的第二實體程式化單元中。
綜上所述，本發明的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以在可複寫式非揮發性記憶體模組不正常斷電並重新上電後快速地執行因應於不正常斷電的錯誤復原機制。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:記憶體儲存裝置 11:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 WL0~WL127:字元線 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 702:記憶體管理電路 704:主機介面 706:記憶體介面 708:錯誤檢查與校正電路 710:緩衝記憶體 712:電源管理電路 801(1)~801(r):位置 820:編碼資料 810(0)~810(E):實體程式化單元 502:資料區 504:閒置區 506:暫存區 508:取代區 510(0)~510(N):實體抹除單元 LBA(0)~LBA(H):邏輯單元 LZ(0)~LZ(M):邏輯區域 S1201:從主機系統接收第一寫入指令的步驟 S1203:判斷可用以寫入的實體抹除單元的數量是否大於第一門檻値的步驟 S1205:從可用以寫入的實體抹除單元中選擇第一實體抹除單元，並使用單頁程式化模式或多頁程式化模式將對應第一寫入指令的資料寫入至第一實體抹除單元的第一實體程式化單元中的步驟 S1207:從可用以寫入的實體抹除單元中選擇第二實體抹除單元，並僅使用單頁程式化模式將對應第一寫入指令的資料寫入至第二實體抹除單元的第二實體程式化單元中的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5A與圖5B是根據本範例實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。 圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖9是根據一範例所繪示之使用單頁程式化模式將資料寫入可複寫式非揮發性記憶體模組的示意圖。 圖10是根據一範例所繪示之使多頁程式化模式將資料寫入可複寫式非揮發性記憶體模組的示意圖。 圖11是根據一範例所繪示之使用多頁程式化模式對以單頁程式化模式寫入的資料進行有效資料合併操作的示意圖。 圖12是根據一範例所繪示之資料寫入方法的流程圖。
S1201:從主機系統接收第一寫入指令的步驟
S1203:判斷可用以寫入的實體抹除單元的數量是否大於第一門檻值的步驟
S1205:從可用以寫入的實體抹除單元中選擇第一實體抹除單元，並使用單頁程式化模式或多頁程式化模式將對應第一寫入指令的資料寫入至第一實體抹除單元的第一實體程式化單元中的步驟
S1207:從可用以寫入的實體抹除單元中選擇第二實體抹除單元，並僅使用單頁程式化模式將對應第一寫入指令的資料寫入至第二實體抹除單元的第二實體程式化單元中的步驟

Claims (21)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述資料寫入方法包括： 從一主機系統接收一第一寫入指令； 判斷所述多個實體抹除單元之中的至少一可用以寫入的實體抹除單元的數量是否大於一第一門檻値； 當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量大於所述第一門檻値時，從所述可用以寫入的實體抹除單元中選擇一第一實體抹除單元，並使用一單頁程式化模式或一多頁程式化模式將對應所述第一寫入指令的資料寫入至所述第一實體抹除單元的至少一第一實體程式化單元中；以及 當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第一門檻値時，從所述可用以寫入的實體抹除單元中選擇一第二實體抹除單元，並僅使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的至少一第二實體程式化單元中。
  2. 如申請專利範圍第1項所述的資料寫入方法，更包括： 判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於一第二門檻値；以及 當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第二門檻値時，執行一有效資料合併操作， 其中所述第二門檻値小於所述第一門檻値。
  3. 如申請專利範圍第2項所述的資料寫入方法，其中執行所述有效資料合併操作的步驟包括： 使用所述多頁程式化模式將使用所述單頁程式化模式寫入的多個有效資料複製至所述多個實體抹除單元之中的一第三實體抹除單元的多個第三實體程式化單元中。
  4. 如申請專利範圍第2項所述的資料寫入方法，更包括： 當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，執行判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於所述第二門檻値的步驟。
  5. 如申請專利範圍第1項所述的資料寫入方法，其中使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的所述第二實體程式化單元中的步驟包括： 當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，使用所述單頁程式化模式將所述第二實體抹除單元中的多個有效資料複製至所述多個實體抹除單元之中的一第四實體抹除單元的至少一第四實體程式化單元中。
  6. 如申請專利範圍第1項所述的資料寫入方法，其中所述第一門檻値為15。
  7. 如申請專利範圍第1項所述的資料寫入方法，其中 所述第一實體程式化單元是由多個第一記憶胞所構成且所述第二實體程式化單元是由多個第二記憶胞所構成， 在所述單頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞以及構成所述第二實體程式化單元的所述多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料，以及 在所述多頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料。
  8. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元；以及 一記憶體管理電路，耦接至所述主機介面與所述記憶體介面，其中 所述主機介面用以從所述主機系統接收一第一寫入指令， 所述記憶體管理電路用以判斷所述多個實體抹除單元之中的至少一可用以寫入的實體抹除單元的數量是否大於一第一門檻値， 當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量大於所述第一門檻値時，所述記憶體管理電路更用以下達一第一指令序列以從所述可用以寫入的實體抹除單元中選擇一第一實體抹除單元，並使用一單頁程式化模式或一多頁程式化模式將對應所述第一寫入指令的資料寫入至所述第一實體抹除單元的至少一第一實體程式化單元中， 當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第一門檻値時，所述記憶體管理電路更用以下達一第二指令序列以從所述可用以寫入的實體抹除單元中選擇一第二實體抹除單元，並僅使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的至少一第二實體程式化單元中。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中 所述記憶體管理電路更用以判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於一第二門檻値，以及 當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第二門檻値時，所述記憶體管理電路更用以執行一有效資料合併操作， 其中所述第二門檻値小於所述第一門檻値。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元，其中在執行所述有效資料合併操作的運作中， 所述記憶體管理電路更用以使用所述多頁程式化模式將使用所述單頁程式化模式寫入的多個有效資料複製至所述多個實體抹除單元之中的一第三實體抹除單元的多個第三實體程式化單元中。
  11. 如申請專利範圍第9項所述的記憶體控制電路單元，其中 當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，所述記憶體管理電路更用以執行判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於所述第二門檻値的運作。
  12. 如申請專利範圍第8項所述的記憶體控制電路單元，其中在使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的所述第二實體程式化單元中的運作中， 當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，所述記憶體管理電路更用以使用所述單頁程式化模式將所述第二實體抹除單元中的多個有效資料複製至所述多個實體抹除單元之中的一第四實體抹除單元的至少一第四實體程式化單元中。
  13. 如申請專利範圍第8項所述的記憶體控制電路單元，其中所述第一門檻値為15。
  14. 如申請專利範圍第8項所述的記憶體控制電路單元，其中 所述第一實體程式化單元是由多個第一記憶胞所構成且所述第二實體程式化單元是由多個第二記憶胞所構成， 在所述單頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞以及構成所述第二實體程式化單元的所述多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料，以及 在所述多頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料。
  15. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中 所述連接介面單元用以從所述主機系統接收一第一寫入指令， 所述記憶體控制電路單元更用以判斷所述多個實體抹除單元之中的至少一可用以寫入的實體抹除單元的數量是否大於一第一門檻値， 當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量大於所述第一門檻値時，所述記憶體控制電路單元更用以下達一第一指令序列以從所述可用以寫入的實體抹除單元中選擇一第一實體抹除單元，並使用一單頁程式化模式或一多頁程式化模式將對應所述第一寫入指令的資料寫入至所述第一實體抹除單元的至少一第一實體程式化單元中，以及 當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第一門檻値時，所述記憶體控制電路單元更用以下達一第二指令序列以從所述可用以寫入的實體抹除單元中選擇一第二實體抹除單元，並僅使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的至少一第二實體程式化單元中。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元更用以判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於一第二門檻値，以及 當所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量非大於所述第二門檻値時，所述記憶體控制電路單元更用以執行一有效資料合併操作， 其中所述第二門檻値小於所述第一門檻値。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中在執行所述有效資料合併操作的運作中， 所述記憶體控制電路單元更用以使用所述多頁程式化模式將使用所述單頁程式化模式寫入的多個有效資料複製至所述多個實體抹除單元之中的一第三實體抹除單元的多個第三實體程式化單元中。
  18. 如申請專利範圍第16項所述的記憶體儲存裝置，其中 當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，所述記憶體控制電路單元更用以執行判斷所述多個實體抹除單元之中的所述可用以寫入的實體抹除單元的數量是否非大於所述第二門檻値的運作。
  19. 如申請專利範圍第15項所述的記憶體儲存裝置，其中在使用所述單頁程式化模式將對應所述第一寫入指令的資料寫入至所述第二實體抹除單元的所述第二實體程式化單元中的運作中， 當所述可複寫式非揮發性記憶體模組在不正常斷電並且重新上電後，所述記憶體控制電路單元更用以使用所述單頁程式化模式將所述第二實體抹除單元中的多個有效資料複製至所述多個實體抹除單元之中的一第四實體抹除單元的至少一第四實體程式化單元中。
  20. 如申請專利範圍第15項所述的記憶體儲存裝置，其中所述第一門檻値為15。
  21. 如申請專利範圍第15項所述的記憶體儲存裝置，其中 所述第一實體程式化單元是由多個第一記憶胞所構成且所述第二實體程式化單元是由多個第二記憶胞所構成， 在所述單頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞以及構成所述第二實體程式化單元的所述多個第二記憶胞之中的每一個第二記憶胞僅儲存1個位元資料，以及 在所述多頁程式化模式中，構成所述第一實體程式化單元的所述多個第一記憶胞之中的每一個第一記憶胞儲存多個位元資料。
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