TWI707972B - 利用奈米元件區域焦耳熱選擇性感測材料沉積以形成奈米感測晶片的方法及其奈米感測晶片 - Google Patents

利用奈米元件區域焦耳熱選擇性感測材料沉積以形成奈米感測晶片的方法及其奈米感測晶片 Download PDF

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Abstract

形成奈米感測晶片的方法包含形成具有可產生區域焦耳熱的複數奈米元件；奈米元件於化學氣相沉積系統或原子層沉積系統中，經施加並控制電壓使奈米元件之感測區經焦耳熱產生適當的溫度，使不同感測材料選擇性沉積在奈米元件之產生焦耳熱區上。本發明更提供藉由上述方法形成的奈米感測晶片，將奈米感測晶片在奈米元件焦耳熱自熱工作，提供適當的反應溫度來感測特定分子。

Description

利用奈米元件區域焦耳熱選擇性感測材料沉積以形成奈米感測晶片的方法 及其奈米感測晶片
本發明係關於一種形成奈米感測晶片的方法，具體而言，本發明係關於一種利用奈米元件區域焦耳熱及化學氣相沉積法或原子層沉積法進行選擇性沉積多種感測材料於奈米元件的方法，以及藉由此方形成的奈米感測晶片。
奈米元件(例如矽奈米線(SNW)場效電晶體或奈米帶(SNB)元件)由於對表面電位有非常高的敏感性，因此常應用於感測領域。然而，奈米元件需要經過特定表面修飾才具有顯著的靈敏度。
習知奈米元件使用的表面修飾技術包含：(1)利用遮罩(shadow mask)，透過蒸鍍或濺鍍沉積材料的遮罩技術、(2)分子藉由特定官能基以物理或化學方式吸附或鍵結於表面而形成薄膜的自組單層(SAM)技術、(3)利用奈米元件焦耳熱將元件上的薄膜燒除，經由掀離製程後透過蒸鍍或濺鍍沉積材料的掀離技術、(4)利用焦耳熱在水溶液中成長材料的技術、或(5)利用焦耳熱將元件上的薄膜燒除，再經由自組單層技術修飾所需 的材料等。
然而，當奈米元件通道尺寸不斷縮小時，遮罩技術、自組單層技術、掀離技術等很難僅在奈米元件通道的特定區域進行選擇性表面修飾。隨著元件越來越小，利用遮罩進行蒸鍍或濺鍍的沉積，很難將材料只選擇沉積在奈米元件通道上，使得沉積在元件外的比例越來越高而不利於輕濃度的感測應用。再者，如欲以掀離技術沉積不同材料於個別奈米元件通道上時，需要針對不同材料重複利用塗覆薄膜、燒除薄膜、掀離薄膜、及蒸鍍或濺鍍材料的製程，而燒除及掀離製程會造成先前已沉積的材料受到汙染或造成剝離，導致奈米元件於感測應用的靈敏度下降或甚至失效。
本發明之一目的在於提供一種形成奈米感測晶片的方法，其有效利用焦耳熱並藉由化學氣相沉積(CVD)或原子層沉積(ALD)，選擇性沉積感測材料於特定區域，該選擇性沉積的區域也是元件通道對表面電位變化感測最靈敏的區域，適合應用於奈米等級感測元件製造。
於一實施例，本發明形成奈米感測晶片的方法包含：形成奈米元件，奈米元件具有可產生焦耳熱區；於化學氣相沉積系統或原子層沉積系統中，使奈米元件之可產生焦耳熱區產生焦耳熱，以及僅於奈米元件之可產生焦耳熱區沉積感測材料。
本發明之另一目的在於提供一種形成奈米感測晶片的方法，其有效利用焦耳熱並藉由化學氣相沉積或原子層沉積，藉由依序施加電壓於不同奈米元件，以依序選擇性沉積不同感測材料於可產生焦耳熱區，不僅簡化製程又不會造成已沉積材料的汙染或剝離。
於另一實施例，本發明形成奈米感測晶片的方法包含：形成複數奈米元件，各奈米元件具有感測區，且感測區可產生焦耳熱；於化學氣相沉積系統或原子層沉積系統中，使複數奈米元件中之第一組的奈米元件之感測區產生焦耳熱，以僅於第一組的奈米元件之感測區沉積第一種感測材料；以及沉積第一種感測材料後，使複數奈米元件中之第二組的奈米元件之感測區產生焦耳熱，以僅於第二組的奈米元件之感測區沉積第二種感測材料，其中第二組的奈米元件不同於第一組的奈米元件，且第二種感測材料不同於第一種感測材料。
本發明之又一目的在於提供一種奈米感測晶片，其由具有多種感測材料的複數奈米元件組成，個別的奈米元件以焦耳熱自熱方式運作在適當工作溫度，奈米結構(奈米線或奈米帶)焦耳熱自熱可有效降低感測時的功率消耗(傳統氣體感測需額外設計熱源並提供較大的功率消耗)，並可應用於多種目標氣體的感測。
於又一實施例，本發明之奈米感測晶片包含複數奈米元件、第一種感測材料及第二種感測材料，其中各奈米元件包含源極、汲極及奈米元件通道，奈米元件通道的兩端電連接源極及汲極，且奈米元件通道包含輕摻雜區；第一種感測材料沉積於複數奈米元件之第一組的奈米元件之輕摻雜區上；第二種感測材料沉積於複數奈米元件之第二組的奈米元件之輕摻雜區，其中第二組的奈米元件不同於第一組的奈米元件，且第二種感測材料不同於第一種感測材料。
相較於習知技術，本發明形成奈米感測晶片的方法利用焦耳熱並藉由化學氣相沉積或原子層沉積，選擇性沉積感測材料於特定區域，適合 應用於奈米等級感測晶片製造。再者，本發明形成奈米感測晶片的方法更可藉由施壓電壓於不同區域產生焦耳熱，並藉由化學氣相沉積或原子層沉積，連續選擇性沉積不同感測材料於產生焦耳熱區域，不僅簡化製程又不會造成已沉積材料的汙染或剝離。此外，本發明之奈米感測晶片能在同一晶片上形成具有不同感測材料修飾的奈米元件，可應用於多種目標氣體的感測，也可以焦耳熱自熱方式運作，可有效降低感測時的功率消耗及元件尺寸，提升氣體感測器的可攜性應用。
1、1’:奈米感測晶片
10:奈米元件
10A:第一組的奈米元件
10B:第二組的奈米元件
20:基板
22:矽基板
24:絕緣層
30:印刷電路板
40:電源供應器
51:氣體入口
52:氣體出口
100:奈米元件通道
101:輕摻雜區
102:重摻雜區
110:源極
120:汲極
130:介電層
132:氧化矽層
134:氮化矽層
210:第一種感測材料
220:第二種感測材料
300:主動層
310:光阻
320:鈍化層
330:光阻
S:間隙
圖1A為本發明一實施例形成奈米元件之示意圖。
圖1B為本發明一實施例放置奈米元件於化學氣相沉積(CVD)或原子層沉積(ALD)系統中，進行選擇性沉積感測材料之示意圖。
圖2為選擇性沉積鉑(Pt)及氧化鋅(ZnO)於奈米元件通道輕摻雜區上，並藉由ALD(或CVD)系統循環沉積次數(時間)調整沉積材料之厚度的原子力顯微鏡(AFM)圖及掃瞄式電子顯微鏡(SEM)圖，其中(a)10次、(b)20次及(c)30次循環沉積材料。
圖3為鉑及氧化鋅之平均厚度與循環沉積次數的關係圖。
圖4為鉑及氧化鋅之平均元件覆蓋長度與循環沉積次數的關係圖。
圖5為選擇性沉積鉑(Pt)及氧化鋅(ZnO)於奈米元件通道輕摻雜區，在固定ALD(或CVD)系統循環沉積次數(時間)下，藉由焦耳溫度(施加電壓)改變沉積材料之厚度的AFM圖及SEM圖，其中(a)24V、(b)28V及(c)32V。
圖6為鉑及氧化鋅之平均厚度與施加電壓的關係圖。
圖7為鉑及氧化鋅之平均元件覆蓋長度與施加電壓的關係圖。
圖8為奈米元件於固定循環沉積次數在不同施加電壓(20V、24V、28V及32V)下選擇性沉積後穿透式電子顯微鏡(TEM)的截面圖。
圖9A及圖9B分別為本發明一實施例之奈米感測晶片之示意圖及剖面圖。
圖10A及圖10B分別為本發明另一實施例之奈米感測晶片之示意圖及剖面圖。
圖11A至圖11I為本發明一實施例形成奈米元件的示意圖。
圖12A為選擇性沉積10nm的鉑於厚度60nm的奈米元件通道的輕摻雜區的奈米感測元件的TEM圖。
圖12B為圖12A之奈米感測元件在焦耳熱自熱下的氫氣感測(例如1000ppm)響應圖。
圖13A為選擇性沉積3nm的鉑於厚度10nm的奈米元件通道的輕摻雜區的奈米感測晶片的TEM圖。
圖13B為圖13A之奈米感測元件在焦耳熱自熱下的氫氣感測(例如1000ppm)響應圖。
本發明提供一種形成奈米感測晶片的方法，尤其是利用焦耳熱及化學氣相沉積法或原子層沉積法，選擇性沉積感測材料於特定區域之形成奈米感測晶片的方法，以應用於奈米等級元件製造、降低感測時的功率消耗、甚而免除已沉積材料的汙染或剝離等。於後參考圖式詳細說明本 發明之實施例。
如圖1A及圖1B所示，於一實施例，形成奈米感測晶片的方法包含：形成奈米元件10，奈米元件10具有可產生焦耳熱區(例如101)；以及於化學氣相沉積系統或原子層沉積系統中，使奈米元件10之可產生焦耳熱區產生焦耳熱，以僅於奈米元件10之可產生焦耳熱區(例如101)沉積感測材料。
具體而言，如圖1A所示，形成奈米元件10之步驟包含：形成具有輕摻雜區101之奈米元件通道100，且輕摻雜區101係作為可產生焦耳熱區。奈米元件10更包含源極110及汲極120，且奈米元件通道100的兩端電連接源極110及汲極120。於一實施例，奈米元件通道100較佳更包含兩個重摻雜區102，且兩個重摻雜區102設置於輕摻雜區101的兩端並分別鄰接源極110及汲極120。於一實施例，奈米元件通道100包含半導體材料，且奈米元件通道100可由奈米帶(或奈米線)所構成，但不以此為限。於其他實施例，奈米元件通道100可包含任何合宜的半導體材料。依據實施應用，摻雜區可為n型摻雜或p型摻雜。於一實施例，奈米元件可為具有n+/n-/n+摻雜的雙接面多晶矽奈米元件，例如矽奈米元件包含長度2微米的n-輕摻雜區(例如101)及長度5.5微米的n+重摻雜區(例如102)於n-輕摻雜區的兩端，但不以此為限。於其他實施例，奈米元件通道100可為具有p+/p-/p+摻雜的雙接面多晶或單晶奈米元件，且各摻雜區的長度可依據實際應用變化。於一實施例，輕摻雜區101的摻雜劑量較佳小於1x1014/cm2，且重摻雜區102的摻雜劑量較佳大於1x1015/cm2，以使得輕摻雜區101具有相對較大的功率耗損而可產生焦耳熱。換句話說，輕摻雜區101係作為奈米元件10的可產生焦耳熱區。舉例 而言，n型摻雜的摻雜質較佳為磷或砷，且n-輕摻雜區的摻雜劑量較佳約為8x1013/cm2，而n+重摻雜區的摻雜劑量較佳約為3x1015/cm2。藉此，n-輕摻雜區及n+重摻雜區的電阻可分別約為30.3kΩ及6.06kΩ，使得n-輕摻雜區的功率耗損約為n+重摻雜區的五倍以上。
如圖1A所示，形成奈米感測晶片之步驟包含：形成複數個奈米元件10。具體而言，複數個奈米元件10以陣列方式形成於基板20上。舉例而言，基板20較佳為半導體基板或絕緣層上半導體基板，例如矽基板或絕緣層上矽基板。於此實施例，複數個奈米元件10形成於矽基板22及絕緣層(例如氧化層)24堆疊的基板20上，但不以此為限。複數個奈米元件10較佳依據欲沉積的感測材料分組配置，使得各組的奈米元件10可獨立控制施加電壓。舉例而言，複數個奈米元件可依據欲沉積的感測材料區分為第一組的奈米元件10A及第二組的奈米元件10B，其中各組10A、10B包含至少一個奈米元件10，且於此實施例包含例如五個奈米元件10，但不以此為限。於同一組中，各奈米元件通道100連接相同的源極110及汲極120，而可有效控制同組的奈米元件。在此需注意，各組所包含的奈米元件數目為一個以上，且各組所包含的奈米元件數目可相同或不同。再者，欲沉積相同感測材料的複數奈米元件不限於分成一組，亦可依據實際應用分成多組。
如圖1B所示，將包含複數奈米元件10的基板20放置於化學氣相沉積系統或原子層沉積系統的反應室中，複數奈米元件10透過印刷電路板30經由導線連接外部的電源供應器40。具體而言，經由電源供應器40及印刷電路板30，可控制施加電壓於奈米元件10，使得奈米元件10的輕摻雜區101產生焦耳熱，並於奈米元件10的輕摻雜區101沉積感測材料(如圖1A 虛線所示區域)。舉例而言，在施加電壓於奈米元件10而使其輕摻雜區101產生焦耳熱以局部加熱使輕摻雜區101溫度升高時，將反應氣體經由氣體入口51導入反應室，而藉由例如化學氣相沉積(CVD)或原子層沉積(ALD)的方法，將感測材料沉積在奈米元件10的輕摻雜區101上，且殘餘氣體可經由氣體出口52離開反應室。在此需注意，可經由電源供應器40控制施加於奈米元件10的電壓，進而控制輕摻雜區101的溫度，並利用循環沉積次數(或時間)及施加電壓來控制感測材料的沉積厚度。
再者，當複數奈米元件欲沉積多種感測材料時，可藉由控制施加電壓於不同的奈米元件而依序選擇性沉積不同感測材料於不同的奈米元件。於一實施例，使奈米元件之可產生焦耳熱區產生焦耳熱之步驟包含：使複數個奈米元件之第一組的奈米元件10A之可產生焦耳熱區(例如101)產生焦耳熱，以僅於第一組的奈米元件10A之可產生焦耳熱區沉積感測材料(例如圖9A的第一種感測材料210)。具體而言，經由電源供應器40及印刷電路板30，可控制僅施加電壓於第一組的奈米元件10A，使得第一組的奈米元件10A的奈米元件通道100的輕摻雜區101產生區域焦耳熱，以僅於第一組的奈米元件10A的輕摻雜區101沉積感測材料(例如圖9A的第一種感測材料210)。舉例而言，在施加電壓於第一組的奈米元件10A而使其輕摻雜區101產生焦耳熱以局部加熱使輕摻雜區101溫度升高時，將反應氣體經由氣體入口51導入反應室，而藉由例如電漿輔助化學氣相沉積或電漿輔助原子層沉積的方法，將第一種感測材料210僅沉積在第一組的奈米元件10A的輕摻雜區101上，以達到第一種感測材料210的選擇性沉積。
本發明形成奈米感測晶片的方法更包含：使複數個該奈米元件10之第二組的奈米元件10B之可產生焦耳熱區產生焦耳熱，以僅於第二組的奈米元件10B之可產生焦耳熱區沉積另一感測材料(例如圖9A的第二種感測材料220)，第二組的奈米元件10B不同於第一組的奈米元件10A，且另一感測材料不同於第一種感測材料。舉例而言，於第一種感測材料210沉積後，經由電源供應器40及印刷電路板30，可控制僅施加電壓於第二組的奈米元件10B，使得第二組的奈米元件10B的奈米元件通道100的輕摻雜區101產生區域焦耳熱，以僅於第二組的奈米元件10B的輕摻雜區101沉積另一感測材料(例如圖9A的第二種感測材料220)。舉例而言，在施加電壓於第二組的奈米元件10B而使其輕摻雜區101產生焦耳熱以局部加熱使輕摻雜區101溫度升高時，將另一反應氣體經由氣體入口51導入反應室，而藉由例如電漿輔助化學氣相沉積或電漿輔助原子層沉積的方法，將第二種感測材料220僅沉積在第二組的奈米元件10B的輕摻雜區101上，以達到第二種感測材料220的選擇性沉積。
於上述實施例中，第一種感測材料210及第二種感測材料220可各為金屬材料或金屬氧化物半導體材料。於一實施例，金屬材料可選自於鉑、鈀、鎢及銥所組成的群組，但不以此為限。金屬氧化物材料可選自於氧化錫、氧化鋅、三氧化二鋁、氧化鎢及二氧化鉿所組成的群組，但不以此為限。於後，舉例說明本發明形成奈米感測晶片之方法利用奈米元件區域焦耳熱及電漿輔助原子層沉積法進行鉑及氧化鋅的選擇性沉積實施例。
具體而言，藉由電漿輔助原子層沉積法將鉑沉積於第一組的奈米元件10A之輕摻雜區101時，可於施加電壓於第一組的奈米元件10A之 輕摻雜區101使其產生焦耳熱的狀態下，通入鉑的前驅物，例如MeCpPtMe3(三甲基(甲基環戊二烯)鉑，Trimethyl-(methylcyclopentadienyl)Platinum))，再經由例如氧氣電漿處理而於第一組的奈米元件10A之輕摻雜區101沉積鉑。接者，藉由電漿輔助原子層沉積法將氧化鋅沉積於第二組的奈米元件10B的奈米元件通道100之輕摻雜區101時，可於施加電壓於第二組的奈米元件10B的奈米元件通道100之輕摻雜區101使其產生焦耳熱的狀態下，通入氧化鋅的前驅物，例如二乙烯鋅(diethylzinc，DEZ)，再經由例如氧氣電漿處理而僅於第二組的奈米元件10B之輕摻雜區101沉積氧化鋅。在此需注意，可依據實際應用，選擇欲沉積的感測材料，並依據欲沉積的感測材料選擇合宜的前驅物，而於不同的奈米元件上沉積不同的感測材料，不以實施例所示為限。
圖2為選擇性沉積鉑(Pt)及氧化鋅(ZnO)於奈米元件通道n-輕摻雜區，並藉由原子層沉積(或化學氣相沉積)循環沉積次數(時間)調整沉積材料之厚度的AFM圖及SEM圖，其中(a)10次、(b)20次及(c)30次循環沉積材料。如圖2所示，在施加電壓20V時，經過10次循環沉積次數後，鉑及氧化鋅的奈米結構(nanoclusters)可形成於奈米元件通道的n-輕摻雜區表面。當循環沉積次數增加到20次及30次時，鉑及氧化鋅的奈米結構聚集增強以增加材料厚度。
再者，原子力顯微鏡亦可用於特性化在n-輕摻雜區的感測材料平均厚度及平均元件覆蓋長度。如圖3所示，以鉑而言，10次循環沉積次數後，其平均厚度為3.85±1.1nm，20次循環沉積次數後，其平均厚度為15.23±1.23nm，及30次循環沉積次數後，其平均厚度為24.12±1.02nm，其中每循 環平均成長速率(GPC)為8.04Å/次。以氧化鋅而言，10次循環沉積次數後，其平均厚度為4.12±0.83nm，20次循環沉積次數後，其平均厚度為23.12±1.27nm，及30次循環沉積次數後，其平均厚度為57.64±0.82nm，其中每循環平均成長速率(GPC)為19.21Å/次。如圖4所示，以鉑而言，10次循環沉積次數後，其平均元件覆蓋長度為0.656±0.03微米(μm)，20次循環沉積次數後，其平均元件覆蓋長度為0.734±0.02微米，及30次循環沉積次數後，其平均元件覆蓋長度為0.97±0.02微米。以氧化鋅而言，10次循環沉積次數後，其平均元件覆蓋長度為0.48±0.03微米，20次循環沉積次數後，其平均元件覆蓋長度為0.694±0.02微米，及30次循環沉積次數後，其平均元件覆蓋長度為1.103±0.03微米。在相同的條件下，氧化鋅之沉積速率比鉑快約2.3倍，因此氧化鋅奈米結構的尺寸比鉑奈米結構的尺寸大。
圖5為選擇性沉積鉑(Pt)及氧化鋅(ZnO)於奈米元件通道的n-輕摻雜區，在固定原子層沉積(或化學氣相沉積)系統循環沉積次數(時間)下，藉由焦耳溫度(施加電壓)改變沉積材料之厚度的AFM圖及SEM圖，其中(a)24V、(b)28V及(c)32V。如圖5所示，固定循環沉積次數為10次，n-輕摻雜區的溫度增加時，奈米結構的凝聚越明顯。如圖6所示，以鉑而言，施加電壓24V時，其平均厚度為5.18±1.01nm，施加電壓28V時，其平均厚度為11.2±1.01nm，及施加電壓32V時，其平均厚度為26.7±1.02nm。以氧化鋅而言，施加電壓24V時，其平均厚度為7.8±1.02nm，施加電壓28V時，其平均厚度為18.8±1.02nm，及施加電壓32V時，其在兩側的平均厚度為38.8±1.23nm，而在中央的平均厚度為4.4±1.02nm。如圖7所示，以鉑而言，施加電壓24V時，其平均元件覆蓋長度為1.09±0.02微米，施加電壓28V時，其平均元件 覆蓋長度為1.36±0.04微米，及施加電壓32V，其平均元件覆蓋長度為0.88±0.02微米。以氧化鋅而言，施加電壓24V時，其平均元件覆蓋長度為1.14±0.03微米，施加電壓28V時，其平均元件覆蓋長度為1.437±0.06微米，及施加電壓32V時，其平均元件覆蓋長度為0.9±0.03微米。選擇性沉積鉑及氧化鋅時，施加電壓28V可達到最大的平均元件覆蓋長度。施加電壓32V時，會因為元件通道表面溫度過高導致高遷移率，而使鉑的平均元件覆蓋長度下降，但在n-輕摻雜區中央會形成較大的奈米結構。
圖8為在固定循環沉積次數下以不同施加電壓(20V、24V、28V及32V)沉積鉑於奈米元件的截面TEM圖。如圖8所示，當施加電壓為24V或28V時(例如左下圖、右上圖)，鉑可完整地包覆矽奈米元件的輕摻雜區，形成三閘狀包覆結構(trigate-like structure)。當施加電壓為20V或32V時(例如左上圖、右下圖)，矽奈米元件通道是被鉑奈米粒子而不是鉑薄膜所包覆。換言之，在較低的施加電壓及循環沉積次數(例如24V及10次)的條件下，鉑及氧化鋅的選擇性沉積具有類似三閘狀的表面包覆。
再者，上述實施例中形成奈米元件方法可做為奈米感測晶片應用，例如感測氣體的奈米感測晶片，而能在同一晶片上形成具有不同感測材料的奈米元件，可應用於多種目標氣體的感測，也可以焦耳熱自熱方式運作，有效降低感測時的功率消耗。當上述奈米元件應用於奈米感測晶片時，奈米帶或奈米線係作為奈米元件的感測區或通道區。如圖9A及圖9B所示，於一實施例，奈米感測晶片1包含複數奈米元件10、第一種感測材料210及第二種感測材料220。各奈米元件10包含源極110、汲極120及奈米元件通道100，其中奈米元件通道100的兩端連接源極110及汲極120，且奈米元件通道100包含輕摻雜區101。第一種感測材料210沉積於複數奈米元件之第一組的奈米元件10A之輕摻雜區101。第二種感測材料220沉積於複數奈米元件之第二組的奈米元件10B之輕摻雜區101，其中第二組的奈米元件10B不同於第一組的奈米元件10A，且第二種感測材料220較佳不同於第一種感測材料210。
具體而言，複數奈米元件可具有類似圖1A所示的配置。舉例而言，複數個奈米元件依據感測材料分組配置，使得各組的奈米元件可獨立運作，以使第一種感測材料210及第二種感測材料220可分別感測不同的氣體。舉例而言，複數奈米元件10可依據第一種感測材料210及第二種感測材料220區分為第一組的奈米元件10A及第二組的奈米元件10B，其中各組包含至少一個奈米元件(例如五個)。於一實施例，在第一組的奈米元件10A或第二組的奈米元件10B中，奈米元件通道100為平行排列且相鄰的奈米元件通道100之間的間隔大於或等於1微米，但不以此為限。於同一組中，各奈米元件通道100連接相同的源極110及汲極120，而可有效控制同組的奈米元件10的溫度，但不以此為限。
再者，各奈米元件10具有類似圖1A所示的結構。舉例而言，奈米元件通道100可為具有n+/n-/n+摻雜或p+/p-/p+摻雜的雙接面多晶或單晶奈米元件通道，其中輕摻雜區101的摻雜劑量較佳小於1x1014/cm2，且重摻雜區102的摻雜劑量較佳大於1x1015/cm2，以使得輕摻雜區101具有相對較大的功率耗損而可產生焦耳熱，但不以此為限。在此需注意，奈米元件的細節可參照圖1A的相關說明，於此不再贅述。
如圖9B所示，各奈米元件10更包含介電層130，其中介電層 130設置奈米元件通道100及第一種感測材料210或第二種感測材料220之間。於一實施例，介電層130可為氧化層或氮化層的單層結構。於另一實施例，介電層130可為氧化層及氮化層的雙層結構。舉例而言，可形成氧化矽及氮化矽的堆疊結構於矽奈米元件通道上。
第一種感測材料210及第二種感測材料220可依據上述實施例利用焦耳熱及電漿輔助化學氣相沉積或電漿輔助原子層沉積，藉由依序施加電壓於第一組的奈米元件10A及第二組的奈米元件10B，而分別依序選擇性沉積於對應第一組的奈米元件10A的輕摻雜區101的介電層130上及對應第二組的奈米元件10B的輕摻雜區101的介電層130上。亦即，第一種感測材料210及第二種感測材料220形成於介電層130上，並分別對應第一組的奈米元件10A的輕摻雜區101及第二組的奈米元件10B的輕摻雜區101。如上所述，第一種感測材料210及第二種感測材料220可各為金屬材料或金屬氧化物半導體材料。舉例而言，金屬材料可選自於鉑、鈀、鎢及銥所組成的群組，但不以此為限。金屬氧化物半導體材料可選自於氧化錫、氧化鋅、三氧化二鋁、氧化鎢及二氧化鉿所組成的群組，但不以此為限。舉例而言，第一種感測材料210可為鉑，而第二種感測材料220可為氧化鋅，以分別用以感測不同氣體，例如氫氣及氧氣。在此需注意，感測材料的選用可依據所欲感測的目標氣體而定，不限於實施例中的金屬材料或金屬氧化物半導體材料。
於另一實施例，如圖10A及圖10B所示，奈米感測晶片1’的複數奈米元件可為懸吊式奈米元件，其中奈米元件與基板之間具有間隙S。於一實施例，奈米元件通道與基板之間的間隙S較佳大於或等於7微米，且 相鄰的奈米元件通道之間的間隔較佳大於或等於7微米，以使得奈米元件與周遭氣體反應時具有三維的有效作用空間。懸吊式奈米元件可利用沉積、微影、蝕刻、離子佈植等半導體製程製造，再藉由本發明利用焦耳熱及化學氣相沉積或原子層沉積的方法，進行感測材料的選擇性沉積。舉例而言，如圖11A所示，可於矽基板22上形成絕緣層24，例如於矽晶圓上形成例如7000奈米的氧化層，並於絕緣層上形成主動層300，例如於氧化層上形成70奈米的矽層。接著，如圖11B，圖案化主動層300以界定奈米元件，例如利用微影、蝕刻等製程於矽層上界定源極110、汲極120及奈米元件通道100的圖案。如圖11C所示，於奈米元件進行第一次摻雜質佈植，以形成輕摻雜區101。具體而言，於源極110、汲極120及奈米元件通道100的圖案進行劑量為例如3x1013/cm2的第一次摻雜質佈植。然後，如圖11D所示，進行第二次摻雜質佈植，以於輕摻雜區101的兩端形成重摻雜區102。具體而言，於第一次摻雜質佈植後，先利用光阻310作為遮罩覆蓋輕摻雜區101，然後於未遮罩的區域(例如源極110、汲極1120)進行劑量為例如5x1015/cm2的第二次摻雜質佈植。在此需注意，圖11D雖繪示光阻310僅局部覆蓋部分的奈米元件通道100作為輕摻雜區101，然而於其他實際應用，光阻310可覆蓋整個奈米元件通道100，使整個奈米元件通道100為輕摻雜區101，而源極110及汲極120作為連接輕摻雜區101的重摻雜區。如圖11E所示，於奈米元件通道110上形成介電層130。舉例而言，於第二次摻雜質佈植後，剝除光阻310，然後依序形成例如5nm的氧化矽層132及例如10nm的氮化矽層134於奈米元件通道100。在此需注意，圖11E的步驟完成後，可完成非懸吊式奈米元件的製作(例如圖1A所示的奈米元件10)。之後執行圖11F至圖11I的步驟，可完 成懸吊式奈米元件的製作。
如圖11F所示，形成鈍化層320覆蓋奈米元件。具體而言，沉積例如TEOS(四乙氧基矽烷)的氧化層於矽晶圓上。接著，如圖11G及圖13H所示，圖案化鈍化層320，以界定感測區(通道區)。例如，圖案化TEOS氧化層，以界定奈米元件通道區100，亦即利用光阻330作為遮罩覆蓋源極110及汲極120，去除部分TEOS氧化層，以裸露出奈米元件通道100。接著，如圖11I所示，利用濕蝕刻技術，去除奈米元件通道100下方的絕緣層24，使得奈米元件通道100下方形成間隙S。舉例而言，利用氫氟酸(HF)濕蝕刻，去除奈米元件通道100下方的氧化層，而使得奈米元件與矽基板22(或剩餘氧化層)之間具有間隙S，進而成為懸吊式奈米元件。接著，使用本發明利用焦耳熱及化學氣相沉積或原子層沉積的方法，依序於不同奈米元件的奈米元件通道100的輕摻雜區101選擇性沉積不同的感測材料，而可完成如圖10A及圖10B所示的懸吊式奈米感測晶片。
圖12A為選擇性沉積10nm的鉑於厚度為60nm的奈米元件通道的n-輕摻雜區的奈米感測晶片的TEM圖，而圖12B為圖12A之奈米感測晶片在焦耳熱自熱下的氫氣感測(例如1000ppm)響應圖。由圖12A及圖12B可知，奈米元件通道厚度為60nm的奈米感測晶片，即使在焦耳熱自熱運作下仍需要15V的電壓才能得到約2.1%的氫氣響應，使得氣體感測的消耗功率約為16nW。圖13A為選擇性沉積3nm的鉑於厚度10nm的奈米元件通道的n-輕摻雜區的奈米感測晶片的TEM圖，而圖13B為圖13A之奈米感測晶片在焦耳熱自熱下的氫氣感測(例如1000ppm)響應圖。由圖13A及圖13B可知，奈米元件通道厚度為10nm的奈米感測晶片，在焦耳熱自熱僅需1V的電壓即可 得到約97%的氫氣響應。再者，由於n-輕摻雜區的體積由圖11A的0.5μm x 2μm x 60nm縮減為0.35μm x 1μm x 10nm，使得氣體感測的焦耳熱自熱電壓由15V減為1V，氣體感測的消耗功率也從約16nW降低至約1nW。
換言之，奈米元件通道的厚度會顯著影響氣體感測的靈敏度及感測的功率消耗。於一實施例，奈米元件通道的厚度較佳小於德拜長度(Debye length)，藉此可降低感測時焦耳熱自熱的功率消耗。德拜長度為電荷載子淨靜電效應的度量及靜電效應持續的長度(即表示電荷屏蔽效應的特性)。舉例而言，奈米元件為n+/n-/n+摻雜的雙接面多晶或單晶奈米元件時，奈米元件通道可由奈米帶或奈米線構成，且奈米帶的厚度或奈米線的直徑較佳小於20奈米。
相較於習知技術，本發明利用奈米元件區域焦耳熱於化學氣相沉積系統或原子層沉積系統中，選擇性沉積金屬及/或金屬氧化物半導體於奈米元件的輕摻雜區，適合應用於奈米等級元件製造。再者，本發明利用奈米元件區域焦耳熱於化學氣相沉積系統或原子層沉積系統中，藉由依序施加電壓於不同區域，以依序選擇性沉積不同感測材料於特定區域，不僅簡化製程又不會造成已沉積材料的汙染或剝離。此外，本發明將不同材料選擇性沉積在個別奈米元件表面，而選擇性沉積的區域也是元件對表面電位變化感測最靈敏的區域。於氣體感測應用時，個別奈米元件可分別進行焦耳熱自熱，將各奈米元件的表面提升至最佳反應溫度(例如不同感測材料與待測目標氣體的反應溫度不同)，而可達到最佳化的氣體感測。焦耳熱自熱也降低傳統氣體感測元件進行氣體感測時所需的功率消耗(>25mW/元件)。本發明之奈米感測晶片可應用焦耳熱自熱的多氣體感測，提升氣體感 測器的靈敏度及可攜性，適合應用於環境氣體監控或人體乎出氣體的疾病檢測。
本發明已由上述實施例加以描述，然而上述實施例僅為例示目的而非用於限制。熟此技藝者當知在不悖離本發明精神下，於此特別說明的實施例可有例示實施例的其他修改。因此，本發明範疇亦涵蓋此類修改且僅由所附申請專利範圍限制。
1‧‧‧奈米感測晶片
10‧‧‧奈米元件
10A‧‧‧第一組的奈米元件
10B‧‧‧第二組的奈米元件
20‧‧‧基板
22‧‧‧矽基板
24‧‧‧絕緣層
100‧‧‧奈米元件通道
101‧‧‧輕摻雜區
102‧‧‧重摻雜區
110‧‧‧源極
120‧‧‧汲極
130‧‧‧介電層
210‧‧‧第一種感測材料
220‧‧‧第二種感測材料

Claims (22)

  1. 一種形成奈米感測晶片的方法，包含：形成一奈米元件，該奈米元件具有一可產生焦耳熱區；以及於一化學氣相沉積系統或一原子層沉積系統中，使該奈米元件之該可產生焦耳熱區產生焦耳熱，並僅於該奈米元件之該可產生焦耳熱區沉積一感測材料。
  2. 如請求項1所述的形成奈米感測晶片的方法，其中形成該奈米元件之步驟包含：形成複數個該奈米元件，且使該奈米元件之該可產生焦耳熱區產生焦耳熱之步驟包含：使該些奈米元件之一第一組的該奈米元件之該可產生焦耳熱區產生焦耳熱，以僅沉積該感測材料於該第一組的該奈米元件之該可產生焦耳熱區。
  3. 如請求項2所述的形成奈米感測晶片的方法，更包含：使該些奈米元件之一第二組的該奈米元件之該可產生焦耳熱區產生焦耳熱，以僅沉積另一感測材料於該第二組的該奈米元件之該可產生焦耳熱區，該第二組的該奈米元件不同於該第一組的該奈米元件，且該另一感測材料不同於該感測材料。
  4. 如請求項3所述的形成奈米感測晶片的方法，其中使該些奈米元件之該第一組或該第二組的該奈米元件之該可產生焦耳熱區產生焦耳熱之步驟包含：施加電壓至該第一組或該第二組的該奈米元件。
  5. 如請求項1所述的形成奈米感測晶片的方法，其中形成該奈米元件之步驟包含：形成具有一輕摻雜區及兩個重摻雜區之一奈米元件通道，而該輕摻雜區係作為該可產生焦耳熱區。
  6. 如請求項1所述的形成奈米感測晶片的方法，其中該感測材料選自於鉑、鈀、鎢、銥、氧化錫、氧化鋅、氧化鎢、三氧化二鋁及二氧化鉿所組成的群組。
  7. 一種形成奈米感測晶片的方法，包含：形成複數奈米元件，各該奈米元件具有一感測區，且該感測區可產生焦耳熱；於一化學氣相沉積系統或一原子層沉積系統中，使該些奈米元件中之一第一組的該奈米元件之該感測區產生焦耳熱，以僅於該第一組的該奈米元件之該感測區沉積一第一種感測材料；以及沉積該第一種感測材料後，使該些奈米元件中之一第二組的該奈米元件之該感測區產生焦耳熱，以僅於該第二組的該奈米元件之該感測區沉積一第二種感測材料，其中該第二組的該奈米元件不同於該第一組的該奈米元件，且該第二種感測材料不同於該第一種感測材料。
  8. 如請求項7所述的形成奈米感測晶片的方法，其中形成該複數奈米元件之步驟包含形成陣列配置的該些奈米元件，且各該感測區包含具有兩重摻雜區及一輕摻雜區的一奈米元件通道，該輕摻雜區設置於兩重摻雜區之間，且該輕摻雜區為可產生焦耳熱之區域。
  9. 如請求項7所述的形成奈米感測晶片的方法，其中該第一種感測材料及該第二種感測材料各為金屬材料或金屬氧化物半導體材料。
  10. 如請求項9所述的形成奈米感測晶片的方法，其中該金屬材料選自於鉑、鈀、鎢及銥所組成的群組，且該金屬氧化物材料選自於氧化錫、氧化鋅、氧化鎢、三氧化二鋁及二氧化鉿所組成的群組。
  11. 一種奈米感測晶片，包含：複數奈米元件，各該奈米元件包含一源極、一汲極及一奈米元件通道，該奈米元件通道的兩端連接該源極及該汲極，且該奈米元件通道包含一輕摻雜區；一第一種感測材料沉積於該些奈米元件之一第一組的該奈米元件之該輕摻雜區；以及一第二種感測材料沉積於該些奈米元件之一第二組的該奈米元件之該輕摻雜區，其中該第二種感測材料不同於該第一種感測材料，且該第一組的該奈米元件及該第二組的該奈米元件以焦耳熱自熱方式運作於不同的工作溫度以藉由該第一感測材料及該第二感測材料分別感測不同氣體。
  12. 如請求項11所述的奈米感測晶片，其中各該奈米元件更包含一介電層，該介電層設置該奈米元件通道與該第一種感測材料或該第二種感測材料之間。
  13. 如請求項12所述的奈米感測晶片，其中在該第一組的該奈米元件或第二組的該奈米元件中，該奈米元件通道為平行排列且相鄰的該奈米元件通道之間的間隔大於或等於1微米。
  14. 如請求項12所述的奈米感測晶片，其中該些奈米元件形成於一基板，各該奈米元件通道與該基板之間具有一間隙，且該第一感測材料或該第二感測材料裸露環繞於該奈米元件通道並與該基板相間隔。
  15. 如請求項14所述的奈米感測晶片，其中該間隙大於或等於7微米，且相鄰的該奈米元件通道之間的間隔大於或等於7微米。
  16. 如請求項11所述的奈米感測晶片，其中該第一組的該奈米元件及該第二組的該奈米元件可被施加電壓而獨立運作，以於該輕摻雜區產生該焦耳熱自熱。
  17. 如請求項11所述的奈米感測晶片，其中該第一種感測材料及該第二種感測材料各為金屬材料或金屬氧化物半導體材料。
  18. 如請求項17所述的奈米感測晶片，其中該金屬材料選自於鉑、鈀、鎢及銥所組成的群組，且該金屬氧化物半導體材料選自於氧化錫、氧化鋅、三氧化二鋁、氧化鎢及二氧化鉿所組成的群組。
  19. 如請求項11所述的奈米感測晶片，其中該奈米元件通道更包含兩個重摻雜區，該兩個重摻雜區設置於該輕摻雜區的兩端並分別鄰接該源極及該汲極，該輕摻雜區的摻雜劑量小於1x1014/cm2且當施加電壓於該奈米元件時，該輕摻雜區能產生該焦耳熱自熱，且該重摻雜區的摻雜劑量大於1x1015/cm2。
  20. 如請求項11所述的奈米感測晶片，其中該奈米元件通道由一奈米帶或一奈米線構成，該奈米帶的厚度或該奈米線的直徑小於20奈米。
  21. 如請求項11所述的奈米感測晶片，其中該奈米元件通道由一奈米帶或一奈米線構成，該奈米帶的厚度或該奈米線的直徑小於德拜長度。
  22. 如請求項11所述的奈米感測晶片，其中該奈米元件為n+/n-/n+摻雜的雙接面多晶或單晶奈米元件，且該奈米元件通道的厚度小於20奈米。
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