TWI706410B - 具有垂直閘極結構之記憶裝置 - Google Patents

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TWI706410B
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Abstract

一種記憶裝置包含基板上的絕緣層上方的複數個位元線堆疊 與複數個垂直閘極結構，位元線堆疊與多個絕緣條帶交錯，垂直閘極結構設置於位元線堆疊之間。垂直通道結構與記憶體元件設置於垂直閘極結構之外表面與位元線堆疊中的絕緣條帶之側壁之間。垂直通道結構提供介於位元線堆疊中的相鄰位元線之間的通道。複數個字元線電晶體分別設置於多個垂直閘極結構上方且連接至多個垂直閘極結構。複數條字元線設置於多個字元線電晶體上方且連接至多個字元線電晶體。記憶裝置包含連接至位元線的電路，以施加位元線電壓與源極線電壓於位元線。

Description

具有垂直閘極結構之記憶裝置
本技術有關於高密度記憶裝置，且特別有關於具有多個記憶胞平面配置以提供三維陣列(three-dimensional 3D array)的記憶裝置。
隨著多個積體電路(integrated circuits)中的多個裝置之臨界尺寸(critical dimensions)縮小至一般記憶胞技術之極限，設計者已想要用以堆疊多個記憶胞平面之技術以達成更大的儲存容量(storage capacity)，且達成更低的每位元成本(costs per bit)。例如，Lai等人之《一種多層堆疊的薄膜電晶體NAND型快閃記憶體》(2006年12月11-13日。IEEE國際電子元件會議)與Jung等人之《使用在ILD和TANOS結構上堆疊單晶矽層的三維堆疊NAND快閃記憶體技術以超過30奈米節點》(2006年12月11-13日。IEEE國際電子元件會議)中，將薄膜電晶體(thin-film transistor)技術運用於電荷捕捉記憶體(charge trapping memory)技術。
平面NOR快閃記憶體係為用於高速應用之隨機存取記憶體，但其受限於密度。三維堆疊NAND快閃記憶體具有比平面NOR快閃記憶體更高的密度，但其並非隨機存取記憶體且具有相對較低的運作速度。
有需要提供具有更高密度、隨機存取且更高的運作速度之三維堆疊積體電路記憶體之技術。
提供一種具有垂直閘極結構之隨機存取三維NOR記憶裝置。記憶裝置包含基板上的絕緣層上方的複數個位元線堆疊與複數個垂直閘極結構，複數個位元線堆疊與多個絕緣條帶交錯，複數個垂直閘極結構設置於多個位元線堆疊之間。多個垂直通道結構與多個記憶體元件設置於複數個垂直閘極結構之多個外表面與多個位元線堆疊中的多個絕緣條帶之多個側壁之間。多個垂直通道結構可提供多個通道，該些通道介於多個位元線堆疊中的多條相鄰位元線之間。
複數個位元線堆疊被多個溝槽分開，溝槽具有一第一寬度。多個絕緣結構使多個溝槽中的多個垂直閘極結構、多個垂直通道結構與多個記憶體元件分開。絕緣結構具有一第二寬度，第二寬度大於第一寬度。
在一繪示的示例中，複數個字元線電晶體分別設置於複數個垂直閘極結構上方且分別連接至複數個垂直閘極結構。複數條字元線設置於多個字元線電晶體上方且連接至多個字元線電晶體。多個字元線電晶體包含多個字元線電晶體通道結構，多個字元線電晶體通 道結構之多個下端分別連接至多個垂直閘極結構，且多個字元線電晶體通道結構之多個上端分別連接多個著陸墊，多條字元線透過接至多個著陸墊之多個接點連接至多個字元線電晶體。垂直閘極結構具有一第三寬度，且字元線電晶體通道結構具有一第四寬度，第四寬度小於第三寬度。
記憶裝置可包含連接至多條位元線的電路以施加位元線電壓與字元線電壓於多條位元線。電路可裝配以選擇特定記憶胞，特定記憶胞設置於特定垂直閘極結構與特定位元線堆疊中的特定絕緣條帶之側壁之間的交叉點，特定絕緣條帶設置於特定位元線堆疊中的第一位元線與第二位元線之間，且接觸特定位元線堆疊中的第一位元線與第二位元線。為了在讀取期間選擇特定記憶胞，電路可裝配以執行多個步驟，包含：打開連接至特定垂直閘極結構的特定字元線電晶體；施加字元線電壓於特定字元線，特定字元線連接至特定字元線電晶體；施加位元線電壓於特定位元線堆疊中的第一位元線；及施加源極線電壓於特定位元線堆疊中的第二位元線。
位元線電壓可為汲極側電壓(drain side voltage)(例如VCC)，且源極線電壓可為源極側電壓(source side voltage)(例如0伏特)。特定位元線堆疊中除了第一位元線與第二位元線以外的多條其他位元線可為浮接。這些步驟呈現的順序不一定表示這些步驟執行的順序。例如，可在施加字元線電壓之前或之後施加位元線電壓與源極線 電壓。例如，可在字元線電壓施加於特定字元線之前或之後打開特定字元線電晶體。
在一實施例中，第一位元線與第二位元線可設置於多個位元線堆疊之頂階層之下的多個階層，這樣頂階層之多條位元線作為虛置(dummy)位元線。
亦提供一種用以製造如此處所述之記憶裝置的方法。
本技術之其他多個方面與益處可藉由檢閱以下多個附圖、實施方式與申請專利範圍加以理解。
100:記憶裝置
201:絕緣層
205、305:絕緣條帶
220:硬遮罩
311-316、321-326、331-336:位元線
351、352:溝槽
405、406:側壁
410:通道膜
420:記憶材料層
430:導電材料
511、512、513:垂直通道結構
521、522、523:記憶體元件
531、532、533、541、542、543:垂直閘極結構
551-554:孔洞
651-654:絕緣結構
705:第一絕緣層
710:導電層
715:第二絕緣層
811、812:水平導電線
820:絕緣填充物
901:孔洞
902:孔洞寬度
910、920:字元線電晶體
911:絕緣間隔物
912:字元線電晶體通道結構
912v:垂直通道膜
912h:水平通道膜
913:絕緣材料
931-936:著陸墊
1010:絕緣材料層
1021、1022:接點
1031、1032、1033:字元線
1111-1115、1211-1215、1221-1225:記憶胞
1223A:第一單通道記憶胞
1223B:第二單通道記憶胞
1310、1320、1330、1340、1350:步驟
1400:積體電路記憶裝置
1450:位元線解碼器
1452:電路
1455:位元線
1460:記憶體陣列
1463:字元線解碼器
1464:字元線
1465:匯流排
1467:資料匯流排
1466、1468:方塊
1469:控制器
1471:資料輸入線
1472:資料輸出線
1474:其他電路
2205:絕緣層堆疊
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
第1圖繪示記憶裝置之簡化的垂直剖面圖。
第2、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、9C、10A、10B與10C圖繪示用以製造記憶裝置之簡化的流程之多個階段。
第2圖繪示流程中，形成導電層堆疊後的階段，導電層堆疊與基板上方的絕緣層堆疊交錯。
第3A圖與第3B圖繪示流程中，蝕刻導電層堆疊後的階段。
第4A圖與第4B圖繪示流程中，在多個位元線堆疊之多個側壁上沉積通道膜，且在多個位元線堆疊之多個側壁上的通道膜上方沉積多個記憶材料層後的階段。
第5A、5B、6A與6B圖繪示流程中，形成多個垂直閘極結構、多個垂直通道結構與多個記憶體元件後的階段。
第7A、7B、8A與8B圖繪示流程中，用以形成多條水平導電線的多個階段，多條水平導電線在多個垂直閘極結構之多個頂表面上方，且多條水平導電線與多個垂直閘極結構之多個頂表面絕緣。
第9A、9B與9C圖繪示流程中，用以形成複數個字元線電晶體的多個階段，複數個字元線電晶體分別設置於多個垂直閘極結構上方，且複數個字元線電晶體分別連接多個垂直閘極結構。
第10A、10B與10C圖繪示流程中，在多個字元線電晶體上方形成複數條字元線後的階段，且複數條字元線連接多個字元線電晶體。
第11圖繪示參照示意圖之單通道操作。
第12圖繪示參照示意圖之雙通道操作。
第13圖繪示簡化的流程圖，以說明積體電路(integrated circuit)記憶裝置之製造過程。
第14圖繪示根據本技術之積體電路記憶裝置的簡化方塊圖。
將參照多個附圖提供本發明之多個實施例之詳細說明。應理解的是，此並非用以將本技術侷限於具體揭露之結構實施例與方法，本技術仍可使用其他多個特徵、元件、方法與實施例加以實行。描述多個較佳實施例以說明本技術，但並非用以侷限本技術之範圍，本技術之範圍藉由申請專利範圍加以定義。本技術領域中的技術人員將能藉由以下描述理解各種等義的變化。在各種實施例中，相似的元件通常以相似的元件符號來表示。
第1圖繪示記憶裝置之簡化的垂直剖面圖。如第1圖之示例所示，記憶裝置100包含基板上的絕緣層201上方的複數個位元線堆疊(311-315、321-325、331-335)、複數個垂直閘極結構(532、542)設置於多個位元線堆疊之間、以及多個垂直通道結構512與記憶體元件522，複數個位元線堆疊與多個絕緣條帶205交錯，多個垂直通道結構512與記憶體元件522設置於多個垂直閘極結構之多個外表面與多個位元線堆疊中的多個絕緣條帶之多個側壁之間。多個垂直通道結構(例如512)可提供介於多個位元線堆疊中的相鄰位元線(例如311、312)之間的多個通道。硬遮罩(hard mask)220可設置於位元線堆疊之頂部。
多個垂直通道結構512可包含未摻雜多晶矽(undoped polysilicon)。記憶體元件522可包含多層(multilayer)介電電荷捕捉結構，例如快閃記憶體技術中已知的ONO(氧化物-氮化物-氧化物)、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)、ONONONO(氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS(矽-氧化物-氮化物-氧化物-矽)、BE-SONOS(能帶隙工程-矽-氧化物-氮化物-氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon))、TANOS(氮化鉭、氧化鋁、氮化矽、氧化矽、矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon))、以及MA BE-SONOS(高介電係數金屬能帶隙工程-矽-氧化物-氮化物-氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon))，或其他電荷捕捉層，或這些層的組合。
記憶裝置包含複數個字元線電晶體(910、920)與複數條字元線(例如1032)，複數個字元線電晶體(910、920)分別設置於多個垂直閘極結構上方且連接多個垂直閘極結構，複數條字元線(例如1032)設置於多個字元線電晶體上方且連接多個字元線電晶體。多個字元線電晶體包含多個通道膜，多個通道膜之多個下端分別連接多個垂直閘極結構，且多個通道膜之多個上端分別連接多個著陸墊(933、934)，多條字元線透過接至多個著陸墊之多個接點(1021、1022)連接至多個字元線電晶體。絕緣填充物820，例如氧化矽(silicon oxide)與其他多種絕緣材料，使相鄰字元線電晶體分開。將參照第9A、9B與9C圖進一步描述多個字元線電晶體。
絕緣材料層1010設置於複數個字元線電晶體(910、920)與多個著陸墊(933、934)上方。通過絕緣材料層1010的多個接點(1021、1022)分別設置於多個著陸墊上方且連接至多個著陸墊。多條字元線(例如1032)透過多個接點(1021、1022)連接至多個著陸墊。
在一實施例中，第一位元線與第二位元線可設置於多個位元線堆疊之頂階層之下的多個階層，且位元線電壓與源極線電壓不施加於多個位元線堆疊之頂階層，這樣頂階層之多條位元線作為虛置位元線。
作為一示例，特定記憶胞(例如1111)可設置於特定垂直閘極結構(例如532)與特定位元線堆疊(例如311-315)中的特定絕緣條 帶(例如205)之側壁之間的交叉點。特定絕緣條帶設置於特定位元線堆疊中的第一位元線311與第二位元線312之間，且接觸第一位元線311與第二位元線312。
雖然第1圖未繪示，記憶裝置包含電路(1452，第14圖)，電路連接至多個位元線堆疊中的多條位元線以施加位元線電壓與源極線電壓於多條位元線。為了單通道操作，電路可裝配以選擇一特定記憶胞(例如1111)。
為了在讀取期間以單通道操作選擇特定記憶胞，電路可裝配以執行多個步驟，多個步驟包含：打開連接至特定垂直閘極結構(532)的特定字元線電晶體(910)；施加字元線電壓於特定字元線(1032)，特定字元線(1032)連接至特定字元線電晶體；施加位元線電壓於特定位元線堆疊中的第一位元線(312)；及施加源極線電壓於特定位元線堆疊中的第二位元線(311)。
位元線電壓可為汲極側電壓(例如VCC)，且源極線電壓可為源極側電壓(例如0伏特)。當施加位元線電壓與源極線電壓時，特定位元線堆疊中，除了連接至被選擇的特定記憶胞之第一位元線與第二位元線以外的多條其他位元線可為浮接。以上所示之多個步驟順序不一定表示這些步驟執行的順序。例如，可在施加字元線電壓之後施加位元線電壓與源極線電壓。
為了雙通道操作，電路可裝配以選擇設置於第一交叉點與第二交叉點的特定記憶胞(例如1223)，第一交叉點介於特定垂直閘 極結構(542)與第一位元線堆疊(321-325)中的第一絕緣條帶之側壁之間，第二交叉點介於特定垂直閘極結構(542)與第二位元線堆疊(331-335)中的第二絕緣條帶之側壁之間，第二位元線堆疊(331-335)相鄰於第一位元線堆疊(321-325)，第一絕緣條帶205設置於第一位元線堆疊之第一位元線324與第二位元線323之間，且第一絕緣條帶205接觸第一位元線324與第二位元線323，第二絕緣條帶205設置於第二位元線堆疊之第三位元線334與第四位元線333之間，且第二絕緣條帶205接觸第三位元線334與第四位元線333。第一位元線324與第三位元線334設置於位元線堆疊之第一階層，且第二位元線323與第四位元線333設置於位元線堆疊之第二階層，第二階層相鄰於第一階層。
為了在讀取期間以雙通道操作選擇特定記憶胞，電路可裝配以執行多個步驟，多個步驟包含：打開連接至特定垂直閘極結構(542)的特定字元線電晶體(920)；施加字元線電壓於特定字元線(1032)，特定字元線(1032)連接至特定字元線電晶體；施加位元線電壓於第一位元線堆疊中的第一位元線(324)與第二位元線堆疊中的第三位元線(334)；及施加源極線電壓於第一位元線堆疊中的第二位元線(323)與第二位元線堆疊中的第四位元線(333)。
位元線電壓可為汲極側電壓(例如VCC)，且源極線電壓可為源極側電壓(例如0伏特或接地)。當施加位元線電壓與源極線電壓 時，第一位元線堆疊中除了第一位元線與第二位元線以外的多條位元線，以及第二位元線堆疊中除了第三位元線與第四位元線以外的多條位元線可為浮接。以上所示之多個步驟順序不一定表示這些步驟執行的順序。例如，可在施加字元線電壓之後施加位元線電壓與源極線電壓。
第2、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、9C、10A、10B與10C圖繪示用以製造記憶裝置之簡化的流程之多個階段。
第2圖繪示流程中，形成基板上的絕緣層201上方的導電層堆疊211-215後的階段，導電層堆疊211-215與絕緣層堆疊2205交錯。在一實施例中，多個導電層可包含N+多晶矽，作為記憶裝置構造中的記憶胞之埋入式(buried)汲極區。在一替代性的實施例中，多個導電層可包含P+多晶矽。N+多晶矽可具有相較於P+多晶矽較低的位元線電阻。硬遮罩220可形成於導電層堆疊之頂部。
第3A圖與第3B圖繪示流程中，圖案化硬遮罩且從而使用圖案化的硬遮罩蝕刻導電層堆疊211-215(第2圖)後的階段，蝕刻停止於絕緣層201，以形成複數個位元線堆疊(311-315、321-325、331-335)與多個絕緣條帶305交錯。複數個位元線堆疊被多個溝槽(351、352)分開，多個溝槽(351、352)通過多個導電層至絕緣層201。多個位元線堆疊中的多條位元線類似於平面NOR結構中的多條埋入式汲極線。
第3A圖繪示此階段之示例性結構的俯視圖，繪示硬遮罩220與通過導電層堆疊之多個溝槽(351、352)以使絕緣層201暴露出來。第3B圖係為沿著第3A圖所示之線A-A’繪示的示例性結構的垂直剖面圖，繪示與多個絕緣條帶305交錯的多個位元線堆疊(311-315、321-325、331-335)和直達絕緣層201的多個溝槽(351、352)。
第4A圖與第4B圖繪示流程中，在多個位元線堆疊之多個側壁(405、406)上沉積通道膜410，且在多個位元線堆疊之多個側壁上的通道膜上方沉積多個記憶材料層420後的階段。多個溝槽(351、352)可被導電材料430填充，導電材料430位於多個記憶材料層420上方。可接著於結構上方施行化學機械平坦化(chemical mechanical planarization,CMP)製程停止於多個位元線堆疊之頂部上的硬遮罩220。
第4A圖繪示此階段之示例性結構的俯視圖，繪示多個位元線堆疊之多個側壁(405、406)上的通道膜410，與多個記憶材料層420位於多個位元線堆疊之多個側壁上的通道膜上方。第4B圖係為沿著第4A圖所示之線A-A’繪示的示例性結構的垂直剖面圖，繪示多個位元線堆疊之多個側壁上的通道膜410，與多個記憶材料層420位於多個位元線堆疊之多個側壁上的通道膜上方，以及填充多個溝槽(351、352)的導電材料430。
相鄰的位元線堆疊(311-315、321-325、331-335)可物理性地或電性地彼此分開，使相鄰的位元線堆疊可獨立操作。例如，第一位元線堆疊311-315與第二位元線堆疊321-325物理性地分開， 也與第三位元線堆疊331-335物理性地分開。相鄰的位元線堆疊之多個側壁物理性地彼此分開。例如，第二位元線堆疊321-325上的側壁405與第三位元線堆疊331-335上的側壁406物理性地分開。
多個位元線堆疊之多個側壁上的通道膜410可包含未摻雜多晶矽。多個記憶材料層420可包含多層介電電荷捕捉結構，例如快閃記憶體技術中已知的ONO(氧化物-氮化物-氧化物)、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)、ONONONO(氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS(矽-氧化物-氮化物-氧化物-矽)、BE-SONOS(能帶隙工程-矽-氧化物-氮化物-氧化物-矽)、TANOS(氮化鉭、氧化鋁、氮化矽、氧化矽、矽)、以及MA BE-SONOS(高介電係數金屬能帶隙工程-矽-氧化物-氮化物-氧化物-矽)，或其他電荷捕捉層，或這些層的組合。
在一實施例中，填充多個溝槽的導電材料430可包含N+多晶矽或P+多晶矽。N+多晶矽可產生相較於P+多晶矽較低的電阻，而由於來自導電材料430的電子注入(electron injection)降低可作為閘極，P+多晶矽可產生較低的抹除臨界電壓(erased threshold voltage)Vt。其他多個實施例可包含金屬、金屬氮化物(metal nitrides)、其他金屬化合物或金屬與金屬化合物的組合，例如鉑(platinum)、氮化鉭(tantalum nitride)、金屬矽化物(metal silicides)、鋁(aluminum)、或其他金屬、或金屬化合物閘極材料(例如鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、釕(Ru)、銥(Ir)、二氧化釕(RuO2)、二氧化銥(IrO2)、 鎢(W)、氮化鎢(WN))與其他材料。在一些應用中，使用具有大於4eV的功函數(work functions)的材料是較佳的，更佳係為大於4.5eV。
第5A、5B、6A與6B圖繪示流程中，形成多個垂直閘極結構(531、532和533)、多個垂直通道結構(511、512和513)與多個記憶體元件(521、522和523)後的階段。
第5A圖與第5B圖繪示流程中，蝕刻出介於多個位元線堆疊之間的多個孔洞551-554以使多個溝槽351-352中的導電材料430、通道膜410與多個位元線堆疊之多個側壁上的多個記憶材料層420分開，分別成為多個垂直閘極結構(531、532和533)、多個垂直通道結構(511、512和513)與多個記憶體元件(521、522和523)後的階段。蝕刻孔洞之佈局可為蜂巢佈局(honeycomb layout)。例如，多個孔洞552和554使溝槽352中的導電材料430(第4A圖)分開成為多個垂直閘極結構541、542和543，多個孔洞552和554使溝槽352中的通道膜410(第4A圖與第4B圖)分開成為多個垂直通道結構511、512和513，且多個孔洞552和554使溝槽352中的多個記憶材料層420(第4A圖與第4B圖)分開成為多個記憶體元件521、522和523。相似地，多個孔洞551和553使溝槽351中的導電材料430(第4A圖)分開成為多個垂直閘極結構531、532和533。第5A圖繪示此階段之結構的俯視圖。第5B圖係為沿著第5A圖所示之線B-B’繪示的結構的垂直剖面圖。此蝕刻步驟可停止於絕緣層201，如第5B圖所示。
第6A圖與第6B圖繪示流程中，以絕緣材料，例如二氧化矽(SiO2)，分別填充介於多個位元線堆疊之間的多個孔洞551-554 (第5A圖與第5B圖)以形成絕緣結構651-654後的階段。第6A圖繪示此階段之結構的俯視圖。第6B圖係為沿著第6A圖所示之線B-B’繪示的結構的垂直剖面圖。如第6A圖之示例所示，多個位元線堆疊被多個溝槽(351)分開，溝槽(351)具有一第一寬度(W1)。絕緣結構(651-654)使多個溝槽中的多個垂直閘極結構、多個垂直通道結構與多個記憶體元件分開。絕緣結構具有一第二寬度(W2)，第二寬度(W2)大於第一寬度(W1)。
第7A、7B、8A與8B圖繪示流程中，用以形成多條水平導電線的多個階段，多條水平導電線在多個垂直閘極結構之多個頂表面上方，且多條水平導電線與多個垂直閘極結構之多個頂表面絕緣。
第7A圖與第7B圖繪示流程中，在多個位元線堆疊(311-315、321-325、331-335)上方形成第一絕緣層705，包含形成於多個垂直閘極結構(例如532、542)之多個頂表面上方，在第一絕緣層705上方形成導電層710，以及在導電層710上方形成第二絕緣層715。第一絕緣層705與第二絕緣層715可包含氧化材料，例如氧化矽(silicon oxide)。導電層710可包含N+多晶矽或P+多晶矽。
第7A圖繪示包含第一絕緣層705、導電層710、第二絕緣層715與多個垂直閘極結構(532、542)之結構的垂直剖面圖。多個垂直通道結構(例如512)可提供多個通道，多個通道介於多個位元線堆疊中的相鄰位元線(例如311、312)之間。第7B圖繪示包含第一絕緣層705、導電層710、第二絕緣層715與多個絕緣結構651和652之結構的垂直剖面圖。
第8A圖與第8B圖繪示流程中，蝕刻第一絕緣層705、導電層710與第二絕緣層715以使導電層710分開，成為多條水平導電線(811、812)，多條水平導電線(811、812)位於多個垂直閘極結構(532、542)之多個頂表面上方，且多條水平導電線(811、812)與多個垂直閘極結構(532、542)之多個頂表面絕緣。沉積絕緣填充物820，例如氧化矽(silicon oxide)，以使相鄰水平導電線分開。可接著於結構上方施行化學機械平坦化製程，停止於第二絕緣層715。
第8A圖繪示包含多條水平導電線(811、812)與多個垂直閘極結構(532、542)之結構的垂直剖面圖。第8B圖繪示包含多條水平導電線(811、812)與多個絕緣結構651和652之結構的垂直剖面圖。
第9A、9B與9C圖繪示流程中，用以形成複數個字元線電晶體(910、920)的多個階段，多個字元線電晶體(910、920)分別設置於多個垂直閘極結構(532、542)上方，且多個字元線電晶體(910、920)分別連接多個垂直閘極結構(532、542)。第9A圖繪示此階段之結構的水平剖面圖，於多個著陸墊(933、934)之階層。第9B圖係為沿著第9A圖所示之線A-A’繪示的結構的垂直剖面圖。沿著線B-B’繪示的結構的垂直剖面圖參照第8B圖加以描述。第9C圖繪示如第9B圖所示之字元線電晶體(例如910)的放大圖。
如第9B圖與第9C圖所示，這些階段可包含蝕刻出通過多條水平導電線811的多個孔洞(901，第9C圖)，多條水平導電線811位於多個垂直閘極結構(例如532)之多個頂表面上方，蝕刻停止於頂表面。垂直閘極結構具有一第三寬度W3(第9B圖)，且孔洞具有一 孔洞寬度902(第9C圖)，孔洞寬度902小於第三寬度W3。絕緣間隔物911(第9C圖)可形成於多個孔洞之多個側壁上。字元線電晶體通道結構912可形成於多個孔洞中，多個孔洞包含多個垂直通道膜912v與多個水平通道膜912h，多個垂直通道膜912v位於多個孔洞之多個側壁上的多個絕緣間隔物上方，多個水平通道膜912h位於多個垂直閘極結構之多個頂表面的上方，且連接至多個垂直閘極結構之多個頂表面。字元線電晶體通道結構912之下端連接至垂直閘極結構532。字元線電晶體通道結構912具有一第四寬度W4，第四寬度W4小於垂直閘極結構之第三寬度W3，使字元線電晶體通道結構與垂直通道結構512物理性地分開，垂直通道結構512設置於垂直閘極結構之外表面與位元線堆疊中的絕緣條帶的側壁之間。通過多條水平導電線的多個孔洞可被絕緣材料913填充。
多個著陸墊931-936(第9A圖)可形成為分別連接多個字元線電晶體通道結構912(第9C圖)之多個上端。形成著陸墊可包含形成凹進絕緣材料913的凹槽，在凹槽內沉積導電材料例如N+多晶矽，且於結構上方施行化學機械平坦化製程。
第10A、10B與10C圖繪示流程中，在多個字元線電晶體上方形成複數條字元線後的階段，且複數條字元線透過接到多個著陸墊的多個接點連接至多個字元線電晶體。第10A圖繪示結構中多個元件於不同階層的相對佈局，包含多條字元線(1031、1032、1033)與多條水平導電線(811,812)，多條字元線(1031、1032、1033)設置於多個著陸墊(931-936)與多個字元線電晶體上方，多個字元線電晶體包含 多個絕緣間隔物911與多個字元線電晶體通道結構912，多條水平導電線(811,812)設置於多條字元線下方且通過多個字元線電晶體形成處。多條字元線延伸於第一方向(X方向)。多條水平導電線延伸於第二方向(Y方向)，第二方向垂直於第一方向。字元線電晶體設置於字元線與水平導電線的交會處。
第10B圖係為沿著第10A圖所示之線A-A’繪示的結構的垂直剖面圖。第10C圖係為沿著第10A圖所示之線B-B’繪示的結構的垂直剖面圖。
在此階段，絕緣材料層1010，例如二氧化矽，可形成於複數個字元線電晶體(910、920)與多個著陸墊(933、934)上方，多個著陸墊(933、934)連接至多個字元線電晶體。可蝕刻出通過絕緣材料層1010之多個孔洞，絕緣材料層1010位於複數個字元線電晶體上方，蝕刻停止於多個著陸墊(933、934)。多個接點(1021、1022)可形成於多個孔洞中，在這些孔洞中，多個接點(1021、1022)分別設置於多個著陸墊上方，且分別連接至多個著陸墊。可於多個接點上方形成導電層，且可蝕刻導電層以形成連接至多個接點的複數條字元線(1031、1032、1033)。例如，複數條字元線中的字元線1032可連接至多個接點1021和1022，多個接點1021和1022分別連接至多個字元線電晶體910和920。多條字元線設置為平行於多個位元線堆疊(311-315、321-325、331-335)中的多條位元線。
第11圖繪示參照示意圖之單通道操作。示意圖所示之電路包含複數個記憶胞(例如1111-1115)堆疊。多個記憶胞堆疊中的多 個記憶胞分別連接至多條位元線(311-316、321-326、331-336)。例如，特定的記憶胞1111連接至第一位元線311與第二位元線312。多個記憶胞堆疊分別連接至多個垂直閘極結構(532、542)。多個垂直閘極結構(532、542)分別連接至多個字元線電晶體(910、920)，多個字元線電晶體(910、920)可連接至字元線1032。
連接至多個位元線堆疊(311-315、321-325、331-335)中的多條位元線之電路可施加位元線電壓與源極線電壓於多條位元線。為了單通道操作，電路可裝配以選擇特定記憶胞(例如1111)，特定記憶胞(例如1111)設置於特定垂直閘極結構(例如532，第10B圖)與特定位元線堆疊(例如311-315，第10B圖)中的特定絕緣條帶(例如205，介於311和312之間，第10B圖)之側壁的交叉點。
位元線電壓可為汲極側電壓(例如VCC)，且源極線電壓可為源極側電壓(例如0V)。在虛擬接地配置(virtual ground configuration)中，當施加位元線電壓與源極線電壓以選擇特定記憶胞時，除了連接至被選擇的特定記憶胞之字元線以外的其他字元線可為浮接。
連接至被選擇的特定記憶胞之字元線扮演的角色可藉由虛擬接地配置中的解碼電路(例如1450，第14圖)來反轉(reversed)。例如，在一讀取操作中，第一位元線311與第二位元線312可分別做為位元線與源極線。在此讀取操作中，為了選擇連接至第一位元線與第二位元線的特定記憶胞1111，位元線電壓可施加於第一位元線311，且源極線電壓可施加於第二位元線312。在另一讀取操作中，第 一位元線311與第二位元線312可分別做為源極線與位元線。在此讀取操作中，為了選擇連接至第一位元線與第二位元線的特定記憶胞1111，位元線電壓可施加於第二位元線312，且源極線電壓可施加於第一位元線311。
第12圖繪示參照示意圖之雙通道操作。示意圖所示之電路包含複數個雙通道記憶胞(例如1211-1215、1221-1225)堆疊。雙通道記憶胞包含第一單通道記憶胞與第二單通道記憶胞，第一單通道記憶胞連接至第一位元線堆疊中的第一位元線與第二位元線，且第二單通道記憶胞連接至第二位元線堆疊中的第三位元線與第四位元線。例如，特定雙通道記憶胞1223可包含第一單通道記憶胞1223A與第二單通道記憶胞1223B，第一單通道記憶胞1223A連接至第一位元線323與第二位元線324，第二單通道記憶胞1223B連接至第三位元線333與第四位元線334。雙通道記憶胞堆疊分別連接至多個垂直閘極結構(532、542)。多個垂直閘極結構(532、542)分別連接至多個字元線電晶體(910、920)，多個字元線電晶體(910、920)可連接至字元線1032。
連接至多個位元線堆疊(311-316、321-326、331-336)中的多條位元線的電路可施加位元線電壓與源極線電壓於多條位元線。為了雙通道操作，電路可裝配以選擇特定記憶胞(1223)，特定記憶胞設置於第一交叉點與第二交叉點，第一交叉點介於特定垂直閘極結構(542)與第一位元線堆疊(321-326)中的第一絕緣條帶(例如205，介於323與324之間，第10B圖)之側壁之間，第二交叉點介於特定垂直閘極結構(542)與第二位元線堆疊(331-335，第10B圖)中的第二絕 緣條帶(例如205，介於333與334之間，第10B圖)之側壁之間，第二絕緣條帶相鄰於第一絕緣條帶。
位元線電壓可為汲極側電壓(例如VCC)，且源極線電壓(例如VCC)可為源極側電壓(例如0V)。在虛擬接地配置(virtual ground configuration)中，當位元線電壓與源極線電壓施加於第一位元線、第二位元線、第三位元線與第四位元線以選擇特定記憶胞時，除了連接至被選擇的特定記憶胞之字元線以外的其他字元線可為浮接。連接至被選擇的特定記憶胞之字元線扮演的角色可藉由虛擬接地配置中的解碼電路(例如1450，第14圖)來反轉。
第13圖繪示簡化的流程圖，以說明積體電路記憶裝置之製造過程。在步驟1310，與多個絕緣條帶交錯之複數個位元線堆疊可形成於基板上的絕緣層上方，複數個位元線堆疊被多個溝槽分開。此步驟進一步描述於與第3A-3B圖相關處。
在步驟1320，通道膜可沉積於多個位元線堆疊之多個側壁上，多個記憶材料層可沉積於多個位元線堆疊之多個側壁上的通道膜上方，且多個溝槽可被導電材料填充，導電材料位於記憶層上方。多個垂直通道結構可提供多個通道，多個通道介於多個位元線堆疊中的相鄰的位元線之間。此步驟進一步描述於與第4A-4B圖相關處。
在步驟1330，可蝕刻出介於多個位元線堆疊之間的多個孔洞以使多個溝槽中的導電材料、多個位元線堆疊之多個側壁上的通道膜與記憶材料層分開，分別成為多個垂直閘極結構、多個垂直通道結構與多個記憶體元件。介於多個位元線堆疊之間的多個孔洞可然 後被絕緣材料填充。多個垂直通道結構與多個記憶體元件可設置於多個垂直閘極結構之多個外表面與多個位元線堆疊中的多個絕緣條帶之多個側壁之間。此步驟進一步描述於與第5A、5B、6A與6B圖相關處。
在步驟1340，複數個字元線電晶體可分別形成於多個垂直閘極結構上方，且連接至多個垂直閘極結構。此步驟進一步描述於與第7A、7B、8A、8B、9A、9B與9C圖相關處。
在步驟1350，複數條字元線可形成於多個字元線電晶體上方，且連接多個字元線電晶體。此步驟進一步描述於與第10A、10B與10C圖相關處。
可形成連接至多個位元線堆疊中的多條位元線之電路以施加位元線電壓與源極線電壓於多條位元線，如同進一步描述於與第11-12圖相關處。
第14圖繪示根據本技術之積體電路記憶裝置的簡化方塊圖。在第14圖所示之示例中，積體電路記憶裝置1400包含NOR記憶體陣列、複數個垂直閘極結構、及多個垂直通道結構與多個記憶體元件，NOR記憶體陣列包含基板上的絕緣層上方的複數個位元線堆疊，複數個位元線堆疊與多條絕緣條帶交錯，複數個垂直閘極結構設置於多個位元線堆疊之間，多個垂直通道結構與多個記憶體元件設置於多個垂直閘極結構之多個外表面與多個位元線堆疊中的多個絕緣條帶之多個側壁之間。多個垂直通道結構可提供多個通道，多個通道介於多個位元線堆疊中的多條相鄰位元線之間。多個位元線堆疊被具有 第一寬度的多個溝槽分開。多個絕緣結構使多個溝槽中的多個垂直閘極結構、多個垂直通道結構與多個記憶體元件分開。絕緣結構具有一第二寬度，第二寬度大於第一寬度。
記憶裝置包含複數個字元線電晶體與複數條字元線，多個字元線電晶體分別設置於多個垂直閘極結構上方，且連接至多個垂直閘極結構，多條字元線設置於多個字元線電晶體上方，且連接至多個字元線電晶體。多個字元線電晶體包含多個字元線電晶體通道結構，多個字元線電晶體通道結構之多個下端分別連接至多個垂直閘極結構，且多個字元線電晶體通道結構之多個上端分別連接至多個著陸墊。多條字元線透過接到多個著陸墊的多個接點連接至多個字元線電晶體。垂直閘極結構具有一第三寬度，且字元線電晶體通道結構具有一第四寬度，第四寬度小於第三寬度。
位元線解碼器1450包含電路1452，電路1452連接至三維NOR記憶體陣列1460中的多個位元線堆疊中的多條位元線1455。電路1452可施加位元線電壓與源極線電壓於記憶體陣列1460中的多個位元線堆疊中的多條位元線。電路1452可裝配以選擇記憶體陣列中的特定記憶胞，如同進一步描述於與第11圖相關處之單通道操作、以及進一步描述於與第12圖相關處之雙通道操作。
字元線解碼器1463耦接至複數條字元線1464，用以讀取(reading)與編程(programming)來自記憶體陣列1460中的多個記憶胞之資料。位址供應於匯流排1465，供應給字元線解碼器1463與位元線解碼器1450。在此示例中，方塊1466中的感測放大器與資料輸 入結構透過資料匯流排1467耦接至位元線解碼器1450。透過資料輸入線1471，資料從積體電路記憶裝置1400上的輸入/輸出埠或從其他積體電路記憶裝置1400內部或外部的資料來源供應給方塊1466中的資料輸入結構。在繪示的實施例中，其他電路1474係包含於積體電路記憶裝置上，例如通用處理器或專用應用電路，或包含於被可編程電阻記憶胞陣列支持的多個模組之組合，多個模組提供系統單晶片(system-on-a-chip)功能。透過資料輸出線1472，資料從方塊1466中的感測放大器供應至積體電路記憶裝置1400上的輸入/輸出埠，或供應至其他積體電路記憶裝置1400內部或外部的資料目的地。
在此示例中，使用偏壓配置狀態機(bias arrangement state machine)來實行的控制器1469控制偏壓配置供應電壓(bias arrangement supply voltage)之應用，偏壓配置供應電壓通過方塊1468中的電壓供應器來產生或提供，例如編程(program)、抹除(erase)與讀取(read)電壓。
控制器可使用本發明所屬技術領域中已知之特殊用途邏輯電路(special-purpose logic circuitry)來實行。在多個替代性的實施例中，控制器包含一般用途處理器(general-purpose processor)，其能夠被實行在相同的積體電路記憶裝置上，該積體電路記憶裝置執行電腦程式以控制裝置的操作。在又另外的多個實施例中，特殊用途邏輯電路和一般用途處理器的組合，可用於控制器的實行。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精 神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:記憶裝置
201:絕緣層
205:絕緣條帶
220:硬遮罩
311-315、321-325、331-335:位元線堆疊
512:垂直通道結構
522:記憶體元件
532、542:垂直閘極結構
820:絕緣填充物
910、920:字元線電晶體
933、934:著陸墊
1010:絕緣材料層
1021、1022:接點
1032:字元線
1111、1223:記憶胞

Claims (10)

  1. 一種記憶裝置，包含：複數個位元線堆疊，位於一基板上的一絕緣層上方，該複數個位元線堆疊與多個絕緣條帶交錯；複數個垂直閘極結構，設置於該複數個位元線堆疊之間；及多個垂直通道結構與多個記憶體元件，設置於該複數個垂直閘極結構之多個外表面與該複數個位元線堆疊中的該些絕緣條帶之多個側壁之間，該些垂直通道結構提供多個通道，該些通道介於該複數個位元線堆疊中的多條相鄰位元線之間。
  2. 如申請專利範圍第1項所述之記憶裝置，其中該複數個位元線堆疊被多個溝槽分開，該些溝槽具有一第一寬度，該記憶裝置更包含：多個絕緣結構，使該些溝槽中的該複數個垂直閘極結構、該些垂直通道結構與該些記憶體元件分開，其中該些絕緣結構具有一第二寬度，該第二寬度大於該第一寬度。
  3. 如申請專利範圍第1項所述之記憶裝置，更包含：複數個字元線電晶體，分別設置於該複數個垂直閘極結構上方且分別連接至該複數個垂直閘極結構；及複數條字元線，設置於該複數個字元線電晶體上方且連接至該複數個字元線電晶體。
  4. 如申請專利範圍第3項所述之記憶裝置，其中該複數個字元線電晶體包含多個字元線電晶體通道結構，該些字元線電晶體通道結構之多個下端分別連接該複數個垂直閘極結構，且該些字元線電晶體通道結構之多個上端分別連接多個著陸墊，該複數條字元線透過接至該些著陸墊之多個接點而連接至該複數個字元線電晶體。
  5. 如申請專利範圍第4項所述之記憶裝置，其中該複數個垂直閘極結構具有一第三寬度，且該些字元線電晶體通道結構具有一第四寬度，該第四寬度小於該第三寬度。
  6. 如申請專利範圍第1項所述之記憶裝置，更包含：一電路，連接至該複數個位元線堆疊中的多條位元線以施加一位元線電壓與一源極線電壓於該些位元線。
  7. 如申請專利範圍第6項所述之記憶裝置，其中該位元線電壓係為一汲極側電壓，且該源極線電壓係為一源極側電壓。
  8. 如申請專利範圍第6項所述之記憶裝置，其中該電路裝配以選擇一特定記憶胞，該特定記憶胞設置於一特定垂直閘極結構與一特定位元線堆疊中的一特定絕緣條帶之一側壁之間的一交叉點，該特定絕緣條帶設置於該特定位元線堆疊中的一第一位元線與一第二位元線之間且接觸該第一位元線與該第二位元線，其中選擇該特定記憶胞包含：打開連接至該特定垂直閘極結構的一特定字元線電晶體； 施加一字元線電壓於一特定字元線，該特定字元線連接至該特定字元線電晶體；施加該位元線電壓於該特定位元線堆疊中的該第一位元線；及施加該源極線電壓於該特定位元線堆疊中的該第二位元線。
  9. 如申請專利範圍第8項所述之記憶裝置，包含當施加該位元線電壓與該源極線電壓時，使該特定位元線堆疊中除了該第一位元線與該第二位元線以外的多條其他位元線浮接。
  10. 如申請專利範圍第8項所述之記憶裝置，其中該第一位元線與該第二位元線設置於該複數個位元線堆疊之一頂階層之下的多個階層。
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