TWI702711B - 動態隨機存取記憶體及其製造方法 - Google Patents

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Abstract

一種動態隨機存取記憶體的製造方法。於基底中形成多個開口。於各開口的上部的側壁形成硬遮罩。部分地移除基底以及硬遮罩，以形成沿第一方向延伸且沿第二方向排列的多個隔離溝渠，並定義出多個主動區。各主動區位於隔離溝渠之間，且硬遮罩留下來的部分位於各主動區的兩側。以介電層填滿隔離溝渠與開口。介電層的材料與硬遮罩的材料不同。部分地移除基底與介電層，以形成多個埋入式字元線溝渠。各埋入式字元線溝渠沿第三方向延伸，穿過主動區、開口與隔離溝渠。於埋入式字元線溝渠中形成多個埋入式字元線。

Description

動態隨機存取記憶體及其製造方法
本發明是有關於一種積體電路及其製造方法，且特別是有關於一種動態隨機存取記憶體及其製造方法。
隨著科技日新月異，為了符合消費者對於小型化電子裝置的需求，動態隨機存取記憶體設計的尺寸不斷縮小，並朝高積集度發展。近年來發展出埋入式字元線動態隨機存取記憶體（buried word line DRAM）。在埋入式字元線動態隨機存取記憶體的製程中，由於元件尺寸不斷縮小，製程裕度也隨之變小。在形成埋入式字元線溝渠時，若發生錯誤對準，很容易導致埋入式字元線與主動區發生短路，而造成接面漏電（junction leakage）的問題。
本發明提供一種動態隨機存取記憶體及其製造方法，可以增加製程的裕度，降低埋入式字元線與主動區短路的風險，減少接面漏電的問題。
本發明提供一種動態隨機存取記憶體的製造方法，包括以下步驟。於基底中形成多個開口。於各開口的上部的側壁形成硬遮罩。部分地移除基底以及硬遮罩，以形成沿第一方向延伸且沿第二方向排列的多個隔離溝渠，並定義出多個主動區。各主動區位於隔離溝渠之間，且硬遮罩留下來的部分位於各主動區的兩側。以介電層填滿隔離溝渠與開口。介電層的材料與硬遮罩的材料不同。部分地移除基底與介電層，以形成多個埋入式字元線溝渠。各埋入式字元線溝渠沿第三方向延伸，穿過主動區、開口與隔離溝渠，且硬遮罩留下來的部分位於各埋入式字元線溝渠的兩側。於埋入式字元線溝渠中形成多個埋入式字元線。
本發明提供一種動態隨機存取記憶體，包括：基底、多個分隔結構、多個隔離結構、多個主動區以及多個埋入式字元線。分隔結構位於所述基底中。各分隔結構包括第一部分與第二部分，該第一部分位於該第二部分的上方，且該第二部分的寬度小於該第一部分的寬度。隔離結構位於基底中。隔離結構沿第一方向延伸且沿第二方向排列。各分隔結構位於相鄰兩個隔離結構之間。主動區沿所述第一方向延伸。各主動區位於相鄰兩個隔離結構以及相鄰兩個分隔結構之間。埋入式字元線位於埋入式字元線溝渠的底部。埋入式字元線溝渠沿第三方向延伸且沿第四方向排列。埋入式字元線溝渠穿過隔離結構、分隔結構與主動區。埋入式字元線穿過分隔結構的部分與主動區之間具有一間隔。
基於上述，由於本發明實施例在形成隔離溝渠之前，先在預定的主動區的兩側先形成硬遮罩。硬遮罩可以做為硬罩幕以保護主動區，避免主動區在後續形成埋入式溝渠的過程中因為錯誤對準而遭受蝕刻的破壞。因此，本發明實施例的製程方法可以增加製程的裕度，避免埋入式字元線與主動區發生短路，減少接面漏電的問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。
本實施例提供一種動態隨機存取記憶體的製造方法。請參照圖1A、1B與1C，提供基底10，例如是矽基底。接著，於基底10上形成具有開口圖案的硬遮罩12與14。硬遮罩12與14的形成方法例如是先形成兩層不同材料的硬遮罩材料層。然後，藉由微影與蝕刻製程將硬遮罩材料層圖案化。硬遮罩12的材料例如是氧化矽，形成的方法例如是熱氧化法或是化學氣相沉積法。硬遮罩14的材料例如是氧化鋁，形成的方法例如是化學氣相沉積法。之後，以硬遮罩14為罩幕，對基底10進行蝕刻製程（例如是非等向性蝕刻製程），以形成淺開口16’。淺開口16’的形狀例如是矩形，但不以此為限。
在一些實施例中，沿著第四方向D4排列的淺開口16’為列，沿著第三方向D3排列的淺開口16’為行。第三方向D3與第四方向D4垂直。相鄰兩列的淺開口16’彼此相錯。
之後，請接續參照圖2A、2B與2C，在淺開口16’的側壁形成硬遮罩15。硬遮罩15的材料可以與硬遮罩14相同，但與基底10的材料相異。硬遮罩15的形成方法例如是在基底10上形成硬遮罩材料層，然後經由回蝕刻製程（例如是非等向性蝕刻製程），移除覆蓋在硬遮罩14的頂面與淺開口16’的底部的硬遮罩材料層。
其後，以硬遮罩14以及硬遮罩15為罩幕，對淺開口16’所裸露的基底10進行回蝕刻製程（例如是非等向性蝕刻製程），以形成深度更大的開口16。開口16包括上部16a與下部16b。上部16a的寬度W1大於下部16b的寬度W2。上部16a的內側壁被硬遮罩15覆蓋；下部16b裸露出基底10。
請接續參照圖3A、3B與3C，以硬遮罩14以及硬遮罩15為罩幕，對開口16的下部16b所裸露出來的基底10進行蝕刻製程，以使開口16的下部16b的空間加深且加寬。蝕刻製程可以採用等向性蝕刻製程，例如是使用氫氟酸進行濕式蝕刻製程。在圖3B與3C中，開口16的下部16b的寬度可以等於或大於開口16的上部16a的寬度。此外，開口16的下部16b的底角是以直角來表示，但不以此為限。下部16b的底角也可以藉由蝕刻製程的控制與選擇而呈圓角。接著，於開口16的下部16b填入犧牲層18。犧牲層18的材料與基底10的材料不同，例如是旋塗層，例如是旋塗式碳氧化物。
請接續參照圖4A、4B與4C，進行蝕刻製程，以移除硬遮罩14以及硬遮罩15。接著，在開口16的上部16a的側壁形成硬遮罩20。硬遮罩20的材料可以是氧化物，例如是氧化矽。硬遮罩20的形成方法例如是在基底10先形成硬遮罩材料層，然後進行非等向性蝕刻製程。硬遮罩材料層可以以化學氣相沉積法來形成。硬遮罩20的寬度W7至少為2 nm，例如是5 nm。
請接續參照圖5A、5B、5C與5D，部分地移除硬遮罩12、20、犧牲層18與基底10，以形成沿第一方向D1延伸且沿第二方向D2排列的多個隔離溝渠22，且定義出多個主動區AA。各主動區AA位於這些隔離溝渠22之間。詳細來說，硬遮罩12被圖案化成硬遮罩12’，硬遮罩12’以外的基底10被部分地移除，且位於開口16的右上角與左下角之處的硬遮罩20以及犧牲層18也被部分地移除，即相鄰的兩個隔離溝渠22之間留下硬遮罩12’、硬遮罩20’以及犧牲層18’。硬遮罩12’下方的基底10為主動區AA。硬遮罩20’位於主動區AA的兩側。於本實施例中，主動區AA鄰接硬遮罩20’的兩側平行第三方向D3；主動區AA鄰接隔離溝渠22的兩側平行第一方向D1。第一方向D1與第三方向D3的夾角θ例如為鈍角。在主動區AA的延伸方向（第一方向D1）上，相鄰兩個主動區AA係以開口16分隔開。在第三方向D3上，相鄰兩個主動區AA則是以隔離溝渠22分隔開。
請接續參照圖6A、6B、6C與6D，完全地移除犧牲層18’。之後，可以選擇性地進行開口16的加深製程。舉例來說，以硬遮罩12’以及20’為罩幕，進行蝕刻製程（例如是非等向性蝕刻製程或是等向性蝕刻製程），以加深開口16的深度，而在開口16的下部16b的下方形成增加部分16c。在一些實施例中，增加部分16c的寬度W3小於下部16b的寬度W2。
之後，在開口16與隔離溝渠22中填入介電層24。介電層24的材料與硬遮罩12’、20’的材料不同。介電層24的材料例如是氮化矽。介電層24的形成方法例如是利用化學氣相沉積法，在硬遮罩12’上以及開口16與隔離溝渠22之中形成介電材料層，然後，進行蝕刻製程或是化學機械研磨製程，以硬遮罩12’為停止層，將硬遮罩12’上的介電材料層移除。
請接續參照圖7A、7B、7C與7D，藉由微影與蝕刻製程，部分地移除基底10與介電層24，以形成多個埋入式字元線溝渠30。埋入式字元線溝渠30沿第三方向D3延伸，且穿過主動區AA的基底10以及位於開口16的上部16a、下部16b與隔離溝渠22之中的介電層24。硬遮罩20’位於主動區AA與埋入式字元線溝渠30之間。
請接續參照圖8A、8B、8C與8D，於埋入式字元線溝渠30中形成多個埋入式字元線32。埋入式字元線32可以包括襯層34與導電層38。襯層34共形地形成於埋入式字元線溝渠30的內表面。襯層34可以是氧化層，例如是氧化矽，形成的方法例如是臨場蒸氣產生技術（ISSG）。導電層38的材料包括金屬或是金屬合金，例如是鎢。在一些實施例中，埋入式字元線32還可以包括位於襯層34與導電層38之間的阻障層36。阻障層36又可稱為黏著層。阻障層36可以是單層或是多層，其材料包括金屬或是金屬氮化物，例如是鈦、氮化鈦、鉭、氮化鉭或其組合。形成多個埋入式字元線32的方法例如是在硬遮罩12’上以及埋入式字元線溝渠30之中形成襯材料層、阻障材料層與導電材料層，然後，進行蝕刻製程或是化學機械研磨製程，以移除硬遮罩12’上的襯材料層、阻障材料層與導材料電層。
之後，請接續參照圖9A、9B、9C與9D，進行回蝕刻製程，以部分地移除襯層34、阻障層36與導電層38，使埋入式字元線32’的頂面低於基底10的頂面10a。其後，進行蝕刻製程，以移除硬遮罩20’。之後，將介電層40填入於開口16與埋入式字元線溝渠30之中，使介電層40覆蓋埋入式字元線32’。介電層40的材料例如為氮化矽。
介電層40以及介電層24組成了隔離結構23以及分隔結構（chop structure）17。隔離結構23可以稱為淺溝渠隔離結構（STI），其位於基底10的隔離溝渠22之中。分隔結構17位於基底10的開口16之中。隔離結構23沿第一方向D1延伸且沿第二方向D2排列。分隔結構17位於相鄰兩個隔離結構23之間。分隔結構17包括第一部分P1與第二部分P2。第一部分P1位於第二部分P2的上方，且第二部分P2的寬度W3小於第一部分P1的寬度W6。主動區AA位於相鄰兩個隔離結構23以及相鄰兩個分隔結構17之間。
埋入式字元線32’位於埋入式字元線溝渠30（標示於圖7B與7D）的底部。埋入式字元線32’沿著沿第三方向D3延伸且沿第四方向D4排列。埋入式字元線32’穿過隔離結構23、分隔結構17與主動區AA。埋入式字元線32’穿過分隔結構17的第一部分P1，其與主動區AA之間具有間隔S1與S1’。間隔S1與間隔S1’的寬度可以相同或是相異。在一些實施例中，間隔S1與間隔S1’的寬度至少為2nm。埋入式字元線32’的底面與分隔結構17的第二部分P2之間具有間隔S2。換言之，穿過分隔結構17的埋入式字元線32’的底面未與第二部分P2或基底10直接接觸。
請參照圖7A、8A、7B、8B、7D與8D，本發明實施例在形成埋入式字元線溝渠30之前，先在開口16的上部16a的側壁先形成硬遮罩20’。在形成埋入式字元線溝渠30時，若是所進行的微影製程正確對準，或是錯誤對準的情況不嚴重時，埋入式字元線溝渠30裸露出的仍是介電層24，而不會裸露出硬遮罩20’。此外，在第三方向D3上延伸的埋入式字元線溝渠30大致具有相同的寬度，因此，後續形成的埋入式字元線32’也大致具有相同的寬度。
請參照圖10A與10B，若在形成埋入式字元線溝渠130時所進行的微影製程發生較為嚴重的錯誤對準，使得定義埋入式字元線溝渠130的光阻圖案偏移。在後續進行蝕刻製程中，由於硬遮罩20’與介電層24的材料不同，硬遮罩20’可以做為硬罩幕，因此，可以避免主動區AA的基底10遭受蝕刻的破壞。此外，由於蝕刻製程幾乎不會蝕刻硬遮罩20’，因此，所形成的埋入式字元線溝渠130將會具有兩種不同的寬度。穿過開口16之處的埋入式字元線溝渠130的寬度將小於穿過隔離溝渠22之處的埋入式字元線溝渠130的寬度。因此後續形成的埋入式字元線132也會具有兩種不同的寬度。埋入式字元線132在相鄰兩個主動區AA1與AA2之間的部分的寬度W4將小於穿過主動區AA的部分的寬度W5。穿過同一主動區AA2的兩條埋入式字元線132具有大致相同的寬度W5。
在圖10A中，在第三方向D3延伸的埋入式字元線132的兩個側壁的形狀不同。埋入式字元線132的側壁SW1是一條直線，也就是一個平坦的平面。埋入式字元線132的另一側壁SW2並不是一條直線，而是一條凹凸不平的線。換言之，埋入式字元線132的側壁SW2是具有凹口R的平面。凹口R處的埋入式字元線132的側壁SW2與主動區AA2之間的間隔S3小於相對應之側壁SW1與主動區AA1之間的間隔S3’。
在一區域範圍內，凹口R均是在埋入式字元線132的同一側的側壁SW2。第奇數條的埋入式字元線132的凹口R沿著第四方向排列，且投影到垂直第四方向D4的平面上至少有一部分重疊。第偶數條的埋入式字元線132的凹口R也是沿著第四方向排列且投影到垂直第四方向D4的平面上至少有一部分重疊。但是相鄰兩條的埋入式字元線132的凹口R彼此相錯開，而且投影到第四方向D4的平面上沒有任何部分重疊。
其後，再進行後續的製程，包括位元線、電容器等。位元線與埋入式字元線32’垂直，例如是沿著第四方向D4延伸。在一些實施例中，每一個主動區AA會有兩條埋入式字元線跨過，位元線電性連接所述兩條埋入式字元線之間的主動區AA之中的摻雜區（源極區）。電容器則電性連接位於所述兩條埋入式字元線之外的主動區AA之中的摻雜區（汲極區）。後續的製程可以依照任何已知的方法來形成，於此不再詳述。
本發明實施例，在形成隔離溝渠之前，先在預定為主動區的兩側的基底中先形成分隔結構的開口，並在開口的側壁形成硬遮罩。硬遮罩可以保護主動區，避免主動區在後續形成埋入式溝渠的過程中因為錯誤對準而遭受蝕刻的破壞，因此，本發明實施例的方法可以增加製程的裕度。降低或避免在後續的製程中發生埋入式字元線與主動區短路的風險，即減少接面漏電的問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
12、12’、14、15、20、20’:硬遮罩
10:基底
10a:頂面
16:開口
16’:淺開口
16a:上部
16b:下部
16c:增加部分
17:分隔結構
18、18’:犧牲層
22:隔離溝渠
23:隔離結構
24、40:介電層
30、130:埋入式字元線溝渠
32、32’、132:埋入式字元線
34:襯層
36:阻障層
38:導電層
AA、AA1、AA2:主動區
A-A’、B-B’、C-C’:切線
D1:第一方向
D2:第二方向
D3:第三方向
D4:第四方向
P1:第一部分
P2:第二部分
R:凹口
SW1、SW2:側壁
θ:夾角
S1、S1’、S2、S3、S3’:間隔
W1、W2、W3、W4、W5、W6、W7:寬度
圖1A至圖9A是依據本發明一實施例之一種動態隨機存取記憶體的製造方法的製造流程的上視圖。 圖1B至圖9B是圖1A至圖9A之切線A-A’的剖面圖。 圖1C至圖9C是圖1A至圖9A之切線B-B’的剖面圖。 圖5D至圖9D是圖5A至圖9A之切線C-C’的剖面圖。 圖10A是依據本發明另一實施例之一種動態隨機存取記憶體的製造方法的製造流程的上視圖。 圖10B是圖10A之切線A-A’的剖面圖。
10:基底
12’、20’:硬遮罩
16:開口
16a:上部
16b:下部
16c:增加部分
24:介電層
30:埋入式字元線開口
AA:主動區
A-A’、B-B’、C-C’:切線

Claims (12)

  1. 一種動態隨機存取記憶體的製造方法，包括：於基底中形成多個開口；於各該開口的上部的側壁形成硬遮罩；部分地移除該基底以及該硬遮罩，以形成沿第一方向延伸且沿第二方向排列的多個隔離溝渠，並定義出多個主動區，各該主動區位於該些隔離溝渠之間，且該硬遮罩留下來的部分位於各該主動區的兩側；以介電層填滿該些隔離溝渠與該些開口，該介電層的材料與該硬遮罩的材料不同；部分地移除該基底與該介電層，以形成多個埋入式字元線溝渠，其中各該埋入式字元線溝渠沿第三方向延伸穿過該主動區、該些開口與該些隔離溝渠，且該硬遮罩留下來的部分位於各該埋入式字元線溝渠的兩側；以及於該些埋入式字元線溝渠中形成多個埋入式字元線。
  2. 如申請專利範圍第1項所述動態隨機存取記憶體的製造方法，更包括：在形成該硬遮罩之前，於各該開口的下部填入犧牲層，其中，形成該些隔離溝渠的步驟更包括移除該犧牲層。
  3. 如申請專利範圍第2項所述動態隨機存取記憶體的製造方法，其中，於該基底中形成該些開口包括：於該基底上形成第二硬遮罩，並以該第二硬遮罩為罩幕蝕刻 該基底，以在該基底中形成多個淺開口；在該些淺開口的側壁形成第三硬遮罩；以及對該些淺開口與該第三硬遮罩下方的該基底進行蝕刻製程以形成該些開口。
  4. 如申請專利範圍第2項所述動態隨機存取記憶體的製造方法，更包括：在形成該些埋入式字元線溝渠之前，以該硬遮罩留下來的部分為罩幕，部分地移除該些開口下方的該基底，以增加該些開口的深度，其中各該開口的增加部分的寬度小於各該開口的下部的寬度。
  5. 如申請專利範圍第1項所述動態隨機存取記憶體的製造方法，其中形成該些埋入式字元線的步驟包括：於該些埋入式字元線溝渠中形成襯層與導電層；部分地移除該襯層與該導電層，使該些埋入式字元線的頂面低於該基底的頂面；移除該硬遮罩留下來的部分；以及將第二介電層填入於該些開口與該些埋入式字元線溝渠中，使該第二介電層覆蓋該些埋入式字元線。
  6. 如申請專利範圍第5項所述動態隨機存取記憶體的製造方法，其中各該埋入式字元線具有第一寬度與第二寬度，其中該些埋入式字元線位於該些開口中的部分具有該第一寬度，該些埋 入式字元線穿過該些主動區的部分具有該第二寬度，且該第一寬度小於該第二寬度。
  7. 如申請專利範圍第1項所述動態隨機存取記憶體的製造方法，其中該第一方向與該第三方向的夾角為鈍角。
  8. 如申請專利範圍第1項所述動態隨機存取記憶體的製造方法，其中該硬遮罩的寬度至少為2nm。
  9. 一種動態隨機存取記憶體，包括：基底；多個分隔結構，位於所述基底中，各該分隔結構包括第一部分與第二部分，該第一部分位於該第二部分的上方，且該第二部分的寬度小於該第一部分的寬度；多個隔離結構，位於該基底中，該些隔離結構沿第一方向延伸且沿第二方向排列，其中各該分隔結構位於相鄰兩個該些隔離結構之間；多個主動區，沿所述第一方向延伸，各該主動區位於相鄰兩個該些隔離結構以及相鄰兩個該些分隔結構之間；以及多個埋入式字元線，位於多個埋入式字元線溝渠的底部，該些埋入式字元線溝渠沿第三方向延伸且沿第四方向排列，各該埋入式字元線溝渠穿過該些隔離結構、該些分隔結構與該些主動區，其中，該些埋入式字元線穿過該些分隔結構的部分與該些主動區之間具有一間隔。
  10. 如申請專利範圍第9項所述的動態隨機存取記憶體，其中各該埋入式字元線的一部分位於各該分隔結構的該第一部分，且各該埋入式字元線的該部分與各該分隔結構的該第二部分之間具有另一間隔。
  11. 如申請專利範圍第9項所述的動態隨機存取記憶體，其中各該埋入式字元線具有第一寬度與第二寬度，其中該些埋入式字元線位於該些分隔結構中的部分具有該第一寬度，該些埋入式字元線穿過該些主動區中的部分具有該第二寬度，該第一寬度小於該第二寬度。
  12. 如申請專利範圍第9項所述的動態隨機存取記憶體，其中該間隔至少為2nm。
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