TWI701907B - 時脈訊號產生電路及其操作方法 - Google Patents
時脈訊號產生電路及其操作方法 Download PDFInfo
- Publication number
- TWI701907B TWI701907B TW107131585A TW107131585A TWI701907B TW I701907 B TWI701907 B TW I701907B TW 107131585 A TW107131585 A TW 107131585A TW 107131585 A TW107131585 A TW 107131585A TW I701907 B TWI701907 B TW I701907B
- Authority
- TW
- Taiwan
- Prior art keywords
- voltage
- clock signal
- clock
- circuit
- clock tree
- Prior art date
Links
- 238000011017 operating method Methods 0.000 title claims abstract description 7
- 238000000034 method Methods 0.000 claims description 11
- 230000007423 decrease Effects 0.000 description 5
- 238000005265 energy consumption Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 101100498818 Arabidopsis thaliana DDR4 gene Proteins 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一種時脈訊號產生電路的操作方法。此操作方法包含以下步驟:由電壓偵測器傳送時脈訊號至時脈樹電路;以及依據時脈樹電路的電壓調整該時脈訊號的頻率以維持該電壓於電壓範圍內。
Description
本案是有關於一種時脈訊號產生電路及其操作方法,且特別是有關於延遲鎖相迴路(DLL)的時脈訊號產生電路及其操作方法。
當時脈訊號產生電路(例如:DRAM)的工作頻率較高時,資料輸出時間(tAC)將變得較不穩定。穩定時鐘樹的電壓是穩定輸出時間的常用的方法。因此,如何穩定時鐘樹的電壓是本領域待解決的問題之一。
本案之一態樣是在提供一種時脈訊號產生電路的操作方法。此操作方法包含以下步驟:由電壓偵測器傳送時脈訊號至時脈樹電路;以及依據時脈樹電路的電壓調整該時脈訊號的頻率以維持該電壓於電壓範圍內。
本案之另一態樣是在提供一時脈訊號產生電路。此時脈訊號產生電路包含時脈樹電路以及電壓偵測器。電壓偵測器耦接於時脈樹電路,其中電壓偵測器是用 以傳送時脈訊號至時脈樹電路。電壓偵測器依據時脈樹電路的電壓調整時脈訊號的頻率以維持電壓於電壓範圍內。
因此,於部分實施例中,提供一種時脈訊號產生電路及其操作方法,用以穩定時脈樹電路的操作電壓,並穩定資料輸出時間(tAC)。
100‧‧‧時脈訊號產生電路
110‧‧‧時脈樹電路
130‧‧‧電壓偵測器
135‧‧‧訊號產生電路
150‧‧‧接收器
170‧‧‧DLL電路
190‧‧‧輸出電路
CLK‧‧‧時脈訊號
CSS‧‧‧時鐘源訊號
V1‧‧‧曲線
VLT‧‧‧電壓下限閾值
VUT‧‧‧電壓上限閾值
300‧‧‧操作方法
S310至S330‧‧‧步驟
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附圖式之說明如下:第1圖係根據本案之一些實施例所繪示之一種時脈訊號產生電路的示意圖;以及第2圖係根據本案之一些實施例所繪示之一種實驗數據圖;以及第3圖係根據本案之一些實施例所繪示之一種時脈訊號產生電路的操作方法的流程圖。
以下揭示提供許多不同實施例或例證用以實施本發明的不同特徵。特殊例證中的元件及配置在以下討論中被用來簡化本揭示。所討論的任何例證只用來作解說的用途,並不會以任何方式限制本發明或其例證之範圍和意義。此外,本揭示在不同例證中可能重複引用數字符號且/或字母,這些重複皆為了簡化及闡述,其本身並未指定以下討論中不同實施例且/或配置之間的關係。
在全篇說明書與申請專利範圍所使用之用詞(terms),除有特別註明外,通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論,以提供本領域技術人員在有關本揭露之描述上額外的引導。
關於本文中所使用之『耦接』或『連接』,均可指二或多個元件相互直接作實體或電性接觸,或是相互間接作實體或電性接觸,而『耦接』或『連接』還可指二或多個元件相互步驟或動作。
在本文中,使用第一、第二與第三等等之詞彙,是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此,在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊,而不脫離本發明的本意。如本文所用,詞彙『與/或』包含了列出的關聯項目中的一個或多個的任何組合。本案文件中提到的「及/或」是指表列元件的任一者、全部或至少一者的任意組合。
請參閱第1圖。第1圖係根據本案之一些實施例所繪示之一種時脈訊號產生電路100的示意圖。時脈訊號產生電路100包含時脈樹電路110以及電壓偵測器130。在本案的一些實施例中,電壓偵測器130耦接於時脈樹電路110。
在操作關係上,電壓偵測器130用以偵測時脈樹電路110的電壓並傳送時脈訊號CLK至時脈樹電路110。電壓偵測器130依據電壓調整時脈訊號CLK的頻率以維持電壓於一電壓範圍內。
在本案的一些實施例中,由電壓偵測器130偵測的電壓為時脈樹電路110的操作電壓VDD。在本案的一些實施例中,電壓偵測器130更用以於偵測的電壓高於電壓上限閾值時,增加時脈訊號CLK的頻率,並於電壓低於電壓下限閾值時,減少時脈訊號CLK的頻率。
請參閱第2圖。第2圖係根據本案之一些實施例所繪示之一種實驗數據圖200。曲線V1代表由電壓偵測器130偵測的電壓。曲線CLK代表由電壓偵測器130輸出的時脈訊號。在本案的一些實施例中,曲線V1代表如第1圖所繪示的時脈樹電路110的操作電壓VDD。
如第2圖所繪示,由於在時間點t1,電壓V1低於電壓下限閾值VLT,電壓偵測器130減少時脈訊號CLK的頻率。當時脈訊號CLK的頻率減少,流經時脈樹電路110的電流減少,且時脈樹電路110的耗能也減少。於時脈樹電路110的耗能減少之後,電壓VDD(如第1圖所繪示)增加,且由電壓偵測器130偵測的電壓V1也增加。
另一方面,由於在時間點t2,電壓V1高於電壓上限閾值VUT,電壓偵測器130增加時脈訊號CLK的頻率。當時脈訊號CLK的頻率增加,流經時脈樹電路110的電流增加,而時脈樹電路110的耗能也增加。於時脈樹電路110 的耗能增加後,電壓VDD(如第1圖所繪示)也減少,而電壓偵測器130偵測的電壓V1也減少。
因此,於本案的一些實施例中,可維持電壓VDD於電壓範圍內,也就是說,電壓VDD可以維持在電壓上限閾值VUT以及電壓下限閾值VLT之間。
在本案的一些實施例中,電壓上限閾值VUT為2V,而電壓下限閾值VLT為1V。在本案的一些實施例中,時脈訊號CLK的頻率位於800MHz與3200MHz之間。電壓上限閾值VUT的值、電壓下限閾值VLT的值以及時脈訊號CLK的頻率僅作為例示說明之用,本案的實施方式並不以上述為限。
請再次參閱第1圖。在本案的一些實施例中,電壓偵測器130包含訊號產生電路135。訊號產生電路135用以產生時脈訊號CLK。
在本案的一些實施例中,時脈訊號產生電路100更包含接收器150,DLL(延遲鎖相迴路)電路170,以及輸出電路190。接收器150耦接於DLL電路170,DLL電路170耦接於時脈樹電路110,而時脈樹電路110耦接於輸出電路190。
在操作關係上,接收器150接收時鐘源訊號CSS並依據時鐘源訊號CSS傳送接收器訊號至DLL電路170。DLL電路170接收接收器訊號並依據接收器訊號傳送DLL訊號至時脈樹電路110。時脈樹電路110接收DLL訊號以及時脈訊號CLK,且時脈樹電路110傳送時脈樹訊號至輸 出電路190。輸出電路190依據時脈樹訊號將輸出時脈訊號送出。
需注意的是,時脈訊號產生電路100可以包含在儲存裝置中,例如DDR(雙倍數據速率)、SDRAM(同步動態隨機存取存儲器)、DDR2 SDRAM、DDR3 SDRAM,DDR4 SDRAM或包含時脈訊號產生電路的任何其他裝置。
請參閱第3圖。第3圖係根據本案之一些實施例所繪示之一種時脈訊號產生電路100的操作方法300的流程圖。操作方法300包含以下步驟:S310:傳送時脈訊號至時脈樹電路;以及S330:依據時脈樹電路的電壓調整時脈訊號的頻率以維持電壓在電壓範圍內。
為了方便說明與理解,請一併參閱第1圖與第3圖。上述步驟是作為例示說明之用。附加之步驟亦在本發明之實施方式地的預期範圍內。
於步驟S310中,傳送時脈訊號至時脈樹電路。在本案的一些實施例中,步驟S310可由電壓偵測器130執行。舉例而言,電壓偵測器130偵測如第1圖所繪式的時脈樹電路110的操作電壓VDD,且電壓偵測器130依據偵測的電壓傳送時脈訊號CLK至時脈樹電路110。
於步驟S330中,依據時脈樹電路的電壓調整時脈訊號的頻率以維持電壓在電壓範圍內。在本案的一些實施例中,步驟S330可由電壓偵測器130所執行。舉例而言, 當偵測電壓高於電壓上限閾值時,電壓偵測器130增加時脈訊號CLK的頻率,而當電壓低於電壓下限閾值時,電壓偵測器130減少時脈訊號CLK的頻率。
請一併參閱第2圖與第3圖。由於在時間點t1,電壓V1低於電壓下限閾值VLT,電壓偵測器130減少時脈訊號CLK的頻率。當時脈訊號CLK的頻率減少,流經時脈樹電路110的電流減少,且時脈樹電路110的耗能也減少。在時脈樹電路110的耗能減少之後,電壓VDD(如第1圖所繪示)增加,且由電壓偵測器130偵測的電壓V1增加。
在另一方面,由於在時間點t2,電壓V1高於電壓上限閾值VUT,電壓偵測器130增加時脈訊號CLK的頻率。當時脈訊號CLK的頻率增加,流經時脈樹電路110的電流增加,且時脈樹電路110的耗能增加。於時脈樹電路110的耗能增加之後,電壓VDD(如第1圖所繪示)減少,且電壓偵測器130偵測的電壓V1也減少。
因此,於本案的一些實施例中,可維持電壓VDD於電壓範圍內,也就是說,電壓VDD可以被維持在電壓上限閾值VUT與電壓下限閾值VLT之間。此外,由於時脈樹電路110的操作電壓VDD較穩定,時脈訊號產生電路100的資料輸出時間(tAC)也較穩定。
另外,上述例示包含依序的示範步驟,但該些步驟不必依所顯示的順序被執行。以不同順序執行該些步驟皆在本揭示內容的考量範圍內。在本揭示內容之實施例的精神與範圍內,可視情況增加、取代、變更順序及/或省 略該些步驟。
雖然本案已以實施方式揭示如上,然其並非用以限定本案,任何熟習此技藝者,在不脫離本案之精神和範圍內,當可作各種之更動與潤飾,因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
300‧‧‧操作方法
S310、S330‧‧‧步驟
Claims (8)
- 一種時脈訊號產生電路的操作方法,包含:由一電壓偵測器傳送一時脈訊號至一時脈樹電路;以及依據該時脈樹電路的一電壓調整該時脈訊號的一頻率以維持該電壓於一電壓範圍內;其中於該電壓高於一電壓上限閾值時,增加該時脈訊號的該頻率,且於該電壓低於一電壓下限閾值時,減少該時脈訊號的該頻率。
- 如請求項第1項所述之操作方法,其中該電壓是該時脈樹電路的一操作電壓。
- 如請求項第1項所述之操作方法,更包含:由一訊號產生電路產生該時脈訊號。
- 如請求項第1項所述之操作方法,更包含:由該電壓偵測器偵測該時脈樹電路的該電壓。
- 一時脈訊號產生電路,包含:一時脈樹電路;以及一電壓偵測器,耦接於該時脈樹電路,其中該電壓偵測器是用以傳送一時脈訊號至該時脈樹電路;其中該電壓偵測器依據該時脈樹電路的一電壓調整該 時脈訊號的一頻率以維持該電壓於一電壓範圍內;其中於該電壓高於一電壓上限閾值時,該電壓偵測器更用以增加該時脈訊號的該頻率,且於該電壓低於一電壓下限閾值時,該電壓偵測器更用以減少該時脈訊號的該頻率。
- 如請求項第5項所述之時脈訊號產生電路,其中該電壓是該時脈樹電路的一操作電壓。
- 如請求項第5項所述之時脈訊號產生電路,其中該電壓偵測器包含:一訊號產生電路,用以產生該時脈訊號。
- 如請求項第5項所述之時脈訊號產生電路,其中該電壓偵測器更用以偵測該時脈樹電路的該電壓。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/013,965 | 2018-06-21 | ||
US16/013,965 US10310549B1 (en) | 2018-06-21 | 2018-06-21 | Clock signal generating circuit and operating method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
TW202002524A TW202002524A (zh) | 2020-01-01 |
TWI701907B true TWI701907B (zh) | 2020-08-11 |
Family
ID=64556719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW107131585A TWI701907B (zh) | 2018-06-21 | 2018-09-07 | 時脈訊號產生電路及其操作方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10310549B1 (zh) |
EP (1) | EP3588782A1 (zh) |
JP (1) | JP2019220138A (zh) |
CN (1) | CN110634513A (zh) |
TW (1) | TWI701907B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113741619B (zh) * | 2020-05-27 | 2024-03-12 | 安徽寒武纪信息科技有限公司 | 时钟控制装置及相关产品 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060006917A1 (en) * | 2004-07-06 | 2006-01-12 | Princeton Technology Corporation | Method for dynamic balancing of a clock tree |
US20100117697A1 (en) * | 2008-11-11 | 2010-05-13 | Renesas Technology Corp. | Semiconductor integrated circuit and control method for clock signal synchronization |
US8264906B2 (en) * | 2007-05-29 | 2012-09-11 | Rambus Inc. | Adjusting clock error across a circuit interface |
US20160172017A1 (en) * | 2014-12-11 | 2016-06-16 | Micron Technology, Inc. | Tracking and correction of timing signals |
TW201722049A (zh) * | 2015-12-10 | 2017-06-16 | 矽創電子股份有限公司 | 電源輸出電路及其控制方法 |
US20180013432A1 (en) * | 2016-07-05 | 2018-01-11 | Apple Inc. | Power Saving with Dual-rail Supply Voltage Scheme |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5864572A (en) * | 1996-08-26 | 1999-01-26 | Sun Microsystems, Inc. | Oscillator runaway detect and reset circuit for PLL clock generator |
US6075415A (en) * | 1999-01-04 | 2000-06-13 | International Business Machines Corporation | Digital frequency multiplier |
US6700421B1 (en) * | 2000-09-26 | 2004-03-02 | Sun Microsystems, Inc. | Method and apparatus for reducing power consumption |
ATE514989T1 (de) * | 2000-09-26 | 2011-07-15 | Oracle America Inc | Verfahren und system zur steuerung temperaturzyklen |
US7042260B2 (en) * | 2004-06-14 | 2006-05-09 | Micron Technology, Inc. | Low power and low timing jitter phase-lock loop and method |
DE102006012654B4 (de) * | 2006-03-20 | 2008-02-07 | Infineon Technologies Ag | Taktfrequenzvariation eines getakteten Stromverbrauchers |
US8050781B2 (en) * | 2007-06-29 | 2011-11-01 | Emulex Design & Manufacturing Corporation | Systems and methods for ASIC power consumption reduction |
US9432033B2 (en) * | 2013-09-27 | 2016-08-30 | Freescale Semiconductor, Inc. | System and method for enabling maximum performance operation within an extended ambient temperature range |
US9312866B2 (en) * | 2014-01-27 | 2016-04-12 | Nvidia Corporation | Phase lock loop (PLL/FLL) clock signal generation with frequency scaling to power supply voltage |
CN104320121A (zh) * | 2014-09-30 | 2015-01-28 | 山东华芯半导体有限公司 | 一种延迟时间稳定的时钟树驱动电路 |
US10082823B1 (en) * | 2017-10-11 | 2018-09-25 | Integrated Device Technology, Inc. | Open loop solution in data buffer and RCD |
-
2018
- 2018-06-21 US US16/013,965 patent/US10310549B1/en active Active
- 2018-09-07 TW TW107131585A patent/TWI701907B/zh active
- 2018-10-31 CN CN201811286591.8A patent/CN110634513A/zh active Pending
- 2018-11-28 EP EP18208788.2A patent/EP3588782A1/en not_active Withdrawn
-
2019
- 2019-01-23 JP JP2019009821A patent/JP2019220138A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060006917A1 (en) * | 2004-07-06 | 2006-01-12 | Princeton Technology Corporation | Method for dynamic balancing of a clock tree |
US8264906B2 (en) * | 2007-05-29 | 2012-09-11 | Rambus Inc. | Adjusting clock error across a circuit interface |
US20100117697A1 (en) * | 2008-11-11 | 2010-05-13 | Renesas Technology Corp. | Semiconductor integrated circuit and control method for clock signal synchronization |
US20160172017A1 (en) * | 2014-12-11 | 2016-06-16 | Micron Technology, Inc. | Tracking and correction of timing signals |
TW201722049A (zh) * | 2015-12-10 | 2017-06-16 | 矽創電子股份有限公司 | 電源輸出電路及其控制方法 |
US20180013432A1 (en) * | 2016-07-05 | 2018-01-11 | Apple Inc. | Power Saving with Dual-rail Supply Voltage Scheme |
Also Published As
Publication number | Publication date |
---|---|
CN110634513A (zh) | 2019-12-31 |
JP2019220138A (ja) | 2019-12-26 |
TW202002524A (zh) | 2020-01-01 |
US10310549B1 (en) | 2019-06-04 |
EP3588782A1 (en) | 2020-01-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10481015B2 (en) | Temperature sensors | |
TWI409824B (zh) | 使用動態參考電壓之單端感應放大器及其運作方法 | |
US9747972B2 (en) | Memory controller, information processing device, and reference voltage adjustment method | |
TWI701907B (zh) | 時脈訊號產生電路及其操作方法 | |
US9065456B2 (en) | Semiconductor device having DLL circuit | |
US9337808B2 (en) | Semiconductor devices and semiconductor systems including the same | |
US9046551B2 (en) | Voltage detection circuit and internal voltage generator using the same | |
US20170148495A1 (en) | Input receiver circuit | |
US9203407B2 (en) | Semiconductor device and method for detecting state of input signal of semiconductor device | |
US9647613B2 (en) | Differential amplifier | |
TWI662790B (zh) | 能夠改善放大性能的緩衝電路 | |
TWI514415B (zh) | 低功率保護電路 | |
TWI494932B (zh) | 電壓產生器 | |
TWI732332B (zh) | 幫浦裝置、幫浦電路及其操作方法 | |
TWI494946B (zh) | 設置在記憶體裝置中且具有寬頻應用特性的延遲鎖定迴路系統以及動態改變設置在記憶體裝置中且具有寬頻應用特性之延遲鎖定迴路系統中的延遲電路的供應電壓的方法 | |
KR100784909B1 (ko) | 반도체 메모리 장치의 내부 전압 생성 회로 | |
US11074948B2 (en) | Semiconductor device and memory system | |
TWI716114B (zh) | 半導體裝置及其操作方法 | |
US9355707B2 (en) | Gapless pattern detection circuit and semiconductor device including the same | |
US20080159016A1 (en) | Voltage generating circuit of semiconductor memory apparatus capable of reducing power consumption | |
KR101062778B1 (ko) | 파워업 신호 생성 장치 및 파워업 신호 생성 방법 | |
JP2013236157A (ja) | 入力回路及び半導体装置 | |
TW202001882A (zh) | 記憶體裝置及其操作方法 | |
CN103516348A (zh) | 片上端接电路 | |
KR20070030557A (ko) | 반도체 메모리 장치의 기판 바이어스 전압 발생 회로 |