TWI694579B - 半導體封裝 - Google Patents

半導體封裝 Download PDF

Info

Publication number
TWI694579B
TWI694579B TW107105865A TW107105865A TWI694579B TW I694579 B TWI694579 B TW I694579B TW 107105865 A TW107105865 A TW 107105865A TW 107105865 A TW107105865 A TW 107105865A TW I694579 B TWI694579 B TW I694579B
Authority
TW
Taiwan
Prior art keywords
hole
support member
semiconductor package
sidewall structure
disposed
Prior art date
Application number
TW107105865A
Other languages
English (en)
Other versions
TW201917864A (zh
Inventor
金漢
金亨俊
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201917864A publication Critical patent/TW201917864A/zh
Application granted granted Critical
Publication of TWI694579B publication Critical patent/TWI694579B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

半導體封裝包括連接構件及支撐構件。連接構件具有彼此相對的第一表面及第二表面且具有重佈線層。支撐構件配置在連接構件的第一表面上，具有彼此分隔的第一貫穿孔及第二貫穿孔，且具有至少配置在第二貫穿孔的內表面上的阻擋層。半導體晶片配置在第一貫穿孔中且具有連接至重佈線層的連接墊。至少一被動組件配置在第二貫穿孔中且具有連接至重佈線層的連接端子。包封體包封分別位於第一貫穿孔中及第二貫穿孔中的半導體晶片及至少一被動組件。電磁帶隙結構嵌入支撐構件中。

Description

半導體封裝
本揭露是有關於一種半導體封裝，至少一個半導體晶片及多個被動組件安裝其中。
[相關申請案的交叉引用]
本申請案主張2017年10月19日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0136006號的優先權的權益，所述韓國申請案的揭露內容以全文引用的方式併入本文中。
行動裝置的顯示器的尺寸增大推動了對電池容量增加的需求。然而，隨著電池容量增加，行動裝置中被電池佔用的面積亦增加。為了保持行動裝置的小尺寸，印刷電路板(PCB)的尺寸可能因此需要相應減小。故此，能夠安裝組件的區域已經減小，進而使得對模組化(modularization)的興趣不斷增加。
同時，在相關技術中，可使用板上晶片(chip on board，COB)技術來安裝多個組件。板上晶片(COB)安裝是使用表面安裝技術(surface-mount technology，SMT)以將個別的被動元件及半導體封裝配置在印刷電路板上的一種安裝方案。然而，在此 種安裝方案中，為了保持組件之間的最小間隔而需要較寬的安裝面積，組件之間的電磁干擾(EMI)較高，且特別是半導體晶片及被動組件之間的距離較大，因而使得電雜訊(electric noise)可能增加。
本揭露的一個樣態可提供一種半導體封裝，其中當半導體晶片及多個被動組件被模組化時，可能難以應用電磁干擾阻擋的易受電磁干擾部分獲得了改良。
根據本揭露的一個樣態，可提供具有多個被動組件以及半導體晶片的一種半導體封裝，所述半導體晶片是使用具有多個貫穿孔的支撐構件加以安裝的，其中作為電磁干擾(EMI)吸收結構的電磁帶隙(EBG)結構被引入支撐構件的區域中以補強現有的電磁干擾阻擋結構。
根據本揭露的一個樣態，半導體封裝可包括連接構件及支撐構件。連接構件具有彼此相對的第一表面及第二表面且包括重佈線層。支撐構件配置在連接構件的第一表面上，具有彼此分隔的第一貫穿孔及第二貫穿孔，且具有至少配置在第二貫穿孔的內表面上的阻擋層。半導體晶片可配置在第一貫穿孔中且可具有連接至重佈線層的連接墊。至少一被動組件可配置在第二貫穿孔中且可具有連接至重佈線層的連接端子。包封體可包封分別位於第一貫穿孔中及第二貫穿孔中的半導體晶片及至少一被動組件。 電磁帶隙(EBG)結構嵌入支撐構件中。
根據本揭露的另一個樣態，半導體封裝可包括連接構件及支撐構件。連接構件具有彼此相對的第一表面及第二表面且包括重佈線層。支撐構件配置在連接構件的第一表面上且具有第一貫穿孔及多個第二貫穿孔。電磁波阻擋層配置在多個第二貫穿孔的內表面上且未配置在第一貫穿孔的內表面上。半導體晶片可配置在第一貫穿孔中且可具有連接至重佈線層的連接墊。多個被動組件可配置在多個第二貫穿孔中，且可具有連接至重佈線層的連接端子。支撐構件可包括定義支撐構件的輪廓的外側壁結構、環繞第一貫穿孔的第一內側壁結構，以及連接在第一內側壁結構及外側壁結構之間的第二內側壁結構。電磁帶隙結構進一步配置在外側壁結構的連接至第二內側壁結構的區域中。
根據本揭露的另一個樣態，半導體封裝包括連接構件及支撐構件。連接構件具有彼此相對的第一表面及第二表面且包括重佈線層。支撐構件配置在連接構件的第一表面上，以在連接構件的第一表面上具有支撐構件的第一表面，並且具有與支撐構件的第一表面相對的支撐構件的第二表面，支撐構件具有從支撐構件的第一表面延伸至支撐構件的第二表面的多個貫穿孔，多個貫穿孔包括與支撐構件的側表面分隔開來的第一貫穿孔以及配置在第一貫穿孔與支撐構件的每個側表面之間的至少一第二貫穿孔。配置在第一貫穿孔與支撐構件的每個側表面之間的至少一第二貫穿孔的內表面上配置有導電金屬層。
100:半導體封裝
110:支撐構件
110A:外側壁結構
110B:內側壁結構
110B’:第一內側壁結構
110B”:第二內側壁結構
110HA:第一貫穿孔
110HB:第二貫穿孔
115a:第一金屬層
115b:第二金屬層
115c:第三金屬層
120:半導體晶片
120P:連接墊
125:被動組件
130:包封體
132:後金屬層
133:後通孔
140:連接構件
141:絕緣層
142:重佈線層
143:通孔
143B:散熱結構
143S:阻擋結構
150:鈍化層
160:凸塊下金屬層
170:電連接結構
180:電磁帶隙單元
210a:第一導體圖案
210c:第一金屬層
210d:金屬板/金屬層
215c:第一介電層
215d:空間或層
220a:介電層
220c:第二金屬層
221d:金屬板
222d:金屬分支
225c:第二介電層
230a-1、230a-2:第二導體圖案
230c:蘑菇型結構
231c:金屬板
232c:通孔
240a:拼接通孔部分
241a:第一通孔
242a:第二通孔
243a:連接圖案
280A、280B、280C:電磁帶隙單元
1000:電子裝置
1010:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050:照相機模組
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1101:本體
1110:母板
1120:電子組件
1130:照相機模組
2100:扇出型半導體封裝
2120:半導體晶片
2121:本體
2122:連接墊
2130:包封體
2140:連接構件
2141:絕緣層
2142:重佈線層
2143:通孔
2150:鈍化層
2160:凸塊下金屬層
2170:焊球
2200:扇入型半導體封裝
2220:半導體晶片
2221:本體
2222:連接墊
2223:鈍化層
2240:連接構件
2241:絕緣層
2242:佈線圖案
2243:通孔
2243h:通孔孔洞
2250:鈍化層
2251:開口
2260:凸塊下金屬層
2270:焊球
2280:底部填充樹脂
2290:包封體
2301、2302:中介基板
2500:主板
C1、C2、C3:電容組件
ES:電磁帶隙結構
ES1:第一電磁帶隙結構
ES2:第二電磁帶隙結構
I-I’:剖線
L1、L2、L3:電感組件
WA:內表面
WB:內表面
x、y、z1、z2、z3:訊號
為讓本揭露的上述及其他樣態、特徵及優點更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為說明電子裝置系統的一實例的方塊示意圖。
圖2為說明電子裝置的一實例的立體示意圖。
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為說明安裝於中介基板上且最終安裝於電子裝置的主板上的扇入型半導體封裝的剖面示意圖。
圖6為說明嵌入於中介基板中且最終安裝於電子裝置的主板上的扇入型半導體封裝的剖面示意圖。
圖7為說明扇出型半導體封裝的剖面示意圖。
圖8為說明安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
圖9為根據一例示性實施例說明半導體封裝的立體示意圖。
圖10為說明圖9的半導體封裝的剖面示意圖。
圖11為沿圖10的半導體封裝的剖線I-I’所截取的平面圖。
圖12為說明用於圖9的半導體封裝中的支撐構件的金屬層(阻擋層)及電磁帶隙(EBG)結構之佈局的立體示意圖。
圖13為說明用於圖9的半導體封裝中的支撐構件的金屬層(阻擋層)及電磁帶隙結構的平面圖。
圖14為根據一例示性實施例說明構成可用於半導體封裝的 電磁帶隙結構的電磁帶隙單元的一實例的視圖。
圖15為圖14的電磁帶隙單元的等效電路圖。
圖16A及圖16B為根據一例示性實施例說明可用於半導體封裝的電磁帶隙結構之各種實例的視圖。
圖17A至圖17E為根據一例示性實施例說明半導體封裝的支撐構件之各種實例的平面圖。
在下文中，將參照所附圖式闡述各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等用於指涉相對於圖式之橫截面的一個朝向扇出型半導體封裝的安裝表面的側/部分/表面，而上側、上部分、上表面等用於指涉一個朝向相反方向的側/部分/表面(例如，背向安裝表面)。然而，定義這些方向是為了方便說明，本申請專利範圍並不被上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及兩個組件之間的直接連接(例如，直接接觸)。另外，「電性連接」的組件/元件包括彼此物理連接以提供電性連接的組件/元件以及彼此斷接但仍藉由中間組件/元件而電性連接的組件/元件。應理解，當以「第一」及「第二」來指代元件時，所述元件並不因此受到限制。「第一」及「第二」的用語可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形下，在不背離本揭露的範圍及本文 中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實作。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非用於限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
電子裝置
圖1為說明電子裝置系統的一實例的方塊示意圖。
參考圖1，電子裝置1000中可容納主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。此等組件可連接至下文將描述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory， DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如中央處理單元(central processing unit，CPU))、圖形處理器(例如圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括實施以下協定的組件，例如：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system， GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未 繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位靜態照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用程式處理器，但不以此為限。所 述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，而是將其封裝並以封裝狀態在電子裝置等中使用。
半導體封裝被普遍使用的原因在於半導體晶片與電子裝置的主板之間在電性連接方面通常存在電路寬度差異。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，故使用用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術是有利的。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後的剖面示意圖，而圖4為說明扇入型半導體封裝的封裝製程的一系列剖面示意圖。
參照所述圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222在尺寸上是顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，視半導體晶片2220的尺寸，可在半導體晶片2220上形成連接構件2240以重佈線連接墊2222。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimageable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成向連接墊2222外露的通孔孔洞2243h，並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，並可形成開口2251以讓凸塊下金屬層2260等延伸穿過其中。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式加以製造。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳送並同時具有相對較小的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子通常都需要配置於半導體晶片內部，因此扇入型半導體封裝的空間限制很大。因此，可能難以將此結構應用至具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即便藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且所述中介基板最終安裝於電子裝置的主板上的剖面示意圖，而圖6為說明扇入型半導體封裝嵌入中介基板中且所述中介基板最終安裝於電子裝置的主板上的剖面示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片 2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301再次重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外部表面可以包封體2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板(例如主板2500)上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板(例如中介基板2301或中介基板2302)上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，在連接構件2140上可進一步形成鈍化層 2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
在本製造製程中，連接構件2140可在包封體2130形成在半導體晶片2120外部之後形成。在此情況下，執行形成連接構件2140的製程，以形成將重佈線層與半導體晶片2120的連接墊2122彼此連接的一個或多個通孔，且形成重佈線層2142，而通孔2143可具有朝向半導體晶片2120遞減的寬度(請見放大區域)。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片2120上的連接構件2140進行重佈線並朝半導體晶片2120之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子通常都需要配置在半導體晶片內(例如，在封裝上的半導體晶片的佔用區域(footprint)內)。因此，當半導體晶片的尺寸減小時，通常須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片2120的輸入/輸出端子藉由形成於半導體晶片上的連接構件2140進行重佈線並朝半導體晶片2120之外配置(例如，從半導體晶片2120的佔用區域向外配置)， 如上所述。因此，即使在半導體晶片2120的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的區域/佔用區域之外的扇出區域，進而使得標準化球佈局實際上可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(POP)類型更小型的形式，且可解決因翹曲(warpage)現象出現而導致的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述 用於將半導體晶片安裝於電子裝置的主板等上，且保護半導體晶片免受外部影響。扇出型半導體封裝與例如中介基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
在下文中，將參照所附圖式詳細闡述本揭露中的各種例示性實施例。
圖9為根據一例示性實施例說明半導體封裝的立體分解示意圖。圖10為說明圖9的半導體封裝的剖面示意圖，而圖11為沿圖10的半導體封裝的剖線I-I’所截取的平面圖。
參照圖9至圖11，根據本例示性實施例的半導體封裝100可包括連接構件140、支撐構件110、半導體晶片120、多個被動組件125以及包封體130。連接構件140具有彼此相對的第一表面及第二表面，支撐構件110配置在連接構件140的第一表面上且具有彼此分隔的第一貫穿孔110HA及一或多個的第二貫穿孔110HB，半導體晶片120配置在第一貫穿孔110HA中，多個被動組件125配置在一或多個第二貫穿孔110HB中，且包封體130包封支撐構件110、半導體晶片120以及多個被動組件125。
半導體晶片120可包括在第一貫穿孔110HA中連接至連接構件140的重佈線層142的連接墊120P。多個被動組件125可包括在第二貫穿孔110HB中連接至連接構件140的重佈線層142的連接端子。在本例示性實施例中，第二貫穿孔110HB的數量可為兩個，且多個被動組件125可安裝在第二貫穿孔110HB中。
鈍化層150可配置在連接構件140的第二表面上，且電性連接至重佈線層142的凸塊下金屬層160可配置在鈍化層150的開口中。電連接結構170可經由凸塊下金屬層160電性連接至重佈線層142。
近來，由於行動裝置的顯示器的尺寸增大，已發展出對電池容量增加的需求。作為提供增加的電池容量的一環，行動裝置中被電池佔用的面積已然增加，而因此需要減小印刷電路板(PCB)的尺寸以彌補被電池佔用之面積的增加。為了滿足此需要，組件的安裝面積已然減小，進而使得對模組化(modularization)的興趣亦不斷增加。
安裝多個組件之相關技術的實例可包括板上晶片(chip on board，COB)技術。COB是使用表面安裝技術(surface-mount technology，SMT)以將個別的被動組件及半導體封裝安裝到印刷電路板上的一種安裝方案。然而，儘管此種安裝方法在低成本方面具有優勢，但該方法使用較寬的安裝面積以保持組件之間的最小間隔，故組件之間的電磁干擾(EMI)較大，且半導體晶片及組件之間的距離較大，因而使得電雜訊(electric noise)增加。
然而，在根據本例示性實施例的半導體封裝100中，多個被動組件125可與半導體晶片120一起配置在單個封裝結構中。因此，組件之間的間隔可顯著減小，且可減小主板(例如印刷電路板等)上被組件佔用的安裝面積。另外，半導體晶片120與被動組件125之間的電性通路可顯著減小以抑制雜訊(noise)。 特別是，半導體晶片120及多個被動組件125可分別配置在第一貫穿孔110HA中及第二貫穿孔110HB中。
可將第一金屬層115a配置在第二貫穿孔110HB的內表面WB上以作為電磁波阻擋元件。可形成第二金屬層115b及第三金屬層以分別作為支撐構件110的上表面上及下表面上的附加阻擋元件。第二金屬層115b及第三金屬層115c可連接至第一金屬層115a以構成阻擋元件。可藉由在支撐構件110上執行電鍍製程(plating process)來形成第一金屬層115a、第二金屬層115b及第三金屬層115c。
如上所述，在第二貫穿孔110HB中，可使用第一金屬層115a來實施與多個被動組件125相關的電磁干擾阻擋(EMI blocking)。在支撐構件110的上表面上形成的第二金屬層115b可經由後通孔133連接至後金屬層132。故此，可有效地阻擋半導體晶片120上方及多個被動組件125上方的電磁干擾。
另一方面，其中設置有半導體晶片120的第一貫穿孔110HA的內表面WA可與包封體130直接接觸，阻擋結構並不在內表面WA上形成。
因此，半導體封裝可能相對容易受到電磁波的影響。如本例示性實施例中不在第一貫穿孔110HA的內表面WA上配置阻擋結構的原因在於，安裝被動組件125的製程是在安裝相對較昂貴的半導體晶片120的製程之前執行的。詳細而言，其原因在於，雖然形成第二貫穿孔110HB並可執行用於阻擋結構的電鍍製程， 但可能難以在安裝被動組件125的製程之後於第一貫穿孔110HA上執行額外的電鍍製程。
因此，半導體封裝可能容易受到半導體晶片120所產生的電磁波的影響，而亟需針對半導體晶片120所產生的電磁波的對策。
作為此一對策，本例示性實施例中使用的支撐構件110可包括電磁帶隙(electromagnetic band-gap，EBG)結構ES。電磁帶隙結構ES可包括佈置為重複圖案的多個電磁帶隙單元180。電磁帶隙結構ES作為由使用精細圖案的濾波器電路形成的電磁波吸收器(electromagnetic wave absorber)，可與阻擋電磁波的阻擋層(例如第一金屬層115a、第二金屬層115b及第三金屬層115c)區分開來。
本例示性實施例中使用的電磁帶隙結構ES可以被安裝在支撐構件110的表面上的形式或以被嵌入支撐構件110中的形式來實施之。如圖10所繪示，電磁帶隙結構ES可包括通孔及/或分別配置在支撐構件110的上表面上及下表面上的導電圖案，而且當用於重佈線的佈線結構在支撐構件110中形成時，電磁帶隙結構ES可與佈線結構一起形成。
電磁帶隙結構ES可以各種形式實施。舉例而言，電磁帶隙結構ES可形成為兩層或三層的圖案結構，而以下將參考圖14、圖15、圖16A及圖16B闡述構成電磁帶隙結構ES的電磁帶隙單元180的各種實例及原理。
如圖9及圖10所繪示，後金屬層132可配置在包封體130上。後金屬層132可經由貫穿包封體130的至少部分的後通孔133連接至第二金屬層115b。可在後金屬層132上配置保護層155。
以下將更詳細闡述根據本例示性實施例的半導體封裝100中所包括的各個組件。
支撐構件110可視特定材料而改良半導體封裝100的剛性，且可用於確保包封體130的厚度均勻性。支撐構件110可具有第一貫穿孔110HA及一或多個第二貫穿孔110HB。半導體晶片120可配置在第一貫穿孔110HA中，且多個被動組件125可配置在一或多個第二貫穿孔110HB中。半導體晶片120及多個被動組件125可經配置以預定距離分別與第一貫穿孔110HA的壁面及第二貫穿孔110HB的壁面分隔開來。必要時，可修改支撐構件110，並可使用不同數量及形狀的第一貫穿孔110HA及第二貫穿孔110HB(請參見例如圖17A至圖17E)。
支撐構件110的材料不受特定限制。舉例而言，可使用絕緣材料作為支撐構件110的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用感光成像介電(PID)樹脂作為絕緣材料。
支撐構件110可包括配置在一或多個第二貫穿孔110HB的內表面WB上的第一金屬層115a，且第一金屬層115a可配置為環繞被動組件125。第二金屬層115b及第三金屬層115c可分別配置在支撐構件110的上表面上及下表面上，且可連接至第一金屬層115a。如上所述，第一金屬層115a、第二金屬層115b及第三金屬層115c可實施電磁干擾阻擋結構(特別是，用於被動組件125的結構)。第一金屬層115a、第二金屬層115b及第三金屬層115c可連接至接地(GND)圖案。舉例而言，第一金屬層115a、第二金屬層115b及第三金屬層115c可連接至連接構件140的重佈線層142的接地圖案。第一金屬層115a、第二金屬層115b及第三金屬層115c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第一金屬層115a、第二金屬層115b及第三金屬層115c可以電鍍製程來形成。
如圖11及圖12所繪示，可配置兩個第二貫穿孔110Hb以環繞第一貫穿孔110HA。
在本例示性實施例中使用的支撐構件110可包括外側壁結構110A及內側壁結構110B，外側壁結構110A定義支撐構件110的輪廓，內側壁結構110B從外側壁結構110A延伸至一內部空間且將該內部空間劃分為第一貫穿孔110HA及一或多個第二貫穿孔110HB。
由於外側壁結構110A的寬度通常大於內側壁結構110B 的寬度，因此在外側壁結構110A中形成電磁帶隙結構ES可能是有利的。因此，電磁帶隙結構ES可配置在外側壁結構110A的連接至內側壁結構110B的區域中。
參照圖13，從被動組件125散發出的電磁波可被形成在一或多個第二貫穿孔110HB的內表面WB上的第一金屬層115a所阻擋，進而使得所述電磁波可能不至於影響到配置在其他貫穿孔中的被動組件125或半導體晶片120。然而，由於其中配置有半導體晶片120的第一貫穿孔110HA的內表面WA上並沒有形成金屬層，從半導體晶片120散發出的電磁波可被第一內側壁結構110B’吸收並在第一內側壁結構110B’中傳播，然後可被電磁帶隙結構ES吸收，進而使得所述電磁波可能不至於對其他組件或其他封裝造成負面影響。
參照圖11及圖12，內側壁結構110B可包括環繞第一貫穿孔110HA的第一內側壁結構110B’以及將第一內側壁結構110B’與外側壁結構110A彼此連接的第二內側壁結構110B”。
亦即，在本例示性實施例中，電磁帶隙結構ES可配置在外側壁結構110A的連接至第二內側壁結構110B”的區域中。或者，必要時，電磁帶隙結構ES可配置在第二內側壁結構110B”中。
必要時，支撐構件110可具有包括導體圖案及通孔的佈線結構。因此，使用在支撐構件110中實施的導體圖案及通孔，可易於實施在本例示性實施例中使用的電磁帶隙結構ES。舉例而言，電磁帶隙結構ES可具有雙層結構，其包括通孔及/或分別配 置在支撐構件110的上表面上及下表面上的導體圖案(參見圖14及圖15)。
構成支撐構件110的絕緣層可為多層，進而使得電磁帶隙結構ES可具有多層導體圖案。電磁帶隙結構ES可以各種形式實施。舉例而言，除了雙層圖案結構之外，電磁帶隙結構ES可以三層或更多層的圖案結構形成。或者，具有雙層圖案結構的電磁帶隙結構ES可堆疊兩次或更多次。
支撐構件110的佈線結構具有的厚度可大於連接構件140的重佈線層142的厚度。其中實施佈線結構的支撐構件110可當作用於疊層封裝(PoP)的封裝使用。
半導體晶片120可為將數百至數百萬個或更多元件整合於單一晶片中的積體電路(IC)。在此情況下，積體電路可例如為電源管理IC(PMIC)，但不以此為限。同時，半導體晶片120可為處於裸露狀態下的積體電路，其中未形成單獨的凸塊或單獨的重佈線層。積體電路可以主動晶圓為基礎而形成。在此情況下，半導體晶片120的本體的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。各種電路可在本體上形成。連接墊120P可將半導體晶片120電性連接至其他組件。連接墊120P中的每一者的材料可為例如鋁(Al)等的導電材料。暴露出連接墊120P的鈍化層(未繪示)可在本體上形成，且可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。可在其他適當的位置上進一步配置絕緣層(未繪示)等。
多個被動組件125可為多層陶瓷電容器(multilayer ceramic capacitor，MLCC)、低電感晶片電容器(low inductance chip capacitor，LICC)、電感器(inductor)、珠粒(beads)或各種其他類型的濾波器等。各個被動組件125可具有不同的尺寸。另外，各個被動組件125具有的厚度可不同於半導體晶片120的厚度。在根據本例示性實施例的半導體封裝100中，各個被動組件125可在第二貫穿孔110HB中被分開且被佈置。
包封體130可包封支撐構件110的至少部分、半導體晶片120的至少部分以及多個被動組件125的至少部分。另外，包封體130可填充第一貫穿孔110HA的至少部分以及第二貫穿孔110HB的至少部分。包封體130可包括絕緣材料。絕緣材料可為包括無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂中及熱塑性樹脂中的強化材料(例如無機填料)的樹脂，例如ABF、FR-4、BT等。另外，若有需要，可使用已知的模製材料，例如環氧模製化合物(EMC)等，亦可使用感光成像包封體(photoimagable encapsulant，PIE)。或者，亦可使用將熱固性樹脂或熱塑性樹脂等絕緣性樹脂浸入於無機填料中及/或例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的材料作為絕緣材料。
如上所述，金屬層並沒有形成在第一貫穿孔110HA的內表面上，而第一貫穿孔110HA的內表面WA可因此與包封體130 接觸。在此情況下，良率可預期提高，如上所述。
後金屬層132可覆蓋包封體130的上部分。後金屬層132可具有板的形式。後金屬層132可經由貫穿包封體130的至少部分的後通孔133連接至第二金屬層115b。後金屬層132亦可作為接地(ground)使用。後金屬層132及後通孔133中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。後金屬層132及後通孔133可以電鍍製程來形成。
可使用連接構件140以延伸半導體晶片120的連接墊120P並進行半導體晶片120的連接墊120P的重佈線。另外，連接構件140可將半導體晶片120與被動組件125彼此電性連接。數十至數百個具有各種功能的半導體晶片120的連接墊120P可藉由連接構件140進行重佈線，且可視功能而定，藉由電連接結構170與外部進行物理連接或電性連接。連接構件140可包括絕緣層141、配置在絕緣層141上的重佈線層142，以及貫穿絕緣層141並將各重佈線層142彼此連接的通孔143。連接構件140可由單層形成，或可由多層形成(例如由比圖式中繪示的層數更多的多層形成)。
絕緣層141中的每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電(PID)樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141可為感光性絕緣層。當絕緣層141具有感光特性時，絕緣層141可以較小的厚度形成，且可更容易 達成通孔143的精細間距。絕緣層141可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141以多層形成時，各絕緣層141的材料可為彼此相同，若有需要或者亦可為彼此不同。當使用多層絕緣層141時，各絕緣層141可視製程而彼此整合，進而使得各絕緣層141之間的邊界亦可為不明顯。
重佈線層142可用於對連接墊120P實質上進行重佈線。舉例而言，重佈線層142可包括導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、連接端子接墊等。
通孔143可將形成於不同層上的重佈線層142、連接墊120P等彼此電性連接，從而導致半導體封裝100中電性通路的重新配置。舉例而言，通孔143可包括導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔143中的每一者可以導電材料完全填充，且可具有各種形狀，例如錐形形狀或圓柱形形狀。
連接構件140可包括配置在半導體晶片120的主動面上的散熱結構143B。散熱結構143B可具有堆疊通孔的形式，但不以此為限。散熱結構143B可經由電連接結構170連接至主板，以 有效散發半導體晶片120所產生的熱量。
連接構件140可具有環繞重佈線層142的阻擋結構143S。阻擋結構143S可沿著連接構件140的邊緣(例如，連接構件140的外圍邊緣)形成。阻擋結構143S可具有堆疊通孔，但不以此為限。阻擋結構143S可連接至第三金屬層115c，但不以此為限。阻擋結構143S可有效地阻擋重佈線層142產生的電磁干擾或從外部裝置引入重佈線層142中的電磁干擾。
鈍化層150可保護連接構件140免受外部物理性或化學性損傷。鈍化層150可具有開口，以暴露連接構件140的重佈線層142的至少部分。在鈍化層150中形成的開口之數量可為數十至數千個。鈍化層150可包括絕緣樹脂及無機填料，但通常可不包括玻璃纖維。舉例而言，鈍化層150可以味之素構成膜(ABF)形成，但不以此為限。
凸塊下金屬層160可改良電連接結構170的連接可靠性，從而導致半導體封裝100之板級可靠性的改良。凸塊下金屬層160可連接至被鈍化層150的開口所暴露的連接構件140的重佈線層142。可藉由金屬化方法，使用導電材料(例如金屬)以在鈍化層150的開口中形成凸塊下金屬層160，但不以此為限。
電連接結構170可另外配置以從外部物理連接且/或電性連接半導體封裝100。舉例而言，半導體封裝100可藉由電連接結構170安裝於電子裝置的主板上。電連接結構170中的每一者可由例如焊料等的導電材料形成。電連接結構170中的每一者可為 接腳(land)、球、引腳等。電連接結構170可形成為多層結構或單層結構。當電連接結構170形成為多層結構時，電連接結構170可包括銅(Cu)柱及焊料。當電連接結構170形成為單層結構時，電連接結構170可包括錫-銀焊料或銅(Cu)。然而，電連接結構170C並不以此為限。電連接結構170的數量、間隔、配置形式等不受特別限制。舉例而言，電連接結構170可根據連接墊120P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
至少一些電連接結構170可配置在扇出區域中。扇出區域意指半導體晶片120所配置的區域之外的區域(例如，在半導體封裝100中與半導體晶片120的位置不重疊的半導體封裝100之表面的一區域)。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出(I/O)端子，且有利於三維內連線(3D interconnection)。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造為具有較小的厚度。
保護層155可保護後金屬層132免受外部物理性或化學性損傷。保護層155可包括涵括絕緣樹脂及無機填料的鈍化層，但可不包括玻璃纖維。舉例而言，保護層155可以味之素構成膜(ABF)形成，但不以此為限。
在下文中，將闡述可在本例示性實施例的支撐構件110中實施的電磁帶隙結構ES的各種實例。
圖14為根據本揭露的一例示性實施例說明構成可用於半導體封裝的電磁帶隙結構的電磁帶隙單元的一實例的立體圖，而圖15為圖14的電磁帶隙單元的等效電路圖。
參照圖14，根據本例示性實施例的電磁帶隙單元280A可為拼接通孔型電磁帶隙單元(stitching via type EBG cell)，且可包括配置在第一水平高度(first level)上的第一導體圖案210a、配置在不同於第一水平高度的第二水平高度(second level)上的一對第二導體圖案230a-1及230a-2，以及拼接通孔部分240a。拼接通孔部分240a可經由其上配置有第一導體圖案210a的平面連接至一對第二導體圖案230a-1及230a-2，且可自第一導體圖案210a電性斷接。
圖14中所繪示的電磁帶隙單元可充當阻擋特定頻帶中的訊號的電磁帶隙結構。詳細而言，可於第一導體圖案210a與一對第二導體圖案230a-1及230a-2之間***介電層220a。因此，電容組件可存在於第一導體圖案210a與一對第二導體圖案230a-1及230a-2之間，且可存在於彼此相鄰的一對第二導體圖案230a-1及230a-2之間。此處，介電層220a可為構成支撐構件110的絕緣層。
另外，在拼接通孔部分240a中，穿過第一通孔241a、連接圖案243a及第二通孔242a的電感組件亦可存在於彼此相鄰的一對第二導體圖案230a-1及230a-2之間。在此情況下，藉由下列因素可改變電容組件的數值(value)，例如第一導體圖案210a與一對第二導體圖案230a-1及230a-2之間的間隔以及彼此相鄰的一 對第二導體圖案230a-1及230a-2之間的間隔、構成介電層220a的介電材料的介電常數(dielectric constant)、導體圖案的尺寸、形狀及面積等。亦可藉由下列因素來改變電感組件的數值，例如第一通孔241a、第二通孔242a及連接圖案243a的形狀、長度、厚度、寬度、橫截面積等。
因此，當上述各種因素被適當地調整並設計時，可使用圖14中繪示的結構作為在目標頻帶中移除或阻擋特定訊號或特定雜訊的電磁帶隙單元。亦即，圖14中繪示的結構可充當帶阻濾波器(band stop filter)。
舉例而言，在圖9至圖13中繪示的半導體封裝中，第一導體圖案210a可配置在支撐構件110的第一水平高度(例如下表面)上，而一對第二導體圖案230a-1及230a-2可配置在支撐構件110的第二水平高度(例如上表面)上。拼接通孔部分240a可為貫穿支撐構件110的通孔。
在下文中將參照圖15的等效電路圖闡述此一作用。
參照圖15，電感組件L1可對應於第一通孔241a，電感組件L2可對應於第二通孔242a，且電感組件L3可對應於連接圖案243a。C1可為由下列元件形成的電容組件，包括：一對第二導體圖案230a-1及230a-2，以及隨後將配置在一對第二導體圖案230a-1及230a-2的水平高度上方的任何其它介電層及第一導體圖案210a；而C2及C3可為由下列元件形成的電容組件，包括：配置在與連接圖案243a所在的水平高度相同的水平高度上的第一導 體圖案210a，以及隨後將配置在連接圖案243a所在的水平高度下方的水平高度上的任何其它介電層及第一導體圖案210a。
根據此一等效電路圖，圖14的電磁帶隙單元280A可充當阻擋特定頻帶中的訊號的帶阻濾波器。亦即，如圖15所繪示，低頻帶中的訊號(參見標號(x))及高頻帶中的訊號(參見標號(y))可穿過電磁帶隙結構，且低頻帶與高頻帶之間的特定頻帶中的訊號(參見標號(z1)、(z2)及(z3))可被電磁帶隙單元所阻擋。
電磁帶隙結構的其他實例可包括作為雙層結構之實例的共平面型電磁帶隙單元280B，以及作為三層結構之實例的蘑菇型電磁帶隙單元280C。
根據本實例的共平面型電磁帶隙單元280B可具有一種結構，其中具有特定圖案的複數個(例如四個)電磁帶隙單元重複地配置在隨後將充當電源層或接地層的任一金屬層的整體上。
參照圖16A，共平面型電磁帶隙單元280B可具有一種形式，其中配置在與任一金屬層210d所在的平面不同的平面上的多個金屬板221d以橋接形式(bridge form)藉由金屬分支222d透過特定部分(例如各個金屬板之角落的遠端)而彼此連接。具有金屬板221及金屬板210d的各平面可被空間215d或層215d(例如介電層)所分開。
在此情況下，具有較寬面積的金屬板221d可構成低阻抗區域，且具有較窄面積的金屬分支222d可構成高阻抗區域。因此， 共平面型電磁帶隙單元280B可充當帶阻濾波器，該帶阻濾波器經由其中重複且交替形成低阻抗區域及高阻抗區域的結構可阻擋特定頻帶中的雜訊。
共平面型電磁帶隙單元280B可具有的優點為：電磁帶隙可配置為雙層結構，且可在支撐構件110中實施，類似於圖14中所繪示的電磁帶隙單元280A。
參照圖16B，蘑菇型電磁帶隙單元280C可例如具有一種結構，其中具有蘑菇形狀的複數個(例如四個)電磁帶隙單元被***在隨後將充當電源層及接地層的兩個金屬層210c及220c之間。
蘑菇型電磁帶隙單元280C可具有一種形式，其中在分別充當接地層及電源層之中任一者及另一者的第一金屬層210c及第二金屬層220c之間更進一步形成金屬板231c，且藉由通孔232c將第一金屬層210c與金屬板231c彼此連接的蘑菇型結構230c被重複地配置。
在此情況下，第一金屬層210c與金屬板231c之間可***第一介電層215c，且金屬板231c與第二金屬層220c之間可***第二介電層225c。如上所述的蘑菇型電磁帶隙單元280C藉由具有以下狀態可充當帶阻濾波器，在此狀態中，電容組件及電感組件在第一金屬層210c及第二金屬層220c之間彼此串聯(LC串聯連接)，其中電容組件由第二金屬層220c、第二介電層225c及金屬板231c所形成，電感組件由貫穿第一介電層215c以將第一 金屬層210c及金屬板231c彼此連接的通孔232c所形成。
可在根據本例示性實施例的半導體封裝中使用的支撐構件可具有各種結構，且電磁帶隙結構可因此具有各種陣列。
一如在先前的例示性實施例中，其中配置有半導體晶片的第一貫穿孔可實質上配置在中心處，且多個第二貫穿孔可佈置為環繞第一貫穿孔。且在此形式中，支撐構件可具有各種結構(參見圖17A至圖17E)。然而，支撐構件並不以此為限。
用於各種例示性實施例中的各支撐構件110普遍都可包括定義支撐構件110之輪廓的外側壁結構110A、環繞第一貫穿孔110HA的第一內側壁結構110B’，以及從第一內側壁結構110B’連接至外側壁結構110A的第二內側壁結構110B’。第二內側壁結構110B”可以各種不同的形式定義第二貫穿孔110HB的尺寸及形狀。具有數種結構的支撐構件110可具有電磁帶隙結構的各種陣列。
圖17A至圖17E為根據一例示性實施例說明半導體封裝的支撐構件之各種實例的平面圖。
參照圖17A，支撐構件110可具有實質上配置在中心處的一個第一貫穿孔110HA，並可具有兩個第二貫穿孔110HB。該兩個第二貫穿孔110HB可配置在第一貫穿孔110HA的上方及下方，而且，可形成具有相同尺寸及形狀的兩個第二內側壁結構110B”。隨後將於其中安裝被動組件的第二貫穿孔110HB的內表面上可形成第一金屬層115a，且第一貫穿孔110HA的內表面上可 不形成金屬層。此處，兩個電磁帶隙結構ES可分別配置在外側壁結構110A的連接至(例如鄰近或接近)第二內側壁結構110B”的兩個區域中。
參照圖17B，支撐構件110可具有實質上配置在中心處的一個第一貫穿孔110HA，並可具有四個第二貫穿孔110HB。該四個第二貫穿孔110HB可配置在第一貫穿孔110HA的各個角落處，而且，可形成具有相同尺寸及形狀的四個第二內側壁結構110B”。隨後將於其中安裝被動組件的第二貫穿孔110HB的內表面上可形成第一金屬層115a，且第一貫穿孔110HA的內表面上可不形成金屬層。此處，四個電磁帶隙結構ES可分別配置在外側壁結構110A的連接至第二內側壁結構110B”的四個區域中。
參照圖17C，支撐構件110可具有實質上配置在中心處的一個第一貫穿孔110HA，並可具有兩個第二貫穿孔110HB。該兩個第二貫穿孔110HB可配置在第一貫穿孔110HA的上方及下方，而且，可形成具有不同尺寸及形狀的兩個第二內側壁結構110B”。隨後將於其中安裝被動組件的第二貫穿孔110HB的內表面上可形成第一金屬層115a，且第一貫穿孔110HA的內表面上可不形成金屬層。與先前的實例不同，本實例中引入的電磁帶隙結構ES可分別配置在第二內側壁結構110B”的連接至第一內側壁結構110B’的兩個區域中。
參照圖17D，支撐構件110可具有實質上配置在中心處的一個第一貫穿孔110HA，並可具有兩個第二貫穿孔110HB。該 兩個第二貫穿孔110HB可配置在第一貫穿孔110HA的上方及下方，而且，可形成在對角線方向上具有對稱結構的兩個第二內側壁結構110B”。隨後將於其中安裝被動組件的第二貫穿孔110HB的內表面上可形成第一金屬層115a，且第一貫穿孔110HA的內表面上可不形成金屬層。
類似於圖17A及圖17B中所繪示的實例，兩個第一電磁帶隙結構ES1可分別配置在外側壁結構110A的連接至第二內側壁結構110B”的兩個區域中。同時，如同圖17C中所繪示的實例，兩個第二電磁帶隙結構ES2可分別配置在第二內側壁結構110B”的連接至第一內側壁結構110B’的兩個區域中。在本實例中，可使用第一電磁帶隙結構ES1及第二電磁帶隙結構ES2的雙電磁波吸收結構進一步改良電磁波吸收作用。
參照圖17E，支撐構件110可具有實質上配置在中心處的一個第一貫穿孔110HA，並可具有四個第二貫穿孔110HB。該四個第二貫穿孔110HB可配置為在垂直方向上及水平方向上相對於第一貫穿孔110HA彼此對稱，而且，可形成在垂直方向上彼此對稱且具有相同形狀的兩個第二內側壁結構110B”以及在水平方向上彼此對稱且具有相同形狀的兩個第二內側壁結構110B”。隨後將於其中安裝被動組件的第二貫穿孔110HB的內表面上可形成第一金屬層115a，且第一貫穿孔110HA的內表面上可不形成金屬層。
類似於先前的實例，四個第一電磁帶隙結構ES1可分別配置在外側壁結構110A的連接至第二內側壁結構110B”的四個區 域中，且四個第二電磁帶隙結構ES2可分別配置在第二內側壁結構110B”的連接至第一內側壁結構110B’的四個區域中。且在本實例中，可使用第一電磁帶隙結構ES1及第二電磁帶隙結構ES2的雙電磁波吸收結構進一步改良電磁波吸收作用。
如上所述，根據各例示性實施例，經由使用電磁帶隙結構，半導體封裝提供顯著減小的電磁干擾雜訊。該電磁帶隙結構為形成在支撐構件的區域(亦即，側壁結構)中的電磁干擾吸收結構，以改良可能難以應用電磁干擾阻擋結構的易受電磁干擾區域(例如，半導體晶片周圍的區域)。
可使用支撐構件的導體圖案，以將可在本例示性實施例中使用的電磁帶隙結構容易地形成在所需的位置處。
雖然本揭露已以例示性實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾。
100‧‧‧半導體封裝
110‧‧‧支撐構件
110A‧‧‧外側壁結構
110B‧‧‧內側壁結構
110HA‧‧‧第一貫穿孔
110HB‧‧‧第二貫穿孔
115a‧‧‧第一金屬層
115b‧‧‧第二金屬層
120‧‧‧半導體晶片
125‧‧‧被動組件
132‧‧‧後金屬層
140‧‧‧連接構件
180‧‧‧電磁帶隙單元
ES‧‧‧電磁帶隙結構

Claims (21)

  1. 一種半導體封裝，包括：連接構件，具有彼此相對的第一表面及第二表面且包括重佈線層；支撐構件，配置在所述連接構件的所述第一表面上，具有彼此分隔的第一貫穿孔及第二貫穿孔，且具有至少配置在所述第二貫穿孔的內表面上的阻擋層；半導體晶片，配置在所述第一貫穿孔中且具有連接至所述重佈線層的連接墊；至少一被動組件，配置在所述第二貫穿孔中且具有連接至所述重佈線層的連接端子；包封體，包封分別位於所述第一貫穿孔中及所述第二貫穿孔中的所述半導體晶片及所述至少一被動組件；以及電磁帶隙結構，嵌入所述支撐構件中，所述支撐構件包括：外側壁結構，定義所述支撐構件的輪廓；以及內側壁結構，從所述外側壁結構延伸至內部空間且將所述內部空間劃分為所述第一貫穿孔及所述第二貫穿孔，其中所述電磁帶隙結構配置在所述外側壁結構的連接至所述內側壁結構的區域中，其中所述第一貫穿孔的內表面沒有任何導電金屬層。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述支撐構件包括多個第二貫穿孔，而所述多個第二貫穿孔包括所述第二貫穿孔，且所述多個第二貫穿孔環繞所述第一貫穿孔。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述內側壁結構包括：第一內側壁結構，環繞所述第一貫穿孔；以及第二內側壁結構，將所述第一內側壁結構及所述外側壁結構彼此連接。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述電磁帶隙結構配置在所述第二內側壁結構中。
  5. 如申請專利範圍第3項所述的半導體封裝，其中所述電磁帶隙結構配置在所述外側壁結構的連接至所述第二內側壁結構的區域中。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述電磁帶隙結構包括多個電磁帶隙單元的陣列。
  7. 如申請專利範圍第6項所述的半導體封裝，其中所述多個電磁帶隙單元中的每一者包括形成在所述支撐構件中的導電圖案且具有雙層結構。
  8. 如申請專利範圍第7項所述的半導體封裝，其中所述多個電磁帶隙單元中的至少一者包括：第一導體圖案，配置在所述支撐構件的第一水平高度上； 一對第二導體圖案，配置在所述支撐構件的第二水平高度上；以及多個通孔，配置在所述第一水平高度及所述第二水平高度之間，以連接至所述一對第二導體圖案且自所述第一導體圖案斷接。
  9. 如申請專利範圍第6項所述的半導體封裝，其中所述多個電磁帶隙單元中的每一者包括配置在所述支撐構件的下表面上的第一導體圖案、配置在所述支撐構件的上表面上的第二導體圖案，以及配置在所述支撐構件中的第三導體圖案。
  10. 如申請專利範圍第1項所述的半導體封裝，其中所述阻擋層包括配置在所述第二貫穿孔的所述內表面上的第一金屬層，以及連接至所述第一金屬層且分別配置在所述支撐構件的上表面上及下表面上的第二金屬層及第三金屬層。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述連接構件包括連接至所述阻擋層的第三金屬層的第一堆疊通孔，其中所述第三金屬層配置在所述支撐構件的下表面上。
  12. 如申請專利範圍第1項所述的半導體封裝，其中所述連接構件包括配置在對應於所述半導體晶片的區域中的第二堆疊通孔。
  13. 如申請專利範圍第1項所述的半導體封裝，更包括配置在所述支撐構件的上表面上且連接至所述阻擋層的第二金屬層的金屬板。
  14. 一種半導體封裝，包括： 連接構件，具有彼此相對的第一表面及第二表面且包括重佈線層；支撐構件，配置在所述連接構件的所述第一表面上且具有第一貫穿孔及多個第二貫穿孔；電磁波阻擋層，配置在所述多個第二貫穿孔的內表面上且未配置在所述第一貫穿孔的內表面上；半導體晶片，配置在所述第一貫穿孔中且具有連接至所述重佈線層的連接墊；以及多個被動組件，配置在所述多個第二貫穿孔中且具有連接至所述重佈線層的連接端子，其中所述支撐構件包括定義所述支撐構件的輪廓的外側壁結構、環繞所述第一貫穿孔的第一內側壁結構，以及連接在所述第一內側壁結構及所述外側壁結構之間的第二內側壁結構，且電磁帶隙結構進一步配置在所述第二內側壁結構以及所述外側壁結構的鄰近於所述第二內側壁結構的區域中的至少一者中。
  15. 如申請專利範圍第14項所述的半導體封裝，其中所述支撐構件包括連接在所述第一內側壁結構及所述外側壁結構之間的多個第二內側壁結構，且多個電磁帶隙結構分別配置在所述外側壁結構的相應區域中，且所述相應區域鄰近於所述多個第二內側壁結構中的相應一個。
  16. 如申請專利範圍第14項所述的半導體封裝，其中所述支撐構件包括連接在所述第一內側壁結構及所述外側壁結構之間的多個第二內側壁結構，且多個電磁帶隙結構分別配置在所述多個第二內側壁結構中相應的第二內側壁結構中。
  17. 如申請專利範圍第14項所述的半導體封裝，更包括後金屬層，所述後金屬層配置在所述支撐構件的背向所述連接構件的表面上且連接至所述電磁波阻擋層。
  18. 如申請專利範圍第14項所述的半導體封裝，其中所述電磁波阻擋層電性連接至所述重佈線層的通孔。
  19. 一種半導體封裝，包括：連接構件，具有彼此相對的第一表面及第二表面且包括重佈線層；以及支撐構件，配置在所述連接構件的所述第一表面上，以在所述連接構件的所述第一表面上具有所述支撐構件的第一表面，並且具有與所述支撐構件的第一表面相對的所述支撐構件的第二表面，所述支撐構件具有從所述支撐構件的第一表面延伸至所述支撐構件的第二表面的多個貫穿孔，且所述多個貫穿孔包括與所述支撐構件的側表面分隔開來的第一貫穿孔以及配置在所述第一貫穿孔與所述支撐構件的每個側表面之間的至少一第二貫穿孔，其中配置在所述第一貫穿孔與所述支撐構件的所述每個側表面之間的所述至少一第二貫穿孔的內表面上配置有導電金屬層， 其中所述連接構件的所述重佈線層提供所述第一貫穿孔與所述至少一第二貫穿孔之間的電性連接，且提供所述第一貫穿孔與所述連接構件的所述第二表面之間的電性連接，其中所述第一貫穿孔的內表面沒有任何導電金屬層，其中所述支撐構件包括：外側壁結構，定義所述支撐構件的輪廓；以及內側壁結構，將所述第一貫穿孔與所述至少一第二貫穿孔劃分開來，其中所述內側壁結構的部分延伸至所述外側壁結構，且所述半導體封裝更包括電磁帶隙結構，所述電磁帶隙結構在鄰近於所述內側壁結構的延伸至所述外側壁結構的所述部分的位置上嵌入所述外側壁結構中。
  20. 如申請專利範圍第19項所述的半導體封裝，更包括嵌入所述內側壁結構中的所述電磁帶隙結構。
  21. 如申請專利範圍第20項所述的半導體封裝，其中所述電磁帶隙結構包括形成在所述支撐構件中的導體圖案且具有雙層結構，所述雙層結構具有配置在所述雙層結構的層與層之間的通孔。
TW107105865A 2017-10-19 2018-02-22 半導體封裝 TWI694579B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020170136006A KR102019349B1 (ko) 2017-10-19 2017-10-19 반도체 패키지
??10-2017-0136006 2017-10-19
KR10-2017-0136006 2017-10-19

Publications (2)

Publication Number Publication Date
TW201917864A TW201917864A (zh) 2019-05-01
TWI694579B true TWI694579B (zh) 2020-05-21

Family

ID=66170716

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107105865A TWI694579B (zh) 2017-10-19 2018-02-22 半導體封裝

Country Status (5)

Country Link
US (1) US10756023B2 (zh)
JP (1) JP6647333B2 (zh)
KR (1) KR102019349B1 (zh)
CN (1) CN109686723B (zh)
TW (1) TWI694579B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10546817B2 (en) * 2017-12-28 2020-01-28 Intel IP Corporation Face-up fan-out electronic package with passive components using a support
WO2020213122A1 (ja) * 2019-04-18 2020-10-22 三菱電機株式会社 信号伝送回路
US10595394B1 (en) * 2019-05-09 2020-03-17 Cray Inc. PCB with minimized crosstalk
US11309246B2 (en) * 2020-02-05 2022-04-19 Apple Inc. High density 3D interconnect configuration
CN219610413U (zh) * 2020-07-10 2023-08-29 株式会社村田制作所 模块
CN219642809U (zh) * 2020-07-17 2023-09-05 株式会社村田制作所 模块
KR20220027537A (ko) * 2020-08-27 2022-03-08 삼성전자주식회사 팬-아웃 타입 반도체 패키지
CN114513893B (zh) * 2020-11-16 2024-06-18 华为技术有限公司 一种加强结构及电子设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7626216B2 (en) * 2005-10-21 2009-12-01 Mckinzie Iii William E Systems and methods for electromagnetic noise suppression using hybrid electromagnetic bandgap structures
US8241964B2 (en) * 2010-05-13 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of embedding bumps formed on semiconductor die into penetrable adhesive layer to reduce die shifting during encapsulation
US20120275117A1 (en) * 2009-12-18 2012-11-01 Choudhruy Debabani Apparatus and method for embedding components in small-form-factor, system-on-packages
US20140021591A1 (en) * 2012-07-19 2014-01-23 Siliconware Precision Industries Co., Ltd. Emi shielding semiconductor element and semiconductor stack structure
US8699234B2 (en) * 2010-06-08 2014-04-15 Samsung Electro-Mechanics Co., Ltd. EMI noise shield board including electromagnetic bandgap structure
US20170103951A1 (en) * 2015-10-13 2017-04-13 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
US20170179039A1 (en) * 2015-12-21 2017-06-22 Apple Inc. Vertical interconnects for self shielded system in package (sip) modules
WO2017167987A1 (en) * 2016-04-01 2017-10-05 Sony Corporation Microwave antenna apparatus, packing and manufacturing method

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101038234B1 (ko) * 2009-02-24 2011-06-01 삼성전기주식회사 전자기 밴드갭 구조를 이용한 ｅｍｉ 노이즈 저감 기판
JP2011165824A (ja) 2010-02-08 2011-08-25 Nec Corp 半導体装置
KR101084252B1 (ko) * 2010-03-05 2011-11-17 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
US20120325537A1 (en) 2010-03-08 2012-12-27 Nec Corporation Circuit board, electronic apparatus, and noise blocking method
JP2012060056A (ja) * 2010-09-13 2012-03-22 Nec Corp 電子装置及び電子モジュール
US8952265B2 (en) * 2011-08-22 2015-02-10 Samsung Electro-Mechanics Co., Ltd. Electromagnetic interference noise reduction package board
JP5670392B2 (ja) 2012-07-27 2015-02-18 株式会社東芝 回路基板
JP6215574B2 (ja) 2013-05-27 2017-10-18 京セラ株式会社 電子部品搭載用基板およびそれを用いた電子部品実装パッケージ
JP6308007B2 (ja) * 2013-07-16 2018-04-11 ソニー株式会社 配線基板および配線基板の製造方法
JP5622906B1 (ja) 2013-08-09 2014-11-12 太陽誘電株式会社 回路モジュールの製造方法
CN104716102B (zh) * 2013-12-13 2017-07-21 环旭电子股份有限公司 电子封装模块及其制造方法
CN103943610B (zh) * 2014-04-16 2016-12-07 华为技术有限公司 一种电子元件封装结构及电子设备
JP5937190B2 (ja) 2014-12-12 2016-06-22 株式会社東芝 回路基板
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR101973425B1 (ko) 2015-05-11 2019-09-02 삼성전자주식회사 전자부품 패키지 및 그 제조방법
US9842789B2 (en) 2015-05-11 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
JP6837432B2 (ja) * 2015-05-11 2021-03-03 株式会社村田製作所 高周波モジュール
KR20160132751A (ko) * 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US9748184B2 (en) * 2015-10-15 2017-08-29 Micron Technology, Inc. Wafer level package with TSV-less interposer

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7626216B2 (en) * 2005-10-21 2009-12-01 Mckinzie Iii William E Systems and methods for electromagnetic noise suppression using hybrid electromagnetic bandgap structures
US20120275117A1 (en) * 2009-12-18 2012-11-01 Choudhruy Debabani Apparatus and method for embedding components in small-form-factor, system-on-packages
US8241964B2 (en) * 2010-05-13 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of embedding bumps formed on semiconductor die into penetrable adhesive layer to reduce die shifting during encapsulation
US8699234B2 (en) * 2010-06-08 2014-04-15 Samsung Electro-Mechanics Co., Ltd. EMI noise shield board including electromagnetic bandgap structure
US20140021591A1 (en) * 2012-07-19 2014-01-23 Siliconware Precision Industries Co., Ltd. Emi shielding semiconductor element and semiconductor stack structure
US20170103951A1 (en) * 2015-10-13 2017-04-13 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
US20170179039A1 (en) * 2015-12-21 2017-06-22 Apple Inc. Vertical interconnects for self shielded system in package (sip) modules
WO2017167987A1 (en) * 2016-04-01 2017-10-05 Sony Corporation Microwave antenna apparatus, packing and manufacturing method

Also Published As

Publication number Publication date
US20190122993A1 (en) 2019-04-25
KR20190043913A (ko) 2019-04-29
KR102019349B1 (ko) 2019-09-09
US10756023B2 (en) 2020-08-25
CN109686723A (zh) 2019-04-26
TW201917864A (zh) 2019-05-01
JP6647333B2 (ja) 2020-02-14
JP2019080029A (ja) 2019-05-23
CN109686723B (zh) 2023-04-07

Similar Documents

Publication Publication Date Title
US10607914B2 (en) Semiconductor package
TWI694579B (zh) 半導體封裝
US10903548B2 (en) Antenna module
US11503713B2 (en) Antenna substrate and antenna module including the same
US11909099B2 (en) Antenna module
US10304807B2 (en) Fan-out semiconductor package
TW201904002A (zh) 扇出型半導體裝置
TW201820568A (zh) 扇出型半導體封裝
US10403562B2 (en) Fan-out semiconductor package module
US20190043835A1 (en) Connection system of semiconductor packages
US10741461B2 (en) Fan-out semiconductor package
TWI712112B (zh) 半導體封裝
US10923433B2 (en) Fan-out semiconductor package
US20200027833A1 (en) Electronic Component Package
TWI658553B (zh) 扇出型半導體封裝
US11069666B2 (en) Semiconductor package
US10515916B2 (en) Fan-out semiconductor package
US11107762B2 (en) Semiconductor package
CN109560077B (zh) 扇出型半导体封装模块