TWI694545B - 工作單元模組之半導體結構 - Google Patents

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TWI694545B TW108128785A TW108128785A TWI694545B TW I694545 B TWI694545 B TW I694545B TW 108128785 A TW108128785 A TW 108128785A TW 108128785 A TW108128785 A TW 108128785A TW I694545 B TWI694545 B TW I694545B
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Abstract

一種工作單元模組之半導體結構包含一P型基底與一環繞式雜訊抵抗結構。P型基底定義有一晶片區與一環繞區。晶片區用以配置一工作晶片。環繞區環繞晶片區，包含二第一條型區與二第二條型區。每個第一條型區位於第二條型區之間，每個第二條型區位於第一條型區之間。環繞式雜訊抵抗結構位於環繞區上，包含多個第一排列單元與多個第二排列單元。第一排列單元單列間隔排列於第一條型區內。第二排列單元單列間隔排列於第二條型區內，第二排列單元之長軸方向不同於第一排列單元之長軸方向。

Description

工作單元模組之半導體結構
本發明有關於一種半導體結構，尤指一種工作單元模組之半導體結構。
隨著半導體技術的發展，傳統通訊電路模組包含主要晶片與多個工作單元(例如串行器/解串器，SERializer/DESerializer，serdes)。這些工作單元圍繞主要晶片。每個工作單元之周圍設置一雜訊隔離結構，以供隔離或至少降低遭受雜訊干擾的機會。
然而，由於雜訊隔離結構的排列特性過於一致，無法顧全工作單元之全部範圍，使得外來之電磁波(如雜訊)沿特定方向穿過雜訊隔離結構的其中一側而到達工作單元內，導致傷害且影響工作單元之正常工作。
本發明之一實施例提供了一種工作單元模組之半 導體結構。此半導體結構包含一P型基底與一環繞式雜訊抵抗結構。P型基底定義有一晶片區與一環繞區。晶片區用以配置一工作晶片。環繞區環繞晶片區，包含彼此相對之二第一條型區與彼此相對之二第二條型區。每個第一條型區位於第二條型區之間，每個第二條型區位於第一條型區之間。環繞式雜訊抵抗結構位於環繞區上，且圍繞晶片區。環繞式雜訊抵抗結構包含多個第一串列與多個第二串列。第一串列間隔並排於其中一第一條型區內。每個第一串列與此第一條型區相互平行。每個第一串列包含多個第一排列單元。這些第一排列單元為單列間隔排列。每個第一排列單元包含一第一氧化擴散單元，第一氧化擴散單元具有一第一長軸方向。這些第二串列間隔並排於其中一第二條型區內。每個第二串列與此第二條型區相互平行。每個第二串列包含多個第二排列單元。這些第二排列單元為單列間隔排列。每個第二排列單元具有一第二長軸方向。第二長軸方向不同第一長軸方向。
依據本發明一或複數個實施例，在上述之半導體結構中，每個第二長軸方向與每個第一長軸方向彼此正交，且第一條型區與第二條型區彼此正交。
依據本發明一或複數個實施例，在上述之半導體結構中，晶片區具有相互鄰接之第一側邊與第二側邊。此第一條型區鄰接第一側邊，且第二條型區鄰接第二側邊。
依據本發明一或複數個實施例，在上述之半導體結構中，這些第一串列之第一氧化擴散單元彼此交錯地排列或對齊地排列。
依據本發明一或複數個實施例，在上述之半導體結構中，這些第二串列之第二氧化擴散單元彼此交錯地排列或對齊地排列。
依據本發明一或複數個實施例，在上述之半導體結構中，環繞式雜訊抵抗結構更包含多個第一淺溝槽隔離結構。每個第一淺溝槽隔離結構形成於任二相鄰之第一氧化擴散單元之間。第一淺溝槽隔離結構的阻抗大於第一氧化擴散單元的阻抗。
依據本發明一或複數個實施例，在上述之半導體結構中，環繞式雜訊抵抗結構更包含多個第二淺溝槽隔離結構。每個第二淺溝槽隔離結構形成於任二相鄰之第二氧化擴散單元之間。每個第二淺溝槽隔離結構的阻抗大於第二氧化擴散單元的阻抗。
依據本發明一或複數個實施例，在上述之半導體結構中，每個第一氧化擴散單元具有一第一寬度。任二相鄰之第一串列之間具有一第一間距。第一間距不大於第一寬度。
依據本發明一或複數個實施例，在上述之半導體結構中，每個第二氧化擴散單元具有一第二寬度。任二相鄰之第二串列之間具有一第二間距。第二間距為第二寬度之2~3倍。
依據本發明一或複數個實施例，在上述之半導體結構中，每個第二氧化擴散單元之長度大於每個第一氧化擴散單元之長度。
依據本發明一或複數個實施例，上述之半導體結 構更包含一金屬層。金屬層位於P型基底上，環繞式雜訊抵抗結構位於P型基底與金屬層之間。每個第一排列單元具有至少一第一虛置閘極。第一虛置閘極位於金屬層與第一排列單元之間，且與金屬層電性絕緣。
依據本發明一或複數個實施例，在上述之半導體結構中，每個第二排列單元具有至少一第二虛置閘極。第二虛置閘極位於金屬層與第二排列單元之間，且與金屬層電性絕緣。
依據本發明一或複數個實施例，在上述之半導體結構中，每個第一條型區與每個第二條型區之交界處具有一角落區。第一氧化擴散單元與第二氧化擴散單元至少其中之一位於角落區內。
依據本發明一或複數個實施例，在上述之半導體結構中，每個第一條型區與第二條型區之交界處具有一角落區。環繞式雜訊抵抗結構包含至少一第三串列。第三串列位於角落區，第三串列之長軸方向與第一條型區之長軸方向相交。第三串列包含多個第三排列單元。第三排列單元為間隔排列。每個第三排列單元包含一第三氧化擴散單元，且每個第三氧化擴散單元之長度介於第二氧化擴散單元之寬度以及第一氧化擴散單元之長度之間。
依據本發明一或複數個實施例，在上述之半導體結構中，每個第三氧化擴散單元之二相鄰側邊大致相等。
如此，藉由以上實施例所述之架構，當外來之電磁波(如雜訊)沿特定方向穿過環繞式雜訊抵抗結構時，由於第 一排列單元與第二排列單元之排列方式提高了阻抗，降低了外來之電磁波(如雜訊)對工作晶片之傷害，進而降低影響工作晶片正常工作之機會。
以上所述僅係用以闡述本發明所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本發明之具體細節將在下文的實施例及相關圖式中詳細介紹。
100‧‧‧通訊電路模組
110‧‧‧配置平面
110L‧‧‧側邊
120‧‧‧中央工作區
130‧‧‧晶片組
140‧‧‧主要晶片
200、201‧‧‧工作單元模組
210‧‧‧P型基底
220‧‧‧正面
230‧‧‧晶片區
231‧‧‧第一側邊
232‧‧‧第二側邊
233‧‧‧交點
234‧‧‧工作晶片
240‧‧‧環繞區
241‧‧‧第一條型區
242‧‧‧第二條型區
243‧‧‧角落區
300:環繞式雜訊抵抗結構
310:第一串列
320:第一排列單元
321:第一氧化擴散單元
321A、321B:側邊
321W:寬度
321G:間距
322:第一淺溝槽隔離結構
323:第一虛置閘極
324:第一金属矽化物層
330:第二串列
340:第二排列單元
341:第二氧化擴散單元
341A、341B:側邊
341W:寬度
341G:間距
342:第二淺溝槽隔離結構
343:第二虛置閘極
344:第二金属矽化物層
350:第三串列
360:第三排列單元
361:第三氧化擴散單元
362:側邊
400:金屬層
410:子層部
411:接點
412:通孔部
413:層體
420:導通部
AA、BB:線段
I:假想連線
M:區域
X、Y:軸方向
CESL:接觸蝕刻停止層
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為依據本發明一實施例之通訊電路模組之佈局配置圖；第2圖為第1圖之其中一工作單元模組之正視示意圖；第3圖為第2圖之區域M的局部放大圖；第4A圖為第3圖沿線段AA所製成之局部剖視圖；第4B圖為第3圖沿線段BB所製成之局部剖視圖；以及第5圖為依據本發明一實施例之工作單元模組之局部示意圖。
以下將以圖式揭露本發明之複數個實施例，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明實施例中，這些實務上的細節是非必要的。此 外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1圖為依據本發明一實施例之通訊電路模組100之佈局配置圖。如第1圖所示，在本實施例中，高速通訊產品包含一配置平面110。配置平面110具有一中央工作區120與四個晶片組130。中央工作區120用以安裝一主要晶片140。晶片組130分別位於配置平面110之四個側邊110L。每個晶片組130包含多個工作單元模組200。這些工作單元模組200依據一陣列方式(例如2*N)排列於配置平面110之其中一側邊110L。配置平面110例如為電路板或配線板等等。
第2圖為第1圖之其中一工作單元模組200之正視示意圖。第3圖為第2圖之區域M的局部放大圖。如第2圖與第3圖所示，每個工作單元模組200之半導體結構包含一P型基底210與一環繞式雜訊抵抗結構300。P型基底210之一正面220上定義有一晶片區230與一環繞區240。晶片區230用以配置一工作晶片234。工作晶片234例如串行器/解串器，SERializer/DESerializer，serdes，且工作晶片234例如為雙核心機型(Dual)。環繞區240環繞晶片區230。環繞式雜訊抵抗結構300位於環繞區240上，且圍繞晶片區230。
舉例來說，晶片區230為矩形，矩形具有二第一側邊231(即矩形之左、右邊)與二第二側邊232(即矩形之上、下邊)。此二第一側邊231彼此相對，且每個第一側邊231鄰接於此二第二側邊232之間。此二第二側邊232彼此相對，且每個第二側邊232鄰接於此二第一側邊231之間。P型基底210之正 面220亦呈矩形，晶片區230位於P型基底210之正面220之中央位置。環繞區240呈框狀，完全環繞晶片區230。環繞區240包含二第一條型區241(如環繞區240之垂直部分)與二第二條型區242(如環繞區240之水平部分)。第一條型區241與第二條型區242彼此正交。此二第一條型區241彼此相對，每個第一條型區241位於第二條型區242之間，且鄰接晶片區230之其中一第一側邊231。此二第二條型區242彼此相對，每個第二條型區242位於第一條型區241之間，且鄰接晶片區230之其中一第二側邊232。第一條型區241沿Y軸方向延伸，第二條型區242沿X軸方向延伸。然而，本發明不限於此。
環繞式雜訊抵抗結構300以供隔離或至少降低遭受雜訊干擾的機會。環繞式雜訊抵抗結構300包含多個第一串列310與多個第二串列330。這些第一串列310分別間隔且並排於第一條型區241內。每個第一串列310平行第一條型區241，換句話說，每個第一串列310之長軸方向(如Y軸方向)與第一條型區241之長軸方向(如Y軸方向)相互平行。每個第一串列310包含多個第一排列單元320。這些第一排列單元320為單列間隔排列，例如，沿著Y軸方向等距地依序魚貫排列。然而，每個第一串列310之這些第一排列單元320之數量不等。每個第一排列單元320具有一第一氧化擴散(oxide diffusion，OD)單元321，且第一氧化擴散單元321具有一第一長軸方向(如Y軸方向)。例如第一氧化擴散單元321呈長方形，且第一氧化擴散單元321沿Y軸方向之側邊321A的長度大於其沿X軸方向之側邊321B的長度(即寬度321W)。更具體地，任二相鄰之第一 串列310之間具有一間距321G。間距321G不大於寬度321W。間距321G例如為0.588微米。
這些第二串列330分別間隔且並排於第二條型區242內。每個第二串列330平行第二條型區242，換句話說，每個第二串列330之長軸方向與第二條型區242之長軸方向相互平行。每個第二串列330包含多個第二排列單元340，這些第二排列單元340為單列間隔排列，例如，沿著X軸方向等距地依序魚貫排列。然而，每個第二串列330之這些第二排列單元340之數量不等。每個第二排列單元340具有一第二氧化擴散(oxide diffusion，OD)單元341，且具有不同第一長軸方向之第二長軸方向。舉例來說，每個第二氧化擴散單元341之第二長軸方向為X軸方向，故與第一長軸方向(如Y軸方向)相互正交。例如第二氧化擴散單元341呈長方形，且第二氧化擴散單元341沿X軸方向之側邊341A長度大於其沿Y軸方向之側邊341B長度(寬度341W)。每個第二氧化擴散單元341之長度大於每個第一氧化擴散單元321之長度，換句話說，每個第二氧化擴散單元341沿X軸方向之邊長大於每個第一氧化擴散單元321沿Y軸方向之邊長。更具體地，任二相鄰之第二串列330之間具有一間距341G。此間距341G為第二氧化擴散單元341之寬度341W之2~3倍。
如此，當外來之電磁波(如雜訊)沿X軸方向穿過環繞式雜訊抵抗結構之這些第一串列310時，由於第一串列310之第一排列單元320為非連續排列，且第一串列310之第一排列單元320平行晶片區230之第一側邊231(Y軸方向)，使得大 幅提高了第一串列310之阻抗，從而減緩電磁波(如雜訊)之傳輸速度。同理，當外來之電磁波(如雜訊)沿Y軸方向穿過環繞式雜訊抵抗結構300之這些第二串列330時，由於第二串列330之第二排列單元340為非連續排列，且第二串列330之第二排列單元340平行晶片區230之第二側邊232(X軸方向)，使得大幅提高了第二串列330之阻抗，從而減緩電磁波(如雜訊)之傳輸速度，降低影響工作晶片234之正常工作之機會。
須了解到，只要第一氧化擴散單元321之第一長軸方向，或者，第二氧化擴散單元341之第二長軸方向不會通過晶片區230內，外來之電磁波(如雜訊)便不致快速被引導至晶片區230內之工作晶片234，降低影響工作晶片234之正常工作之機會。
此外，在本實施例中，任一第一串列310之這些第一氧化擴散單元321與相鄰之第一串列310之第一氧化擴散單元321彼此對齊地排列。然而，本發明不限於此，其他實施例中，也可以因應需求或限制將改為任二相鄰之第一串列310之第一氧化擴散單元321彼此交錯地排列。同理，在本實施例中，任一第二串列330之這些第二氧化擴散單元341與相鄰之第二串列330之第二氧化擴散單元341彼此交錯地排列。然而，本發明不限於此，其他實施例中，也可以因應需求或限制將改為任二相鄰之第二串列330之第二氧化擴散單元341彼此對齊地排列。
再者，第4A圖為第3圖沿線段AA所製成之局部剖視圖。如在本實施例中，更具體地，第3圖與第4A圖所示，環 繞式雜訊抵抗結構300更包含多個第一淺溝槽隔離(Shallow trench isolation，STI)結構與多個第二淺溝槽隔離(Shallow trench isolation，STI)結構。每個第一淺溝槽隔離結構322形成於任二相鄰之第一氧化擴散單元321之間。每個第一淺溝槽隔離結構322的阻抗大於第一氧化擴散單元321的阻抗。更具體地，第一淺溝槽隔離結構322位於同一第一串列310之任二相鄰之第一氧化擴散單元321之間，或者，任二相鄰之第一串列310之間。
第4B圖為第3圖沿線段BB所製成之局部剖視圖。第3圖與第4B圖所示，每個第二淺溝槽隔離結構342形成於任二相鄰之第二氧化擴散單元341之間。更具體地，第二淺溝槽隔離結構342位於同一第二串列330之任二相鄰之第二氧化擴散單元341之間，或者，任二相鄰之第二串列330之間。每個第二淺溝槽隔離結構342的阻抗大於第二氧化擴散單元341的阻抗。
如此，由於彼此相鄰之第一淺溝槽隔離結構322與第一氧化擴散單元321如同並聯設計，且第一淺溝槽隔離結構322的阻抗大於第一氧化擴散單元321的阻抗，如此，沿X軸方向移動之電磁波(如雜訊)只會從第一氧化擴散單元321到達晶片區230，不會從第一淺溝槽隔離結構322到達晶片區230，因此，大幅減少了電磁波(如雜訊)之傳輸路徑。同理，由於彼此相鄰之第二淺溝槽隔離結構342與第二氧化擴散單元341如同並聯設計，且第二淺溝槽隔離結構342的阻抗大於第二氧化擴散單元341的阻抗，如此，沿Y軸方向移動之電磁波(如雜訊) 只會從第二氧化擴散單元341到達晶片區230，不會從第二淺溝槽隔離結構342到達晶片區230，因此，大幅減少了電磁波(如雜訊)之傳輸路徑。
如第4A圖與第4B圖所示，半導體結構更包含一金屬層400。金屬層400位於P型基底210上方。環繞式雜訊抵抗結構300位於P型基底210與金屬層400之間。更具體地，如第4A圖所示，金屬層400為多個子層部410之統稱。每個子層部410包含層體413、接點411(contact)與通孔部412(via)。其中一子層部410之通孔部412貫穿此層體413，且連接此子層部410之接點411與一相鄰子層部410之接點411。
每個第一排列單元320具有多個第一虛置閘極323(dummy gate)與一第一金属矽化物層324(silicide)。這些第一虛置閘極323位於金屬層400與第一氧化擴散單元321之間。更具體地，這些第一虛置閘極323間隔地位於第一氧化擴散單元321之一面，且這些第一虛置閘極323與金屬層400電性絕緣。第一金属矽化物層324依附於第一氧化擴散單元321之此面除了第一虛置閘極323以外之剩餘位置。金屬層400透過一導通部420電連接第一金属矽化物層324。如此，由於這些第一虛置閘極323配置於第一氧化擴散單元321上，降低了第一金属矽化物層324之最大配置面積，從而降低了第一氧化擴散單元321導通至金屬層400之傳輸能力，因此降低影響工作晶片(圖中未示)之正常工作之機會。
每個第二排列單元340具有多個第二虛置閘極343(dummy gate)與一第二金属矽化物層344(silicide)。這些 第二虛置閘極343位於金屬層400與第二氧化擴散單元341之間。更具體地，這些第二虛置閘極343間隔地位於第二氧化擴散單元341之一面，且這些第二虛置閘極343與金屬層400電性絕緣。第二金属矽化物層344依附於第二氧化擴散單元341之此面除了第二虛置閘極343以外之剩餘位置。金屬層400透過多個導通部420分別電連接第二金属矽化物層344。同理，由於這些第二虛置閘極343配置於第二氧化擴散單元341上，降低了第二金属矽化物層344之最大配置面積，從而降低了第二氧化擴散單元341導通至金屬層400之傳輸能力，因此降低影響工作晶片(圖中未示)之正常工作之機會。
半導體結構更包含一接觸蝕刻停止層(Contact Etch Stop Layer，CESL)。接觸蝕刻停止層(Contact Etch Stop Layer，CESL)位於金屬層400與第一氧化擴散單元321之間，以及位於金屬層400與第二氧化擴散單元341之間，且接觸蝕刻停止層(Contact Etch Stop Layer，CESL)電性隔緣金屬層400與第一虛置閘極323之導接，以及電性隔緣金屬層400與第二虛置閘極343之導接。
回第3圖所示，在本實施例中，每個第一條型區241與每個第二條型區242之交界處具有一角落區243。更具體地，角落區243位於晶片區230之其中一轉角(即矩形之左邊與下邊之交點233)至P型基底210之其中一轉角的一假想連線I。
由於外來之電磁波(如雜訊)為輻射狀運動，因此不沿著X或Y軸方向之電磁波將有機會穿過環繞式雜訊抵抗結構300而影響到工作晶片(圖中未示)之工作，故，在本實施例中， 只有第一氧化擴散單元321位於角落區243內，例如，只有每個第一串列310之末位第一氧化擴散單元321位於角落區243內。然而，本發明不限於此，在其他實施例中，也可以改為只有第二氧化擴散單元341位於角落區243內，或者第一氧化擴散單元321與第二氧化擴散單元341皆位於角落區243內。
第5圖為依據本發明一實施例之工作單元模組201之局部示意圖。如第5圖所述，第5圖之工作單元模組201與第3圖之工作單元模組200大致相同，其差異只在於，環繞式雜訊抵抗結構300包含一第三串列350。第三串列350位於角落區243內，且第三串列350之長軸方向(如假想連線I)與第一條型區241之長軸方向相交，例如，平行上述假想連線I。第三串列350包含多個第三排列單元360。第三排列單元360為間隔排列。每個第三排列單元360包含一第三氧化擴散單元361，且每個第三氧化擴散單元361之尺寸不同於上述之第一氧化擴散單元321與第二氧化擴散單元341之尺寸。舉例來說，每個第三氧化擴散單元361之長度介於第二氧化擴散單元341沿Y軸方向之長度(即短邊長度)以及第一氧化擴散單元321沿Y軸方向之長度(即長邊長度)之間。
更具體地，每個第三氧化擴散單元361皆為正方形，使得第三氧化擴散單元361之二相鄰側邊362大致相等。如此，由於第三氧化擴散單元361之側邊362之長度小於第一氧化擴散單元321與第二氧化擴散單元341之長度，故，也可以防止沿著假想連線I之延伸方向的電磁波不致快速穿過環繞式雜訊抵抗結構300而影響到工作晶片(圖中未示)之工作。
最後，上述所揭露之各實施例中，並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，皆可被保護於本發明中。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
220‧‧‧正面
230‧‧‧晶片區
231‧‧‧第一側邊
232‧‧‧第二側邊
233‧‧‧交點
234‧‧‧工作晶片
240‧‧‧環繞區
241‧‧‧第一條型區
242‧‧‧第二條型區
243‧‧‧角落區
310‧‧‧第一串列
320‧‧‧第一排列單元
321‧‧‧第一氧化擴散單元
322‧‧‧第一淺溝槽隔離結構
321A、321B‧‧‧側邊
321W‧‧‧寬度
321G‧‧‧間距
330‧‧‧第二串列
340‧‧‧第二排列單元
341‧‧‧第二氧化擴散單元
342‧‧‧第二淺溝槽隔離結構
341A、341B‧‧‧側邊
341W‧‧‧寬度
341G‧‧‧間距
AA、BB‧‧‧線段
I‧‧‧假想連線
M‧‧‧區域
X、Y‧‧‧軸方向

Claims (15)

  1. 一種工作單元模組之半導體結構，包含：一P型基底，定義有一晶片區與一環繞區，該晶片區用以配置一工作晶片，該環繞區環繞該晶片區，包含彼此相對之二第一條型區與彼此相對之二第二條型區，每一該些第一條型區位於該些第二條型區之間，每一該些第二條型區位於該些第一條型區之間；以及一環繞式雜訊抵抗結構，位於該環繞區上，且圍繞該晶片區，該環繞式雜訊抵抗結構包含：複數個第一串列，間隔並排於該些第一條型區其中之一內，每一該些第一串列與該其中一第一條型區相互平行，每一該些第一串列包含複數個第一排列單元，該些第一排列單元為單列間隔排列，每一該些第一排列單元包含一第一氧化擴散單元，該第一氧化擴散單元具有一第一長軸方向；以及複數個第二串列，間隔並排於該些第二條型區其中之一內，每一該些第二串列與該其中一第二條型區相互平行，每一該些第二串列包含複數個第二排列單元，該些第二排列單元為單列間隔排列，每一該些第二排列單元包含一第二氧化擴散單元，該第二氧化擴散單元具有不同該第一長軸方向之一第二長軸方向。
  2. 如請求項1所述之工作單元模組之半導體結構，其中每一該些第二長軸方向與每一該些第一長軸方向彼此正交，且該其中一第一條型區與該其中一第二條型區彼此正交。
  3. 如請求項1所述之工作單元模組之半導體結構，其中該晶片區具有相互鄰接之第一側邊與第二側邊，該其中一第一條型區鄰接該第一側邊，且該其中一第二條型區鄰接該第二側邊。
  4. 如請求項1所述之工作單元模組之半導體結構，其中該些第一串列之該些第一氧化擴散單元彼此交錯地排列或對齊地排列。
  5. 如請求項1所述之工作單元模組之半導體結構，其中該些第二串列之該些第二氧化擴散單元彼此交錯地排列或對齊地排列。
  6. 如請求項1所述之工作單元模組之半導體結構，其中該環繞式雜訊抵抗結構更包含：複數個第一淺溝槽隔離結構，每一該些第一淺溝槽隔離結構形成於任二相鄰之該些第一氧化擴散單元之間，每一該些第一淺溝槽隔離結構的阻抗大於該些第一氧化擴散單元其中之一的阻抗。
  7. 如請求項6所述之工作單元模組之半導體結構，其中該環繞式雜訊抵抗結構更包含：複數個第二淺溝槽隔離結構，每一該些第二淺溝槽隔離結構形成於任二相鄰之該些第二氧化擴散單元之間，每一該 些第二淺溝槽隔離結構的阻抗大於該些第二氧化擴散單元其中之一的阻抗。
  8. 如請求項1所述之工作單元模組之半導體結構，其中每一該些第一氧化擴散單元具有一第一寬度，任二相鄰之該些第一串列之間具有一第一間距，該第一間距不大於該第一寬度。
  9. 如請求項1所述之工作單元模組之半導體結構，其中每一該些第二氧化擴散單元具有一第二寬度，任二相鄰之該些第二串列之間具有一第二間距，該第二間距為該第二寬度之2~3倍。
  10. 如請求項1所述之工作單元模組之半導體結構，其中每一該些第二氧化擴散單元之長度大於每一該些第一氧化擴散單元之長度。
  11. 如請求項1所述之工作單元模組之半導體結構，更包含：一金屬層，位於該P型基底上，其中該環繞式雜訊抵抗結構位於該P型基底與該金屬層之間，其中每一該些第一排列單元更具有至少一第一虛置閘極，該第一虛置閘極位於該金屬層與該第一氧化擴散單元之間，且與該金屬層電性絕緣。
  12. 如請求項11所述之工作單元模組之半導體結構，其中每一該些第二排列單元具有至少一第二虛置閘極，該第二虛置閘極位於該金屬層與該第二氧化擴散單元之間，且與該金屬層電性絕緣。
  13. 如請求項1所述之工作單元模組之半導體結構，其中每一該些第一條型區與每一該些第二條型區之交界處具有一角落區，該些第一氧化擴散單元與該些第二氧化擴散單元至少其中之一位於該角落區內。
  14. 如請求項1所述之工作單元模組之半導體結構，其中每一該些第一條型區與每一該些第二條型區之交界處具有一角落區；以及該環繞式雜訊抵抗結構包含至少一第三串列，該第三串列位於該角落區，該第三串列之一長軸方向與該其中一第一條型區之一長軸方向相交，該第三串列包含複數個第三排列單元，該些第三排列單元為間隔排列，每一該些第三排列單元包含一第三氧化擴散單元，且每一該些第三氧化擴散單元之長度介於每一該些第二氧化擴散單元之寬度以及每一該些第一氧化擴散單元之長度之間。
  15. 如請求項14所述之工作單元模組之半導體結構，其中每一該些第三氧化擴散單元之二相鄰側邊大致相等。
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