TWI684345B - 用於信號轉換最小化的相移編碼之裝置與方法 - Google Patents

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Abstract

一種對一數據位元串流進行編碼的方法包括：如果緊鄰在一位元1之 前的一位元被編碼為0並且緊鄰在該位元1之後的一位元為0，則將該位元1編碼為一第一符號，且編碼緊鄰在該位元1之後的一位元為1，如果緊鄰在一位元0之前的一位元被編碼為1並且緊鄰在該位元0之後的一位元為1，則將該位元0編碼為一第二符號，且編碼緊鄰在該位元0之後的一位元為0。

Description

用於信號轉換最小化的相移編碼之裝置與方法
本發明係相關於一通信系統和方法，更相關於在該通信系統中對數據之編碼與解碼。
隨著半導體技術向更多電路與更高密度來發展，先進積體電路的功率消耗正在成為一個主要的限制因素。功率密度隨著電路尺寸的縮小而增加，因為每個電晶體所消耗的能量以一個比堆積密度增加的速率來得小的速率在減少。因此，即使在性能保持不變的情況下，功率消耗的瓦數也會攀升。因此在積體電路之應用中降低功率消耗已受到業界高度重視-從電力與冷卻成本較高的伺服器到電池壽命非常寶貴的移動設備。
在互補式金屬氧化物半導體(CMOS)邏輯技術中，動態功率與FCV2成正比，其中F是開關頻率，C是容性負載，V是開關電壓。在最近的積體電路(IC)世代中，出現了幾種邏輯設計和架構技術來幫助管理功率消耗。由於電容性負載(互連線和元件寄生電容)是由積體電路(IC)製程來決定的，所以設計方法通常包含動態地降低電壓以及減緩在特定區域內的開關活動，以及盡可能使用高效實現所需性能的策略。
在電子通信中，振幅調變和相位調變通常用於提高一頻道內的信息速率。例如，可以將兩位元信息編碼成四個振幅電平，且類似地，可將兩個位元編碼成四個相位狀態。相位調變和振幅調變也可以組合來運用。例如，在四個振幅和四個相位狀態組合在一起，四個位元可被編碼成一單個時間樣本。通常，在沒有考慮調變波形消耗的能量下，在大多數的實際應用中，這些方法被應用於調變一連續載波頻率的信號且它們對功率消耗沒有直接影響。
以下參考文獻描述了一種使用相位信息以降低功率的方法：“用於降低串行鏈路的動態功耗的一有效編碼技術”，由T.Preethi，P.Meenakshi Vidya，S.Sudha發表在電氣電子與儀表工國際期刊程高級研究、第5卷、特刊5、2016年3月，自此以後稱為“Preethi”。
Preethi中描述的方法使用180度相移來發信號通知一個動作。Preethi的方法是對一習知轉換最小化方案的一修改，其中通常需要一額外的位元來發信號通知最小化轉換。在Preethi中，額外的位元被一相移代替。Preethi承認了他的方法一個負面結果，即最小波形脈衝寬度縮短了一半，導致所需傳輸線帶寬加倍。
本發明揭露一種信令(signaling)的方法，其在保留信息速率的同時降低了一數據傳輸的功耗。該方法也可用於增加一頻寬有限之通道中的信息速率。
與習知的振幅調變和相位調變技術不同，唯一的信令(signaling)僅在一高電壓狀態和一低電壓狀態之間的電壓轉換內發生。該方法僅使用一個特 殊信號：一相移與否(或一中間振幅與否)。該特性可通過在電壓轉換處分解多於一個非零相位來擴展。例如，通過區分兩個非零相位，可將本說明中引用的兩種特殊情況(A和B)擴展到四種特殊情況。特殊情況A和B決定(在編碼波形中替換)編碼數據中的特定的兩位元序列。在四種特殊情況下，具有兩個唯一的非零相位，一個單一電壓轉換可以決定四個唯一的位元序列，跨越三位元或更多位元的編碼數據。額外的唯一相位可進一步擴展編碼。
105‧‧‧下降邊緣
110‧‧‧上升邊緣
130‧‧‧低電位
140‧‧‧中電位
150‧‧‧高電位
200‧‧‧輸入位元串流
250‧‧‧輸入位元串流
300‧‧‧輸出位元串流
375‧‧‧輸入位元串流
385‧‧‧編碼位元串流
395‧‧‧解碼位元串流
400‧‧‧輸入位元串流
410‧‧‧輸出位元串流
500‧‧‧輸入位元串流
502‧‧‧觸發器
504‧‧‧觸發器
506‧‧‧觸發器
508‧‧‧觸發器
510‧‧‧輸出位元串流
512‧‧‧邏輯
514‧‧‧相移邏輯
516‧‧‧邏輯指令
518‧‧‧邏輯門
520‧‧‧邏輯門
522‧‧‧邏輯門
600‧‧‧解碼器
602‧‧‧觸發器
604‧‧‧觸發器
606‧‧‧觸發器
608‧‧‧觸發器
610‧‧‧相位檢測器
612‧‧‧邏輯塊
614‧‧‧邏輯指令
700‧‧‧解碼器
702‧‧‧觸發器
704‧‧‧觸發器
706‧‧‧觸發器
708‧‧‧觸發器
710‧‧‧邏輯
712‧‧‧邏輯指令
1100‧‧‧電腦系統
1102‧‧‧監視器或圖形使用者界面
1104‧‧‧處理器
1106‧‧‧輸出裝置
1108‧‧‧輸入裝置
1110‧‧‧隨機存取記憶體
1112‧‧‧通信網絡界面
1114‧‧‧非揮發性記憶體
1116‧‧‧通信網絡
1118‧‧‧總線子系統
1120‧‧‧電腦
T1‧‧‧時脈週期
T2‧‧‧時脈週期
T3‧‧‧時脈週期
圖1說明習知編碼方案的一可實現的轉換減少率，其中針對編碼架構尺寸的增加繪製平均轉換最小化百分比。
圖2A為根據本發明一實施例說明的一編碼方案。
圖2B為根據本發明一實施例說明的一解碼方案。
圖3為根據本發明一實施例，說明一編碼和解碼的示例數據串流。
圖4A為根據本發明一實施例示說明的一編碼方案。
圖4B為根據本發明一實施例示說明的一解碼方案。
圖5為根據本發明一實施例的一編碼器之一簡化高級方塊圖。
圖6為根據本發明一實施例的一解碼器之一簡化高級方塊圖。
圖7為根據本發明另一實施例的一解碼器之一簡化高級方塊圖。
圖8為根據本發明一實施例用於編碼數據之一流程圖。
圖9為根據本發明另一實施例用於解碼數據之一流程圖。
圖10為其中可以體現本發明的一電腦系統1100之一簡化高級方塊圖。
在典型的二進位通信中，傳輸終端的電壓狀態在一同步時脈信號的上升邊緣(或下降邊緣)被週期性地採樣。如果是一高電壓，則接收到一位元“1”(1)，如果是一低電壓，則接收到一位元“0”(0)。傳輸速率是每個時脈週期採樣一位元，對於1和0的隨機序列，樣本之間一轉換的機率為0.5。一種減少一二進位數據位元序列中高-低(1→0)和低-高(0→1)電壓轉換次數的方法是將一原始數據框架(位元組、字...)編碼轉換成一輸出框架，包含多個1和多個0的序列，其高-低(1→0)和低-高(0→1)轉換次數少於原始數據架中的次數。這些編碼方案產生一稍大的輸出框架，以加入接收器所需要的解碼信息。大多數方案使用額外元來指定一特定處理以解碼還原成原始位元。其他可能的方案可能使用查表的方式來編碼和解碼數據位元序列。圖1說明對於不同輸入框架大小的理論上最佳的轉換減少率的估計，由編碼框架中的附加位元的分數餘量(fractional allowances)來繪製。
在高畫質多媒體介面(HDMI)視頻通信標準(EIA/CEA-861)中詳細描述的眾所周知的最小化轉換差分信號(TMDS)方案對於每個八位元輸入框架使用一個附加位元，並實現如圖1中的“X”所示，每個八位元使用額外的0.125位元可以減少12%的轉換次數。在此揭露的技術(隨後稱為“PSE”)的性能也繪製在圖1中。在生成圖1所示的繪圖時，使用一電腦程式來列舉編碼框架大小內的所有位元模式，然後按照轉換次數對其進行排序。之後，確定前2n個模式的平均轉換，其中n為輸入框架大小。編碼框架之間的一轉換的機率假定為0.5。
除了使用一(1)和零(0)之外，本發明的一些實施例在高狀態和低狀態之間的轉換中使用一附加符號來指示是否發生了一相移。這樣的符號被用來定義兩個特定情況，其中二進位子序列被編碼成兩個唯一的電波形，在此可替代地稱為A和B，原始的二進位信息從其被解碼。
根據本發明一實施例，實現了平均約33%的轉換減少。此外，在無額外位元的情況下，本發明的實施例每個時脈週期傳輸速率保持為一位元。時脈週期之間的一轉換的機率為1/3，與習知傳輸的機率1/2相比。這相應地將發送電路的電容性負載相關的動態功率降低了33%。此外，最小脈衝寬度(即在高電壓狀態或低電壓狀態下花費的時間)比先前技術長50%且傳輸電壓波形的最大核心頻率分量比習知二進位傳輸技術的最大核心頻率分量小約1/3。與習知二進位傳輸方案相比，這些特性可放寬傳輸線的電性要求且可能產生一較低程度的電磁干擾。
與替代的最小化轉換方案相比，用於編碼的附加邏輯相對簡單，特別是在編碼端。習知方法一次分析一框架的輸入，因此至少與所選框架大小相等地增加等待時間，而與本發明的實施例相關的等待時間不超過例如四位元(取決於實現之方式)並且不需要一固定的框架大小。
在一實施例中，分析1和0的輸入順序序列，並且通過替換“單個”兩個轉換發生即0→1→0與1→0→1來編碼輸出波形，具有如圖2A和2B所示的單個180°相移的過渡波形。
在圖2A中，輸入位元串流200被示為包括分別在時脈週期T1、T2和T3期間接收的位元0、1和0。根據本發明的一面向，輸入位元串流200被編碼為輸出位元串流300，如下之進一步所述。
因為在時脈週期T1(緊鄰在接收位元1之前)接收的輸入位元被編碼為0且在時脈週期T3期間接收的輸入位元為0，所以在時脈週期T2期間接收的輸入位元1在時脈週期T2的後半部期間被編碼為編碼位元串流200中的一低到高轉換。換句話說，在接收一輸入位元和該輸入位元的編碼之間存在一時脈週期(週期)延遲的一半(180度相位差)。輸出位元串流300的從低到高的變化，如在週期T2期間響應於時脈的下降邊緣105發生的那樣，代表一第一編碼符號。此外，由於輸入流200的位元1被編碼為1，如編碼輸出流300中所示，緊鄰在位元1之後且在週期T3期間接收的輸入數據串流200的位元0也被編碼為1。
在圖2B中，輸入位元串流250被示出為包括分別在時脈週期T1、T2和T3期間接收的位元1、0和1。根據本發明的一面向，輸入位元串流250被編碼為輸出位元串流350。由於在時脈週期T1(緊鄰在接收位元0之前)接收的輸入位元被編碼為1且在時脈週期T3期間接收到的輸入位元為1，所以在時脈週期T2期間接收的輸入位元1在時脈週期T2的後半部期間在編碼位元串流350中被編碼為一高到低的轉換。換句話說，在接收一輸入位元和該輸入位元的編碼之間存在一時脈週期(週期)延遲的一半(180度相位差)。輸出位元串流350的高到低的轉換，發生在週期T2期間時脈下降邊緣105，以一第二編碼符號來代表。此外，由於輸入流250的位元0被編碼為0，如編碼輸出流350所示，緊鄰在位元0之後且在週期T3期間接收的輸入數據串流250的位元1也被編碼為0。
如下所述，按照以上參閱圖2A和2B所述的編碼方案編碼的數據被解碼。如果緊鄰在前的週期T0期間接收到的編碼符號為0且緊鄰在後的週期T2期間接收到的編碼符號為1，則在週期T1期間接收到的一編碼符號被解碼為1。在這種情況下，週期T2期間接收到的編碼符號也被解碼為0。如果緊鄰在前 的週期T0期間接收到的編碼符號為1且在緊鄰著的後續週期T2期間接收到編碼符號為0，則在週期T1期間接收到的一編碼符號被解碼為0。在這種情況下，在週期T2期間接收到的編碼符號被解碼為1。因此，波形的高和低狀態分別被映射到1或0，除非檢測到一相移轉換。如果檢測到一個低到高相位轉換(波形300)，則當下位元被指定為1，而下一位元被預先指定為0。相反，如果檢測到一個高到低的相位轉換，則當下位元指定為0，下一位元預先指定為1。
圖3展示符合如上參閱圖2A與2B所述的編碼方案進行編碼的一輸入位元串流375與一編碼位元串流385以及被解碼位元串流395以還原該輸入位元串流375。換句話說，解碼位元串流395為輸入位元串流375的一延遲複製品。
在圖3中，編碼波形圖闡明本發明的一些優點。在總體平均轉換速率降低(對於隨機序列)為1/3的情況下，密集交替位元序列的速率降低最多減少2/3，如輸入位元串流375中的1和0交替的子序列所示。一個優點是最大的切換活動-每單位時間的轉換次數-被限制在未編碼位元串流的最大切換活動的1/2處。這個最大比率是通過雙重序列來達到的，例如...00110011...；更快切換序列的編碼轉換速率變低。儘管最大轉換活動率減半，但傳輸線帶寬要求由最小脈衝寬度決定，僅減少1/3。最小編碼脈衝寬度比未編碼最小脈衝寬度更寬50%。
圖4A為根據本發明另一實施例，使用三個電壓電位和三個符號的一示例性編碼方案。在圖4A中，輸入位元串流400被示為包括分別在時脈週期T1、T2和T3期間接收的位元0、1和0。根據本發明的一個面向，輸入位元串 流400被編碼為輸出位元串流410，如下進一步所述。在下文中，當下週期被假定為週期T2。
由於在時脈週期T1期間(緊鄰在接收位1之前)接收到的輸入位元被編碼為低階電位130且在時脈週期T3期間接收的輸入位元為0，所以在時脈週期T2期間接收到的輸入位元1被編碼為在編碼位元流200中的一低階到中階電位轉換(從一第一低階電壓電位130到一第二中階電壓電位140)以響應時脈的上升邊緣110。中階電位140代表一第一符號。此外，因為輸入流200的位元1被編碼為由一中階電位140代表的一第一符號，如編碼輸出流300中所示，緊鄰在位元1之後並在週期T3期間接收的輸入數據串流400的位元0被編碼為由中階電位140到高電階位150的轉換所引起的一第二符號。因此，高階電位150代表一第二符號。
在圖4B中，輸入位元串流500被示為包括分別在時脈週期T1、T2和T3期間接收的位元1、0和1。輸入位元串流500被編碼為輸出位元串流510，如下進一步所述。在下文中，當下週期被假定為週期T2。
由於在時脈週期T1期間(緊鄰在接收位元1之前)接收的輸入位元被編碼為高電位150且在時脈週期T3期間接收到的輸入位元為1，所以在時脈週期T2期間接收到的輸入位元1被編碼為編碼位元串流200中的一高階到中階電位轉換(從一第一高階電壓電位150到一第二中階電壓電位140)以響應於時脈的上升邊緣110。中電位140代表一第一符號。此外，因為輸入流400的位元0被編碼為由一中電位140代表一第一符號，如在編碼的輸出流510中所示，緊鄰在位元0之後並在週期T3期間接收的輸入數據串流400的位元1被編碼為由中階電位140到低)電位130的轉換引起的一第二符號。
圖5為根據本發明一實施例，被配置為例如圖2A和2B所示編碼數據的一編碼器500之一簡化邏輯方塊圖。儘管未示出，應當理解的是，如上參閱圖4A和4B所述並參閱圖4A和4B展示，被配置為對數據進行編碼的一編碼器需要類比電路以檢測中階電位。
參閱圖5，編碼器500被示出為部分地包括一觸發器502、一觸發器504、一觸發器506、一觸發器508、一觸發器510、一邏輯512、一相移邏輯514、一邏輯指令516、一邏輯門518、一邏輯門520和邏輯門522。
觸發器502接收一輸入數據串流並將一變換的信號發送到觸發器504和邏輯512。觸發器504接收來自觸發器502的一信號並將一變換的信號發送到邏輯512。觸發器506接收來自邏輯512的一信號並將一變換的信號發送到邏輯512。
邏輯512接收來自觸發器502、觸發器504、觸發器506和觸發器510的信號，利用表I所示的邏輯指令500對這些信號進行編碼，並將變換後的信號發送到觸發器506、觸發器508和觸發器510。
觸發器508和觸發器510接收由邏輯512變換的信號，執行進一步的變換，並將這些信號發送到相移邏輯514。觸發器510進一步將一變換的信號發送到邏輯512。
相移邏輯514可包括一個或多個邏輯門(在此是邏輯門518、邏輯門520和邏輯門522)。相移邏輯514變換從觸發器508和觸發器510接收的信號，並輸出一編碼的數據串流。
邏輯指令516可以被存儲在一記憶結構中，當被接收時改變邏輯512的操作。在一些實施例中，觸發器508和觸發器510的輸出在一時脈週期內代表編碼信號的第一半和第二半。
圖6為根據本發明一實施例，被配置成如圖5A和5所示對編碼的數據進行解碼的一解碼器600之一簡化邏輯方塊圖。在解碼器600中，假定傳輸速率與最大可用時脈速率相同。相位檢測器610被配置為確定是否發生一相移，而不是轉換的方向。邏輯基於先前的位元值來計算圖2A和圖2B中所示的編碼。邏輯塊612的輸出OUT代表解碼的位元。
參考圖6，解碼器600被示出為部分地包括一觸發器602、一觸發器604、一觸發器606、一觸發器608、一相位檢測器610、邏輯612和邏輯指令614。
觸發器602接收一輸入編碼數據串流並將一經變換的信號發送到觸發器604和邏輯612。觸發器604接收來自觸發器602信號並將一經變換的信號發送到邏輯612。觸發器606接收來自相位檢測器610一相位檢測信號，並將一經變換的信號發送到觸發器608和邏輯612。觸發器608接收來自觸發器606的信號並將一經變換的信號發送到邏輯612。
相位檢測器610接收輸入編碼數據串流並檢測輸入編碼數據串流的相位。相位檢測器610可變換該信號。例如，180相位狀態被轉換為1且0相位狀態被變換為0。相位檢測器610將信號發送到觸發器606。
邏輯612接收來自觸發器602、觸發器604、觸發器606和觸發器608的一信號。邏輯612還接收可從一記憶體結構接收到的邏輯指令614。邏輯612利用邏輯指令614將信號變換成一解碼信號。
圖7展示一解碼器700，其被配置為在傳輸位元率低於在解碼器處可用的時脈的情況下解碼如上參閱圖2A和2B所述的編碼的數據。解碼器700被展示為部分地包括一觸發器702、一觸發器704、一觸發器706、一觸發器708、邏輯710和邏輯指令712。
觸發器702接收一輸入編碼數據串流並將一經變換的信號發送到觸發器704和邏輯710。觸發器704接收來自觸發器702的信號並將一經變換的信號發送到邏輯710。觸發器706接收來自邏輯710的一信號並將一經變換的信號發送到邏輯710。觸發器708接收來自邏輯710的信號並輸出一解碼信號。
邏輯710接收來自觸發器702、觸發器704、觸發器706和觸發器708的一信號。邏輯710進一步接收可從一記憶體結構接收到的邏輯指令712。邏輯710利用邏輯指令712將信號變換成一解碼信號。邏輯塊612的輸出OUT代表解碼的位元。
圖8為如上所述用於編碼數據之一流程圖800。在圖8中，符號P代表如上參閱圖2A、2B、4A和4B所述涉及1-0轉換或1-0轉換的一相移或一第三電壓電位。應當理解的是，相移的方向(0到1或1到0)不影響分析，只要前一個和下一個位元為已知。在802處確定當下位元為位元1還是位元0。如果在802確定該位元為1，且隨後在804處確定緊鄰在位元1之前的位元被編碼為0並且緊鄰在位元1之後的數據串流的位元為0，則在806處輸出的當下位元被編碼為P。接下來，在808處，下一個輸出位元狀態被設定為1。之後，在816處，當下輸入被傳送，除非下一個輸出狀態已被事先設定。如果在804處沒有確定緊鄰在位元1之前的一位元被編碼為0並且緊鄰位元1之後的位元為0，則在816處，當下輸入被傳送，除非下一個輸出狀態已被事先設定。
如果在802處將該位元確定為0，且隨後在810處確定緊鄰在位元0之前的一位元被編碼為1，緊鄰在位元0之後的位元為1，則在812處將輸出流的當下位元編碼為P。接下來，在814處，下一個輸出位元狀態被設定為0。之後，在816處，當下輸入被傳送，除非下一個輸出狀態已被事先設定。如果在810處沒有確定緊鄰位元0之前的位元被編碼為1，緊鄰在位元0之後的位元為1，則在816處，當下輸入被傳送，除非下一個輸出狀態已被事先設定。
圖9為用於解碼如上參閱圖2A和2B、4A和4B所述編碼的數據之一流程圖900。在圖8中，符號P代表如上參閱圖2A、2B、4A和4B所述涉及之1-0轉換或1-0轉換的一相移或一第三電壓電位。如果在902確定符號不是P，則在904處，輸出位元被解碼為編碼的當下輸入符號，除非解碼輸出已被事先設定。
如果在902處確定符號為P，則在906處確定緊鄰在前的符號狀態。如果在906，緊鄰在前的符號狀態被確定為0，則在908處，當下輸出位元被解碼為1。隨後在910處，下一個輸出位元被解碼為0。如果在906處，緊鄰在前的符號狀態被確定為1，則在912處，當下輸出位元被解碼為0。隨後在914處，下一個輸出位元被解碼為1。
圖10為可結合本發明實施例的一電腦系統1100之一示例性方塊圖。圖10僅僅是說明執行在此描述的技術過程的方面的一機器系統，並不限制權利要求的範圍。本領域的普通技術人員將認識到其他變化、修改和替代。在一實施例中，電腦系統1100通常包括一顯示器或圖形使用者界面1102、一電腦1120、一通信網絡界面1112、輸入裝置1108、輸出裝置1106等等。
如圖10所描繪，電腦1120可包括經由一總線子系統1118與一些周邊裝置通信的一個或多個處理器1104。這些周邊裝置可包括輸入裝置1108、輸出 裝置1106、通信網絡介面1112以及諸如隨機存取記憶體1110和一硬碟或非揮發性記憶體1114的一存儲子系統。
輸入裝置1108包括用於將信息輸入到電腦1120的裝置和機構。這些可包括一鍵盤、一小鍵盤、併入顯示器或圖形使用者界面1102的一觸控式螢幕、音頻輸入裝置，如語音識別系統、麥克風和其他類型的輸入裝置。在各種實施例中，(一個或多個)輸入裝置1108通常被體現為一電腦滑鼠、一軌跡球、一軌跡板、一控制桿、無線遙控器、繪圖板、語音命令系統、眼球追蹤系統等等。輸入裝置1108通常允許用戶經由諸如一按鈕的一點擊等一指令來選擇出現在顯示器或圖形使用者界面1102上的物體、圖標、文本等等。
輸出裝置1106包括用於從電腦1120輸出信息的所有可能類型的裝置和機構。這些可包括一顯示器(例如，顯示器或圖形使用者界面1102)，非視覺顯示器，諸如音頻輸出裝置等。
通信網絡介面1112提供到通信網絡(例如通信網絡1116)和電腦1120外部裝置的一介面。通信網絡介面1112可用作用於從其他系統接收數據並將數據傳輸到其他系統的一介面。通信網絡介面1112的實施例通常包括一乙太網路卡(Ethernet card)、一數據機(電話、衛星，電纜、ISDN)、(異步)數位用戶迴路(DSL)單元、火線介面(FireWire interface)、通用序列匯流排介面(USB interface)等等。例如，通信網絡介面1112可經由一火線總線或類似的耦合到通信網絡1116。在其他實施例中，通信網絡介面1112可以實體地集成在電腦1120的主機板上，並可為一軟體程式，諸如軟DSL或類似的。
在各種實施例中，電腦系統1100還可包括通過諸如HTTP、TCP/IP、RTP/RTSP協定等使得能夠在一網絡進行通信的軟體。在替代實施例中，也 可使用其他通信軟體和傳輸協定，例如IPX、UDP等等。在一些實施例中，處理器1104中的電腦1120可包括來自英特爾的一個或多個微處理器。此外，在一實施例中，電腦1120包括以UNIX為基礎的一作業系統。
隨機存取記憶體1110以及硬碟或非揮發性記憶體1114是被配置為存儲數據和指令的有形介質的示例，以實現在此描述的過程的各種實施例，包括可執行的電腦代碼，人類可讀的代碼等等。其他類型的有形介質包括磁碟片、可移動硬碟、諸如唯讀記憶光碟(CD-ROMS)、數位多功能影音光碟(DVD)和條碼的光學存儲介質，諸如閃存記憶體、非臨時性唯讀記憶體(ROMS)，具有電池支持的揮發性記憶體、網絡存儲裝置等等的半導體記憶體。隨機存取記憶體1110以及硬碟或非揮發性記憶體1114可被配置置為存儲提供提供落入本發明範圍內的所揭露的過程及其其他實施例之功能的基本程式設計和數據構造。
實現本發明實施例的軟體代碼模組和指令可存儲在隨機存取記憶體1110和/或硬碟或非揮發性記憶體1114中。這些軟體模組可由處理器1104執行。隨機存取記憶體1110以及硬碟或非揮發性記憶體1114還可提供用於存儲由軟體模組使用的數據的一儲存庫。
隨機存取記憶體1110以及硬碟或非揮發性記憶體1114可包括一些記憶體，其包括用於在程式執行期間存儲指令和數據的一主要隨機存取記憶體(RAM)以及存儲固定的非臨時性指令的一唯讀記憶體(ROM)。隨機存取記憶體1110以及硬碟或非揮發性記憶體1114可包括為程式和數據檔案提供永久(非揮發性)存儲的一檔案存儲子系統。隨機存取記憶體1110以及硬碟或非揮發性記憶體1114可包括可移動存儲系統，例如可移動閃存記憶。
總線子系統1118提供用於使電腦1120的各種組件和子系統如預期彼此通信的一機制。儘管通信網絡介面1112被示意性地描繪為一單個總線，但是總線子系統1118的替代實施例可利用多個總線。
圖10是代表能夠實現本發明實施例的一電腦系統。本領域的普通技術人員將容易明白，許多其他硬體和軟體配置適合用於本發明的實施例。例如，電腦可為一桌上型、可攜式、安裝於架上或平板式配置。另外，電腦可為一系列聯網的電腦。此外，可考慮使用其他微處理器，例如Pentium TM或Itanium TM微處理器；來自Advanced Micro Devices,Inc的Opteron TM或AthlonXP TM微處理器等等。此外，可以考慮其他類型的作業系統，例如來自Microsoft Corporation的Windows、WindowsXP、WindowsNT等，來自Sun Microsystems的Solaris、LINUX、UNIX等等。在其他實施例中，上述技術可以在一芯片或一輔助處理板上實現。
本發明的各種實施例可以以軟體或硬體中的邏輯或一兩者的組合的形式來實現。該邏輯可以被存儲在一電腦可讀或機器可讀的非臨時性存儲介質中，作為適於指導一電腦系統的一處理器執行本發明的實施例中揭露的一組步驟的一組指令。該邏輯可形成適於引導一信息處理裝置執行本發明的實施例中揭露的一組步驟之一電腦程式產品的一部分。基於在此提供的揭露和教導，本領域的普通技術人員將領會到實現本發明的其他方式和/或方法。
在此描述的數據結構和代碼可部分地或完全地存儲在一電腦可讀存儲介質和/或一硬體模組和/或硬體設備上。電腦可讀存儲介質包括但不限於揮發性記憶體、非揮發性記憶體、諸如硬碟、磁帶、光碟(CDs,mpact discs)、數位多功能影音光碟(DVD,digital versatile discs or digital video discs)之類的磁性和 光學存儲裝置或現在已知或以後開發的能夠存儲代碼和/或數據的其他介質。在此描述的硬體模組或設備包括但不限於專用集成電路(ASIC)、現場可程式邏輯閘陣列(FPGA)、專用或共享處理器和/或其他現在已知或以後開發硬體模組或設備。
在此描述的方法和過程可以部分地或完全地體現為存儲在一電腦可讀存儲介質或裝置中的代碼和/或數據，使得當一電腦系統讀取和執行代碼和/或數據時，電腦系統執行相關的方法和過程。該方法和過程也可部分或全部體現在硬體模組或設備中，使得當硬體模組或設備被啟動時，它們執行相關的方法和過程。在此揭露的方法和過程可使用代碼、數據和硬體模組或裝置的一組合來體現。
以上對本發明實施例的描述是說明性的而非限制性的。另外，所描述的與鎖存器和/或觸發器相對應的類似原理可應用於其他時序邏輯電路元件。對於本領域技術人員，其他修改和變化將是顯而易見的，並且意在落入所附權利要求的範圍內。
105‧‧‧下降邊緣
300‧‧‧輸出位元串流
T1‧‧‧時脈週期
T2‧‧‧時脈週期
T3‧‧‧時脈週期

Claims (30)

  1. 一種編碼一數據位元串流的方法，該方法包含：將一數據位元串流中的一位元1編碼為一第一符號，其中緊鄰在所述位元1之前的一位元被編碼為一第二符號且緊鄰在所述位元1之後的一位元為0；以及將緊鄰在所述位元1之後的所述位元編碼為所述第一符號。
  2. 如申請專利範圍第1項所述之方法，更包含：將所述數據位元串流中的一位元0編碼為所述第二符號，其中緊鄰在所述位元0之前的一位元被編碼為所述第一符號且緊鄰在所述位元0之後的一位元為1；以及將緊鄰在所述位元0之後的所述位元編碼為所述第一符號。
  3. 如申請專利範圍第2項所述之方法，其中至少一第一複數個所述第一符號中的每一個符號是以一0到1的轉換來表示，其中所述0到1的轉換發生於相對於編碼數據之一時脈之一相位的一相位延遲。
  4. 如申請專利範圍第3項所述之方法，其中至少一第一複數個所述第二符號中的每一個符號是以一1到0的轉換來表示，其中所述1到0的轉換發生於所述相位延遲。
  5. 如申請專利範圍第2項所述之方法，其中所述相位延遲為180度。
  6. 如申請專利範圍第5項所述之方法，其中所述第一符號是以一第一電壓電位來表示，所述第二符號是以一第二電壓電位來表示。
  7. 一種編碼一數據位元串流的方法，該方法包含： 將一數據位元串流中的一位元1編碼為一第一符號，其中緊鄰在所述位元1之前的一位元被編碼為一第二符號且緊鄰在所述位元1之後的一位元為0；以及將緊鄰在所述位元1之後的所述位元編碼為一第三符號。
  8. 如申請專利範圍第7項所述之方法，更包含：將所述數據位元串流中的一位元0編碼為所述第一符號，其中緊鄰在所述位元0之前的一位元被編碼為所述第三符號且緊鄰在所述位元0之後的一位元為1；以及將緊鄰在所述位元0之後的所述位元編碼為所述第一符號。
  9. 如申請專利範圍第8項所述之方法，其中所述第一符號、第二符號與第三符號分別以一第一電壓電位、一第二電壓電位與一第三電壓電位來表示。
  10. 一種編碼器電路，被配置為：將一數據位元串流中的一位元1編碼為一第一符號，其中緊鄰在所述位元1之前的一位元被編碼為一第二符號且緊鄰在所述位元1之後的一位元為0；以及將緊鄰在所述位元1之後的所述位元編碼為所述第一符號。
  11. 如申請專利範圍第10項所述之編碼器電路，其中所述編碼器電路更被配置為：將所述數據位元串流中的一位元0編碼為所述第二符號，其中緊鄰在所述位元0之前的一位元被編碼為所述第一符號且緊鄰在所述位元0之後的一位元為1；以及 將緊鄰在所述位元0之後的所述位元編碼為所述第一符號。
  12. 如申請專利範圍第11項所述之編碼器電路，其中至少一第一複數個所述第一符號中的每一個符號是以一0到1的轉換來表示，其中所述0到1的轉換發生於相對於編碼數據之一時脈之一相位的一相位延遲。
  13. 如申請專利範圍第12項所述之編碼器電路，其中至少一第一複數個所述第二符號中的每一個符號是以一1到0的轉換來表示，其中所述1到0的轉換發生於所述相位延遲。
  14. 如申請專利範圍第13項所述之編碼器電路，其中所述相位延遲為180度。
  15. 如申請專利範圍第10項所述之編碼器電路，其中所述第一符號是以一第一電壓電位來表示，所述第二符號是以一第二電壓電位來表示。
  16. 一種編碼器，被配置為：將一數據位元串流中的一位元1編碼為一第一符號，其中緊鄰在所述位元1之前的一位元被編碼為一第二符號且緊鄰在所述位元1之後的一位元為0；以及將緊鄰在所述位元1之後的所述位元編碼為一第三符號。
  17. 如申請專利範圍第16項所述之編碼器，其中所述編碼器更被配置為：將所述數據位元串流中的一位元0編碼為所述第一符號，其中緊鄰在所述位元0之前的一位元被編碼為所述第三符號且緊鄰在所述位元0之後的一位元為1；以及將緊鄰在所述位元0之後的所述位元編碼為所述第一符號。
  18. 如申請專利範圍第17項所述之編碼器，其中所述第一符號、第二符號與第三符號分別由一第一電壓電位、一第二電壓電位與一第三電壓電位表示。
  19. 一種解碼編碼數據的方法，該方法包含：將一編碼數據的一第一符號解碼為一位元1，其中緊鄰在所述第一符號之前的一符號為一第二符號且緊鄰在所述第一符號之後的一符號為所述第一符號；以及將緊鄰在所述第一符號之後的一符號解碼為一位元0。
  20. 如申請專利範圍第19項所述之方法，更包含：將所述編碼數據的第二符號解碼為一位元0，其中緊鄰在所述第二符號之前的一符號為所述第一符號且緊鄰在所述第二符號之後的一符號為所述第二符號；以及將緊鄰在所述第二符號之後的符號解碼為一位元1。
  21. 如申請專利範圍第20項所述之方法，其中至少一第一複數個所述第一符號中的每一個符號是以一0到1的轉換來表示，其中所述0到1的轉換發生於相對於編碼數據之一時脈之一相位的一相位延遲。
  22. 如申請專利範圍第21項所述之方法，其中至少一第一複數個所述第二符號中的每一個符號是以一1到0的轉換來表示，其中所述1到0的轉換發生於所述相位延遲。
  23. 如申請專利範圍第22項所述之方法，其中所述相位延遲為180度。
  24. 如申請專利範圍第23項所述之方法，其中所述第一符號是以一第一電壓電位來表示，所述第二符號是以一第二電壓電位來表示。
  25. 一種解碼器，被配置為：將一編碼數據的一第一符號解碼為一位元1，其中緊鄰在所述第一符號之前的一符號為一第二符號且緊鄰在所述第一符號之後的一符號為所述第一符號；以及將緊鄰在所述第一符號之後的一符號解碼為一位元0。
  26. 如申請專利範圍第25項所述之解碼器，其中所述解碼器更被配置為：將所述編碼數據的第二符號解碼為一位元0，其中緊鄰在所述第二符號之前的一符號為所述第一符號且緊鄰在所述第二符號之後的一符號為所述第二符號；以及將緊鄰在所述第二符號之後的符號解碼為一位元1。
  27. 如申請專利範圍第26項所述之解碼器，其中至少一第一複數個所述第一符號中的每一個符號是以一0到1的轉換來表示，其中所述0到1的轉換發生於相對於編碼數據之一時脈之一相位的一相位延遲。
  28. 如申請專利範圍第27項所述之解碼器，其中至少一第一複數個所述第二符號中的每一個符號是以一1到0的轉換來表示，其中所述1到0的轉換發生於所述相位延遲。
  29. 如申請專利範圍第28項所述之解碼器，其中所述相位延遲為180度。
  30. 如申請專利範圍第29項所述之解碼器，其中所述第一符號是以一第一電壓電位來表示，所述第二符號是以一第二電壓電位來表示。
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