TWI681510B - 單位元多記憶胞之非揮發性記憶體單元 - Google Patents

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Abstract

本公開披露一種單位元多記憶胞之NVM單元，其半導體基底，具有被溝槽隔離區域分開的第一、第二和第三OD區域，彼此平行並沿第一方向延伸，第一OD區域位於第二和第三OD區域之間。選擇電晶體和字元線電晶體設置在第一OD區域上。多個串聯的浮置閘極電晶體設置在選擇電晶體和字元線電晶體之間，並設置在第一OD區域上。各浮置閘極電晶體包括第一浮置閘極延伸部，沿第二方向朝向第二OD區域延伸並與第二OD區域中的抹除閘極區域相鄰。各浮置閘極電晶體包括第二浮置閘極延伸部，沿第二方向朝向第三OD區域延伸，電容耦合到第三OD區域中的控制閘極區域。

Description

單位元多記憶胞之非揮發性記憶體單元
本發明一般涉及半導體記憶體技術領域。本發明的實施例更具體地揭露一種單層多晶矽(single-poly)、單位元多記憶胞(multi-cell per bit)之非揮發性記憶體(nonvolatile memory，NVM)元件。
非揮發性記憶體被廣泛應用於各種電子裝置，因為即使沒有電力供應，它也可以保留已儲存的資訊。根據編程次數的限制，非揮發性記憶體分為多次可編程(MTP)記憶體和一次性可編程(OTP)記憶體。MTP是可多次讀和寫的。典型地，MTP具有用於寫入和讀取資訊的單個電荷存儲區(即1位元1記憶胞或1cell/bit)。
現有技術的非揮發性記憶體單元包括用於存儲諸如電子的電荷的一個浮置閘極電晶體，以及用於使浮置閘極電晶體能夠執行相應操作的一個或兩個選擇電晶體。浮置閘極可以通過用於編程操作和抹除操作的耦合元件來控制。電晶體的狀態由捕獲於浮動閘極的電荷來定義。
非揮發性記憶體的一個重要特性是數據保留，它被定義為寫入資訊在足夠程度下持續存在於浮置閘極的時間。通常，導致電荷從浮置閘極消失的洩漏電流應該如此之小以至於在幾年(例如十年)的時間內記憶體可以保持使用而不需要重新寫入。
但是，元件尺寸不斷縮小，使得閘極氧化層變得越來越薄。由於電子從浮置閘極到基底的隧穿效應，薄的閘極氧化層會惡化浮置閘極處的電荷損失。重複的編程(PGM)/抹除(ERS)操作也會損害記憶體的可靠性。隨著重 寫週期的數量增加超過一定的限制，編程和抹除狀態之間的差異將變得太小而不能被識別，導致耐久性故障(endurance failure)。因此，該技術領域仍需要改良的非揮發性記憶體，使其具備更加的數據保持特性。
本發明的主要目的是提供一種改良的單層多晶矽、單位元多記憶胞之非揮發性記憶體單元，其具有串聯的存儲胞(storage cell)和較小的記憶體單元面積。
根據本發明實施例，公開了一種單位元多記憶胞之非揮發性記憶體(NVM)單元，包括半導體基底，包括通過溝槽隔離區域彼此分開的第一氧化物界定(OD)區域、第二氧化物界定(OD)區域和第三氧化物界定(OD)區域，其中第一、第二和第三OD區域彼此平行並沿第一方向延伸，第一OD區域位於第二OD區域和第三OD區域之間。選擇電晶體設置在第一OD區域上。字元線電晶體設置在第一OD區域上。多個串聯連接的單層多晶矽浮置閘極電晶體設置在選擇電晶體和字元線電晶體之間。單層多晶矽浮置閘極電晶體設置在第一OD區域上。每個單層多晶矽浮置閘極電晶體包括沿第二方向連續地朝向第二OD區域延伸並且與設置在第二OD區域中的抹除閘極區域相鄰的第一浮置閘極延伸部。每個單層多晶矽浮置閘極電晶體包括沿第二方向連續地朝向第三OD區域延伸的第二浮置閘極延伸部。第二浮置閘極延伸部電容耦合到第三OD區域中的控制閘極區域。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
1‧‧‧單層多晶矽、單位元多記憶胞之NVM單元
2‧‧‧單層多晶矽、單位元多記憶胞之NVM單元
21‧‧‧選擇電晶體
22‧‧‧字元線電晶體
30‧‧‧抹除閘極(EG)區域
31、32、33、34‧‧‧(單層多晶矽)浮置閘極電晶體
40‧‧‧控制閘極(CG)區域
100‧‧‧半導體基底
100a、100b、100c‧‧‧氧化物界定(OD)區域
101‧‧‧離子井(P型井)
102‧‧‧離子井
103‧‧‧離子井
110‧‧‧溝槽隔離區域
121‧‧‧源極摻雜區
122‧‧‧共用摻雜區
123‧‧‧共用摻雜區
124‧‧‧共用摻雜區
125‧‧‧汲極摻雜區
210‧‧‧(選擇閘極)通道區域
211‧‧‧閘極介電層
212‧‧‧選擇閘極(SG)
220‧‧‧通道區域
221‧‧‧閘極介電層
222‧‧‧字元線(WL)
302‧‧‧重摻雜區
310‧‧‧浮置閘極通道區域
311‧‧‧閘極介質層
312‧‧‧浮置閘極(FG)
312a‧‧‧浮置閘極延伸部
312b‧‧‧浮置閘極延伸部
320‧‧‧浮置閘極通道區域
321‧‧‧閘極介電層
322‧‧‧浮置閘極(FG)
322a‧‧‧浮置閘極延伸部
322b‧‧‧浮置閘極延伸部
332‧‧‧浮置閘極(FG)
332a‧‧‧浮置閘極延伸部
332b‧‧‧浮置閘極延伸部
342‧‧‧浮置閘極(FG)
342a‧‧‧浮置閘極延伸部
342b‧‧‧浮置閘極延伸部
402‧‧‧重摻雜區
A、B、C、D‧‧‧存儲胞
P-Sub‧‧‧P型摻雜矽基底(半導體基底)
PW‧‧‧P型井
NW‧‧‧N型井
S‧‧‧中心線
SL‧‧‧源極線
BL‧‧‧位元線
EL‧‧‧抹除線
CL‧‧‧控制線
VP-Sub‧‧‧基底電壓
VSG‧‧‧選擇閘極電壓
VSL‧‧‧源極線電壓
VWL‧‧‧字元線電壓
VBL‧‧‧位元線電壓
VEL‧‧‧抹除線電壓
VCL‧‧‧控制線電壓
L1、L2、L3‧‧‧通道長度
S1、S2、S3‧‧‧距離(間隔)
Unit-1、Unit-2、Unit-3、Unit-4‧‧‧記憶單元
所附圖式係提供對實施例的進一步理解，並且被併入並構成本說明書的一部分。所附圖式用以例示部分實施例，並用於解釋其原理。在所附圖式中：第1圖繪示出根據本發明的一個實施例的單層多晶矽、單位元多記憶胞之非揮發性記憶體(NVM)單元的示例性佈局平面圖；第2圖是沿著第1圖的切線I-I截取的剖面示意圖；第3圖是沿著第1圖中的切線II-II’截取的剖面示意圖；第4圖是第1圖中的單層多晶矽、單位元多記憶胞之非揮發性記憶體單元的等效電路圖；第5圖例示用於編程、抹除或讀取第4圖中的單層多晶矽、單位元多記憶胞之NVM單元的操作條件表；第6圖例示本發明另一實施例的單層多晶矽、單位元多記憶胞之NVM單元的佈局示意圖；以及第7圖至第9圖為根據本發明的實施例所例示由第1圖至第4圖所示的單層多晶矽、單位元多記憶胞之NVM單元組成的非揮發性記憶體陣列的部分電路圖及操作條件示意圖。
在以下描述中，給出了許多具體細節以提供對本發明的完整理解。然而，對於本領域技術人員顯而易見的是，可以在沒有這些具體細節的情況下實施本發明。此外，部分的系統配置和製程步驟，因為是本領域技術人員公知的，所以未詳細公開。本發明可應用於其他實施例，並且在不脫離本發明的範圍的情況下進行結構、邏輯和電性改變。
同樣地，繪示出裝置的實施例的附圖是半圖解的而不是按比例的， 並且為了清楚地呈現，在附圖中誇大了一些尺寸。而且，在公開和描述多個實施例具有共同的一些特徵的情況下，為了便於說明和描述，通常將用相同的附圖標記來描述相同或相似的特徵。
在本技術領域中，用語“氧化物界定(OD)區域”(“OD”區域有時被稱為“氧化物界定”區域或“氧化物定義”區域)通常指基底的矽主表面上除了局部氧化矽(LOCOS)或淺溝槽絕緣(STI)區域之外的區域。用語“氧化物界定(OD)區域”也通常指“主動區域(active area)”，即用來形成及操作諸如電晶體等主動電路元件的區域。
第1圖繪示出根據本發明的一個實施例的單層多晶矽、單位元多記憶胞之非揮發性記憶體(NVM)單元的示例性佈局平面圖。第2圖是沿著第1圖的切線I-I’截取的剖面示意圖。第3圖是沿著第1圖中的切線II-II’截取的剖面示意圖。第4圖是第1圖中的單層多晶矽、單位元多記憶胞之非揮發性記憶體單元的等效電路圖。
例示的NVM記憶胞結構可以用作多次可編程(MTP)記憶單元。應該理解，本發明也可以適用於其他記憶體元件或裝置。雖然第1圖至第4圖示例性的繪示出單位元雙記憶胞之NVM單元，但應理解，根據設計要求，串聯連接的存儲胞的數量可以大於2。
如第1圖至第4圖所示，本發明單層多晶矽、單位元多記憶胞之NVM單元1係被製作在第一導電型的半導體基底100上，例如P型摻雜矽基底(P-Sub)上。在半導體基底100上提供至少三個隔離的氧化物界定(OD)區域100a，100b和100c，其由溝槽隔離區域110彼此分離。OD區域100a、100b和100c彼此平行並且沿著第一方向或參考x軸延伸。本發明單層多晶矽、單位元多記憶胞之NVM單元1係被製作在三個OD區域100a、100b和100c上。
根據本發明實施例，本發明單層多晶矽、單位元多記憶胞之NVM單 元1可以具有相對於想像的中心線S的對稱佈局。根據本發明實施例，溝槽隔離區域110可以是淺溝槽隔離(STI)區域，但不限於此。
如第1圖和第3圖所示，根據本發明實施例，OD區域100a形成在第一導電型的離子井101內，諸如P型井(PW)，OD區域100b形成在第二導電型的離子井102內，諸如N型井(NW)，OD區域100c形成在第二導電型的離子井103內，諸如N型井(NW)。根據本發明實施例，離子井101、102和103的深度可以比STI區域的底部深，但是不限於此。在操作時，半導體基底100被施加一基底電壓VP-Sub。
如第1圖、第2圖和第4圖所示，根據本發明實施例，單層多晶矽、單位元多記憶胞之NVM單元1包括選擇電晶體21、字元線電晶體22和在選擇電晶體21與字元線電晶體22之間的兩個串聯連接的存儲胞A和B。根據本發明實施例，例如，所述兩個串聯連接的存儲胞A和B可以是兩個串聯連接的單層多晶矽浮置閘極電晶體31和32。兩個串聯連接的存儲胞A和B的一端係電耦合到選擇電晶體21的一連接端，並且兩個串聯連接的存儲胞A和B的另一端電耦合到字元線電晶體22的一連接端。選擇電晶體21、字元線電晶體22和兩個串聯連接的存儲胞A和B可以直接形成在OD區域100a上。
根據本發明實施例，選擇電晶體21可以是NMOS電晶體，並且可以包括離子井(P型井)101中的源極摻雜區121、與源極摻雜區121間隔開的共用摻雜區122、在源極摻雜區121和共用摻雜區122之間且靠近半導體基底100的主表面的選擇閘極通道區域210、覆蓋選擇閘極通道區域210的選擇閘極(SG)212，以及在選擇閘極212和選擇閘極通道區域210之間的閘極介電層211。在操作時，選擇閘極(SG)212耦合到選擇閘極電壓VSG。根據本發明實施例，選擇閘極(SG)212可以由N+摻雜的多晶矽閘極所構成，但不限於此。側壁子(未示出)可以形成在選擇閘極(SG)212的相對側壁上。
根據本發明實施例，源極摻雜區121和共用摻雜區122可以具有第二 導電型。例如，源極摻雜區121和共用摻雜區122可以是N+摻雜區。根據本發明實施例，源極摻雜區121可以電耦合到源極線SL。在操作時，源極摻雜區121被施加一源極線電壓VSL。
根據本發明實施例，字元線電晶體22可以是NMOS電晶體並且可以包括離子井(P型井)101中的共用摻雜區124、與共用摻雜區124間隔開的汲極摻雜區125，在共用摻雜區124和汲極摻雜區125之間且靠近半導體基底100的主表面的通道區域220、覆蓋通道區域220的字元線(WL)222，以及在字元線(WL)222和通道區域220之間的閘極介電層221。在操作時，字元線(WL)222耦合到字元線電壓VWL。根據本發明實施例，字元線(WL)222可以由N+摻雜的多晶矽閘極所構成，但不限於此。側壁子(未示出)可以形成在字元線(WL)222的相對側壁上。
根據本發明實施例，共用摻雜區124和汲極摻雜區125可以具有第二導電型。例如，共用摻雜區124和汲極摻雜區125可以是N+摻雜區。根據本發明實施例，汲極摻雜區125可以電耦合到位元線BL。在操作時，汲極摻雜區125被施加一位元線電壓VBL。
根據本發明實施例，浮置閘極電晶體31和32直接形成在OD區域100a上。浮置閘極電晶體31通過共用摻雜區122串聯耦合到選擇電晶體21。共用摻雜區122由浮置閘極電晶體31和選擇電晶體21共享。根據本發明實施例，浮置閘極電晶體31通過共用摻雜區123串聯連接到浮置閘極電晶體32。浮置閘極電晶體32通過共用摻雜區124串聯耦合到字元線電晶體22。
根據本發明實施例，在共用摻雜區122、123和124上未形成接觸元件。
浮置閘極電晶體31包括OD區域100a上的浮置閘極(FG)312。根據本發明實施例，浮置閘極312由單層多晶矽組成，例如N+摻雜多晶矽。根據本發明實施例，浮置閘極312是單層多晶矽閘極，也就是說，沒有額外的閘極層堆疊在 浮置閘極312上。浮置閘極電晶體31還包括在浮置閘極(FG)312的一側的共用摻雜區122，在浮置閘極312與共用摻雜區122相對的另一側的共用摻雜區123、共用摻雜區122與共用摻雜區123之間的浮置閘極通道區域310，以及介於浮置閘極312與浮置閘極通道區域310之間的閘極介質層311。在浮置閘極312的相對側壁上可以形成側壁子(未示出)。
浮置閘極電晶體32包括OD區域100a上的浮置閘極(FG)322。根據本發明實施例，浮置閘極322由單層多晶矽組成，例如N+摻雜多晶矽。根據本發明實施例，浮置閘極322是單層多晶矽閘極，也就是說，在浮置閘極322上不疊加額外的閘極層。浮置閘極電晶體32還包括在浮置閘極(FG)322的一側的共用摻雜區123、在浮置閘極322與共用摻雜區123相對的另一側的共用摻雜區124、共用摻雜區123與共用摻雜區124之間的浮置閘極通道區域320，以及介於浮置閘極322與浮置閘極通道區域320之間的閘極介電層321。側壁子(未示出)可以形成在浮置閘極322的相對側壁上。
根據本發明實施例，浮置閘極電晶體31和32係作為單層多晶矽、單位元多記憶胞之NVM單元1的電荷存儲元件。浮置閘極電晶體31和32係以同步的方式操作(例如，編程或抹除)。例如，在編程操作後，兩個串聯連接的浮置閘極電晶體31和32均處於編程狀態。在抹除操作後，兩個串聯連接的浮置閘極電晶體31和32均處於抹除狀態。
根據本發明實施例，選擇閘極通道區域210具有通道長度L1，通道區域220具有通道長度L3，並且浮置閘極通道區域310、320具有通道長度L2。根據本發明實施例，L2小於L1或L3。例如，L2可以是L1或L3的50~90%。
根據本發明實施例，浮置閘極電晶體31被設置在緊鄰浮置閘極電晶體32的一側。根據本發明實施例，浮置閘極312、322之間的距離(或間隔)S2小於選擇閘極(SG)212與浮置閘極312之間的距離(或間隔)S1或字元線(WL) 222與浮置閘極322之間的距離S3。
從第1圖和第3圖中可以看出，根據本發明實施例，本發明單層多晶矽、單位元多記憶胞之NVM單元1還包括浮置閘極延伸部312a和322a，其分別從浮置閘極312和322連續延伸到OD區域100b並且鄰近於抹除閘極(EG)區域30，其電耦合到抹除線EL。從第3圖中可以看出，浮置閘極延伸部322a穿過位於OD區域100a與OD區域100b之間的溝槽隔離區域110，並部分地與OD區域100b重疊，從而電容耦合至EG區域30。從上方觀察時，浮置閘極延伸部322a可呈細長形狀並且沿著第二方向或參考y軸延伸。根據本發明實施例，第一方向與第二方向正交。
EG區域30可以包括重摻雜區302，例如與浮置閘極延伸322a相鄰的P+摻雜區。在諸如抹除操作的操作中，重摻雜區302電耦合到抹除線電壓(VEL)。根據本發明實施例，本發明單層多晶矽、單位元多記憶胞之NVM單元1的抹除操作涉及隧穿機制，該隧穿機制經由浮置閘極延伸部312a和322a同時從浮置閘極312和322移除電子。
根據本發明實施例，本發明單層多晶矽、單位元多記憶胞之NVM單元1還包括分別從浮置閘極312和322連續地延伸到OD區域100c的浮置閘極延伸部312b和322b，其中OD區域100c與OD區域100b相對。每個浮置閘極延伸部312b、322b可以包括擴展的頭部，電容耦合到OD區域100c中的控制閘極(CG)區域40，以便提供更大的耦合比。其中，CG區域40電連接到控制線(CL)。
CG區域40可以包括重摻雜區402，例如與浮置閘極延伸部322b相鄰的P+摻雜區。在操作時，重摻雜區402被施加一控制線電壓VCL。
根據本發明實施例，各單層多晶矽浮置閘極電晶體31和32的閾值電壓(VTH)小於選擇電晶體21的閾值電壓或字元線電晶體22的閾值電壓。
第5圖例示本發明一實施例用於編程、抹除或讀取第4圖中的單層多 晶矽、單位元多記憶胞之NVM單元1的操作條件表。例如，在NVM單元1的編程(PGM)操作期間，提供給重摻雜區402的控制線電壓VCL是VPP。提供給重摻雜區302的抹除線電壓VEL是VPP(VCL=VEL=VPP)。提供給選擇電晶體21的選擇閘極212的選擇閘極電壓VSG是VDD。提供給字元線電晶體22的字元線222的字元線電壓VWL也是VDD(VSG=VWL=VDD)，其中VPP>VDD>0V。提供給選擇電晶體21的源極摻雜區121的源極線電壓VSL是0V(VSL=0V)。位元線電壓VBL是0V(VBL=0V)。施加到半導體基底100的基底電壓VP-Sub是0V。在這些條件下，通過Fowler-Nordheim(FN)隧穿機制將電子注入浮置閘極312和322。
在NVM單元1的抹除(ERS)操作期間，提供給重摻雜區402的控制線電壓VCL是0V(VCL=0V)。提供給重摻雜區302的抹除線電壓VEL是VPP(VEL=VPP)。提供給選擇電晶體21的選擇閘極212的選擇閘極電壓VSG是VDD。提供給字元線電晶體22的字元線222的字元線電壓VWL也是VDD(VSG=VWL=VDD)，其中VPP>VDD>0V。提供給選擇電晶體21的源極摻雜區121的源極線電壓VSL是0V(VSL=0V)。位元線電壓VBL是0V(VBL=0V)。施加到半導體基底100的基底電壓VP-Sub是0V。在這些條件下，通過FN隧穿機制從浮置閘極312和322拉出電子。由於非揮發性記憶體結構是單位元多記憶胞結構，所以記憶體陣列的位元故障率可以大大降低。
第6圖例示本發明另一實施例的單層多晶矽、單位元多記憶胞之NVM單元的佈局示意圖，其中相同的區域、層或元件仍沿用相同的數字編號表示。如第6圖所示，示例性的單位元多記憶胞之NVM單元2包括四個串聯連接的存儲浮置閘極電晶體31~34，在選擇電晶體21和字元線電晶體22之間形成存儲胞A~D的串。浮置閘極電晶體31~34直接形成在OD區域100a上。浮置閘極電晶體31通過共用摻雜區122串聯耦合到選擇電晶體21。共用摻雜區122由浮置閘極電晶體31和選擇電晶體21共享。根據本發明實施例，浮置閘極電晶體34通過共用摻雜區 124串聯耦合到字元線電晶體22。
根據本發明實施例，同樣地，浮置閘極延伸部312a、322a、332a、342a分別從浮置閘極312、322、332、342連續延伸到OD區域100b並且與抹除閘(EG)區域30相鄰，其連接到抹除線EL。當從上方觀察時，浮置閘極延伸部312a、322a、332a、342a可以是細長形狀並且沿著第二方向或參考y軸延伸。
浮置閘極延伸部312b、322b、332b、342b分別從浮置閘極321、322、332、342連續地延伸到OD區域100c，OD區域100b相對於OD區域100c。不同於第1圖中的NVM單元1，各浮置閘極延伸部312b、322b、332b、342b不包括擴大的頭部。浮置閘極延伸部312b、322b、332b、342b在從上方觀察時具有細長形狀並且沿著第二方向或參考y軸延伸。根據本發明實施例，浮置閘極延伸部312b、322b、332b、342b和浮置閘極延伸部312a、322a、332a、342a可具有相同的線寬。
第7圖至第9圖為根據本發明的實施例所例示由第1圖至第4圖所示的單層多晶矽、單位元多記憶胞之NVM單元1組成的非揮發性記憶體陣列的部分電路示意圖。為簡化說明，僅顯示2單元x2單元的記憶體陣列，圖中還顯示了用於此2單元x2單元的記憶體陣列的操作條件。
如第7圖所示，記憶單元Unit-1被選擇和編程。電壓VPP施加到控制線CL<01>。將電壓VPP施加到抹除線EL<01>。電壓VDD施加到選擇閘/字元線SG/WL<01>，其中VPP>VDD>0V。源極線SL<00>和位元線BL<00>接地。施加到半導體基底P-Sub的基底電壓VP-Sub是0V。
對於陣列的同一列上未選定的記憶單元Unit-2，採用編程禁止(program inhibit)操作條件。電壓VPP施加到控制線CL<01>。將電壓VPP施加到抹除線EL<01>。電壓VDD被施加到選擇閘極/字元線SG/WL<01>。電壓VDD被施加到源極線SL<01>和位元線BL<01>。施加到半導體基底P-Sub的基底電壓VP-Sub是0V。
對於未選定的記憶單元Unit-3，電壓0V施加到控制線CL<00>。電壓0V被施加到抹除線EL<00>。電壓0V被施加到選擇閘極/字元線SG/WL<00>。源極線SL<00>和位元線BL<00>接地。施加到半導體基底P-Sub的基底電壓VP-Sub是0V。
對於未選擇的記憶單元Unit-4，電壓0V施加到控制線CL<00>。電壓0V被施加到抹除線EL<00>。電壓0V被施加到選擇閘極/字元線SG/WL<00>。電壓VDD被施加到源極線SL<01>和位元線BL<01>。施加到半導體基底P-Sub的基底電壓VP-Sub是0V。
如第8圖所示，記憶單元Unit-1和Unit-2被選擇和抹除。將電壓0V施加到控制線CL<01>。將電壓VPP施加到抹除線EL<01>。電壓VDD施加到選擇閘/字元線SG/WL<01>，其中VPP>VDD>0V。源極線SL<00>、SL<01>和位元線BL<00>、BL<01>接地。施加到半導體基底P-Sub的基底電壓VP-Sub是0V。
對於未選擇的記憶單元Unit-3和Unit-4，將電壓0V施加到控制線CL<00>。電壓0V被施加到抹除線EL<00>。電壓0V被施加到選擇閘極/字元線SG/WL<00>。源極線SL<00>、SL<01>和位元線BL<00>、BL<01>接地。施加到半導體基底P-Sub的基底電壓VP-Sub是0V。
如第9圖所示，選擇並讀取記憶單元Unit-1。在讀取模式操作下，電壓0V~VDD(例如0~5V)被施加到控制線CL<01>。電壓0V~VDD(例如0~5V)被施加到抹除線EL<01>。電壓VDD被施加到選擇閘極/字元線SG/WL<01>。源極線SL<00>接地。電壓VDD被施加到位元線BL<00>。施加到半導體基底P-Sub的基底電壓VP-Sub是0V。
對於陣列的同一列上的未選擇的記憶單元Unit-2，將電壓0V~VDD施加到控制線CL<01>。在抹除線EL<01>上施加0V~VDD的電壓。電壓VDD被施加到選擇閘極/字元線SG/WL<01>。將電壓0V施加到源極線SL<01>和位元線BL <01>。施加到半導體基底P-Sub的基底電壓VP-Sub是0V。
對於未選定的記憶單元Unit-3，電壓0V施加到控制線CL<00>。電壓0V被施加到抹除線EL<00>。電壓0V被施加到選擇閘極/字元線SG/WL<00>。源極線SL<00>接地。電壓VDD被施加到位元線BL<00>。施加到半導體基底P-Sub的基底電壓VP-Sub是0V。
對於未選擇的記憶單元Unit-4，電壓0V施加到控制線CL<00>。電壓0V被施加到抹除線EL<00>。電壓0V被施加到選擇閘極/字元線SG/WL<00>。源極線SL<01>和位元線BL<01>接地。施加到半導體基底P-Sub的基底電壓VP-Sub是0V。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧單層多晶矽、單位元多記憶胞之NVM單元
21‧‧‧選擇電晶體
22‧‧‧字元線電晶體
30‧‧‧抹除閘極(EG)區域
31、32‧‧‧(單層多晶矽)浮置閘極電晶體
40‧‧‧控制閘極(CG)區域
100a、100b、100c‧‧‧氧化物界定(OD)區域
101‧‧‧離子井(P型井)
102‧‧‧離子井
103‧‧‧離子井
110‧‧‧溝槽隔離區域
121‧‧‧源極摻雜區
122‧‧‧共用摻雜區
123‧‧‧共用摻雜區
124‧‧‧共用摻雜區
125‧‧‧汲極摻雜區
212‧‧‧選擇閘極(SG)
222‧‧‧字元線(WL)
302‧‧‧重摻雜區
312‧‧‧浮置閘極(FG)
312a‧‧‧浮置閘極延伸部
312b‧‧‧浮置閘極延伸部
322‧‧‧浮置閘極(FG)
322a‧‧‧浮置閘極延伸部
322b‧‧‧浮置閘極延伸部
402‧‧‧重摻雜區
PW‧‧‧P型井
NW‧‧‧N型井
S‧‧‧中心線
SL‧‧‧源極線
BL‧‧‧位元線
EL‧‧‧抹除線
CL‧‧‧控制線
L1、L2、L3‧‧‧通道長度
S1、S2、S3‧‧‧距離(間隔)

Claims (22)

  1. 一種單位元多記憶胞之非揮發性記憶體(NVM)單元，包含：一半導體基底，包括通過溝槽隔離區域彼此分開的第一氧化物界定(OD)區域、第二氧化物界定(OD)區域和第三氧化物界定(OD)區域，其中第一、第二和第三OD區域彼此平行並沿第一方向延伸，並且其中第一OD區域位於第二OD區域和第三OD區域之間；以及複數個串聯連接的單層多晶矽浮置閘極電晶體，設置在該第一OD區域上；其中各該串聯連接的單層多晶矽浮置閘極電晶體包括沿第二方向連續向該第二OD區域延伸並與設置在該第二OD區域中的一抹除閘極區域相鄰的第一浮置閘極延伸部；其中各該串聯連接的單層多晶矽浮置閘極電晶體包括沿第二方向連續向該第三OD區域延伸的第二浮置閘極延伸部，並且其中該第二浮置閘極延伸部電容耦合到該第三OD區域中的一控制閘極區域。
  2. 如請求項1所述的單位元多記憶胞之NVM單元，其中另包括設置在該第一OD區域上的一選擇電晶體。
  3. 如請求項2所述的單位元多記憶胞之NVM單元，其中另包括設置在該第一OD區域上的一字元線電晶體。
  4. 如請求項3所述的單位元多記憶胞之NVM單元，其中該第一OD區域設置在一P型井內。
  5. 如請求項3所述的單位元多記憶胞之NVM單元，其中所述串聯連接的 單層多晶矽浮置閘極電晶體的一端電連接到該選擇電晶體的一連接端。
  6. 如請求項5所述的單位元多記憶胞之NVM單元，其中所述串聯連接的單層多晶矽浮置閘極電晶體的另一端電耦合到該字元線電晶體的一連接端。
  7. 如請求項4所述的單位元多記憶胞之NVM單元，其中該選擇電晶體是NMOS選擇電晶體，並且包括該P型井中的一N+源極摻雜區、與N+源極摻雜區間隔開的一第一N+共用摻雜區、該N+源極摻雜區和該第一N+共用摻雜區之間的一選擇閘極通道區域，以及覆蓋該選擇閘極通道區域的一選擇閘極。
  8. 如請求項7所述的單位元多記憶胞之NVM單元，其中該N+源極摻雜區電耦合到一源極線。
  9. 如請求項7所述的單位元多記憶胞之NVM單元，其中所述串聯連接的單層多晶矽浮置閘極電晶體通過該第一N+共用摻雜區電耦合到該選擇閘極電晶體。
  10. 如請求項4所述的單位元多記憶胞之NVM單元，其中該字元線電晶體是NMOS字元線電晶體，並且包括該P型井中的一第二N+共用摻雜區、與第二N+共用摻雜區間隔開的一N+汲極摻雜區、該第二N+共用摻雜區與該N+汲極摻雜區之間的一通道區域，以及覆蓋該通道區域的一字元線。
  11. 如請求項10所述的單位元多記憶胞之NVM單元，其中該N+汲極摻雜區電耦合到一位元線。
  12. 如請求項10所述的單位元多記憶胞之NVM單元，其中所述串聯連接的單層多晶矽浮置閘極電晶體通過該第二N+共用摻雜區電耦合到該字元線電晶體。
  13. 如請求項3所述的單位元多記憶胞之NVM單元，其中各該串聯連接的單層多晶矽浮置閘極電晶體的閾值電壓小於該選擇電晶體或該字元線電晶體的閾值電壓。
  14. 如請求項1所述的單位元多記憶胞之NVM單元，其中所述串聯連接的單層多晶矽浮置閘極電晶體以同步方式操作。
  15. 如請求項1所述的單位元多記憶胞之NVM單元，其中該第二OD區域設置在一N型井內。
  16. 如請求項1所述的單位元多記憶胞之NVM單元，其中該第三OD區域位於一N型井內。
  17. 如請求項1所述的單位元多記憶胞之NVM單元，其中該抹除閘極區域電耦合到一抹除線。
  18. 如請求項1所述的單位元多記憶胞之NVM單元，其中該第一浮置閘極延伸部橫越該第一OD區域與該第二OD區域之間的溝槽隔離區域，並與該第二OD區域部分重疊，以電容耦合至該抹除閘極區域。
  19. 如請求項1所述的單位元多記憶胞之NVM單元，其中該控制閘極區域電耦合到一控制線。
  20. 如請求項3所述的單位元多記憶胞之NVM單元，其中各該串聯連接的單層多晶矽浮置閘極電晶體的通道長度短於選擇電晶體或字元線電晶體的通道長度。
  21. 一種非揮發性記憶體元件，包含：由請求項2所述的單位元多記憶胞之NVM單元構成的記憶體陣列。
  22. 一種非揮發性記憶體元件，包含：由請求項3所述的單位元多記憶胞之NVM單元構成的記憶體陣列。
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