TWI681380B - 閘極驅動器及具有閘極驅動器的顯示裝置 - Google Patents

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Abstract

本發明涉及一種閘極驅動器包括多個級聯連接的單位電路。單位電路包括輸出端、輸入電晶體、輸出電晶體及保持模組。輸入電晶體在觸發端為高電平時向第一節點輸出高電平。輸出電晶體根據第一節點的高電平向輸出端輸出與時鐘控制訊號同步的脈衝位移訊號。保持模組在觸發訊號為低電平且第一節點處於低電平時根據表徵當前級單位電路處於初始階段的第一控制訊號和第二控制訊號來向輸出端持續輸出低電平。在初始階段，第一控制端和第二控制端均處於高電平。本發明還提供一種具有閘極驅動器的顯示裝置。

Description

閘極驅動器及具有閘極驅動器的顯示裝置
本發明涉及一種閘極驅動器及具有閘極驅動器的顯示裝置。
顯示裝置在驅動電路的驅動下實現顯示功能。顯示裝置包括多條資料線和多條掃描線。多條資料線和多條掃描線正交設置定義出呈矩陣排列的多個畫素單元。驅動電路包括時序控制器、閘極驅動器以及源極驅動器。其中，時序控制器、閘極驅動器以及源極驅動器直接設置於顯示面板上(gate on panel,GOP)的方式設置，以實現窄邊框設計。閘極驅動器輸出掃描驅動訊號給掃描線以對圖元單元進行掃描。源極驅動器輸出資料驅動訊號給資料線以對圖元單元載入相應的圖像資料訊號。閘極驅動器通常由多個級聯的單位電路構成，其接收多個時鐘控制訊號。單位電路由多個薄膜電晶體構成。其中，薄膜電晶體的閘極被施加開啟電壓以使得單位電路輸出掃描訊號。在初始階段，多個時鐘控制訊號均處於高電平，使得部分薄膜電晶體導通。隨著薄膜電晶體處於導通狀態的時間變長時，會導致薄膜電晶體的開啟電壓變大，進而影響薄膜電晶體的正常工作，從而影響閘極驅動器的穩定性。
有鑒於此，有必要提供一種可提高穩定性的閘極驅動器。
還有必要提供一種可提高穩定性的具有閘極驅動器的顯示裝置。
一種閘極驅動器，其能夠產生將脈衝訊號平移一預定相位的多個脈衝位移訊號，包括：多個級聯連接的單位電路，每個單位電路依時間先後順序工作在初始階段和工作階段。在工作階段，單位電路輸出脈衝位移訊號。在初始階段，每個單位電路輸出低電平。每個單位電路包括：輸出端，輸出端與外部的至少一訊號線電性連接，用於為相應連接的訊號線提供脈衝位移訊號，其中，第N+1級的單位電路的輸出端向第N+1條訊號線上輸出的脈衝位移訊號與第N級的單位電路的輸出端向第N條訊號線上輸出的脈衝位移訊號延遲預定相位；輸入電晶體，輸入電晶體在外部提供的觸發訊號為高電平時來向第一節點輸出高電平；輸出電晶體，其包括與第一節點電性連接的第一控制端、與接收時鐘控制訊號的第一連接端及與輸出端電性連接的第二連接端，輸出電晶體根據第一節點的高電平向輸出端輸出與時鐘控制訊號同步的脈衝位移訊號；保持模組，其包括接收所述觸發訊號的第一輸入端、接收外部提供的第一控制訊號的第一控制端及接收第二控制訊號的第二控制端，保持模組根據外部提供的表徵當前級單位電路處於初始階段的觸發訊號、第一控制訊號和第二控制訊號來向輸出端持續輸出低電平；在初始階段，觸發訊號為低電平，第一控制端及第二控制端均處於高電平。
一種顯示裝置，定義有顯示區域和圍繞顯示區域設置的非顯示區域。非顯示區域內設置有至少一個閘極驅動器。至少一個閘極驅動器能夠產生將脈衝訊號平移一預定相位的多個脈衝位移訊號，包括： 多個級聯連接的單位電路，每個單位電路依時間先後順序工作在初始階段和工作階段。在工作階段，單位電路輸出脈衝位移訊號。在初始階段，每個單位電路輸出低電平。每個單位電路包括：輸出端，輸出端與外部的至少一訊號線電性連接，用於為相應連接的訊號線提供脈衝位移訊號，其中，第N+1級的單位電路的輸出端向第N+1條訊號線上輸出的脈衝位移訊號與第N級的單位電路的輸出端向第N條訊號線上輸出的脈衝位移訊號延遲預定相位；輸入電晶體，輸入電晶體在外部提供的觸發訊號為高電平時來向第一節點輸出高電平；輸出電晶體，其包括與第一節點電性連接的第一控制端、與接收時鐘控制訊號的第一連接端及與輸出端電性連接的第二連接端，輸出電晶體根據第一節點的高電平向輸出端輸出與時鐘控制訊號同步的脈衝位移訊號；保持模組，其包括接收所述觸發訊號的第一輸入端、接收外部提供的第一控制訊號的第一控制端及接收第二控制訊號的第二控制端，保持模組根據外部提供的表徵當前級單位電路處於初始階段的觸發訊號、第一控制訊號和第二控制訊號來向輸出端持續輸出低電平；在初始階段，觸發訊號為低電平，第一控制端及第二控制端均處於高電平。
與習知技術相比較，採用上述的閘極驅動器及顯示裝置，在初始階段保持模組根據第一控制端和第二控制端的高電平進行控制輸出端持續輸出低電平，降低了在初始階段內單位電路中的部分薄膜電晶體處於導通狀態的時間，進而保證了閘極驅動器的穩定性。
1‧‧‧顯示裝置
10‧‧‧顯示面板
11‧‧‧顯示區域
13‧‧‧非顯示區域
131‧‧‧第一邊框
132‧‧‧第二邊框
133‧‧‧第三邊框
134‧‧‧第四邊框
G1-Gn‧‧‧掃描線
D1-Dm‧‧‧數據線
20a、20b‧‧‧閘極驅動器
30‧‧‧源極驅動器
VCK、VCK1-VCK4‧‧‧時鐘控制訊號
STV1‧‧‧第一起始脈衝訊號
STV2‧‧‧第二起始脈衝訊號
21‧‧‧單位電路
Pa‧‧‧初始階段
Pb‧‧‧工作階段
S‧‧‧設置端
R‧‧‧重置端
CK‧‧‧時鐘控制訊號輸入端
OUT‧‧‧輸出端
23‧‧‧輸入模組
23a‧‧‧第一子輸出端
24‧‧‧重置模組
25‧‧‧輸出模組
27‧‧‧保持模組
FLCA‧‧‧第一控制端
FLCB‧‧‧第二控制端
271‧‧‧控制單元
271a‧‧‧第一輸入端
271b‧‧‧第二輸入端
271c‧‧‧第二子輸出端
273‧‧‧第一開關單元
273a‧‧‧第三輸入端
273b‧‧‧第四輸入端
273c‧‧‧第三子輸出端
275‧‧‧第二開關單元
275a‧‧‧第五輸入端
275b‧‧‧第六輸入端
275c‧‧‧第三輸出端
T1‧‧‧輸入電晶體
T2‧‧‧下拉電晶體
N1‧‧‧第一節點
VGL‧‧‧低壓電源
T3‧‧‧輸出電晶體
T4‧‧‧第一電晶體
T5‧‧‧第二電晶體
N2‧‧‧第二節點
T6‧‧‧第三電晶體
T7‧‧‧第四電晶體
T8‧‧‧第五電晶體
T9‧‧‧第六電晶體
T10‧‧‧第七電晶體
T11‧‧‧第八電晶體
T12‧‧‧第九電晶體
T13‧‧‧第十電晶體
T14‧‧‧第十一電晶體
T15‧‧‧第十二電晶體
T16‧‧‧第十三電晶體
N3‧‧‧第三節點
N4‧‧‧第四節點
DP1-DPn‧‧‧子顯示階段
圖1為本發明較佳實施方式之顯示裝置的模組示意圖。
圖2為圖1中所示閘極驅動器的模組示意圖。
圖3為圖2中所示單位電路的模組示意圖。
圖4為圖3中所示單位電路的等效電路圖。
圖5為圖4中所示單位電路的驅動時序圖。
圖6為圖4中所示第二節點的波形圖。
本發明提供一種閘極驅動器。閘極驅動器能夠產生將脈衝訊號平移一預定相位的多個脈衝位移訊號，包括：多個級聯連接的單位電路，每個單位電路依時間先後順序工作在初始階段和工作階段。在工作階段，單位電路輸出脈衝位移訊號。在初始階段，每個單位電路輸出低電平。每個單位電路包括：輸出端，輸出端與外部的至少一訊號線電性連接，用於為相應連接的訊號線提供脈衝位移訊號，其中，第N+1級的單位電路的輸出端向第N+1條訊號線上輸出的脈衝位移訊號與第N級的單位電路的輸出端向第N條訊號線上輸出的脈衝位移訊號延遲預定相位；輸入電晶體，輸入電晶體在外部提供的觸發訊號為高電平時來向第一節點輸出高電平；輸出電晶體，其包括與第一節點電性連接的第一控制端、與接收時鐘控制訊號的第一連接端及與輸出端電性連接的第二連接端，輸出電晶體根據第一節點的高電平向輸出端輸出與時鐘控制訊號同步的脈衝位移訊號；保持模組，其包括接收所述觸發訊號的第一輸入端、接收外部提供的第一控制訊號的第一控制端及接收第二控制訊號的第二控制端，保持模組根據 外部提供的表徵當前級單位電路處於初始階段的觸發訊號、第一控制訊號和第二控制訊號來向輸出端持續輸出低電平； 在初始階段，觸發訊號為低電平，第一控制端及第二控制端均處於高電平。
在一實施例中，在工作階段，第一控制端和第二控制端的電平在高電平和低電平之間切換，且二者在任意時間點的電平互不相同；在觸發訊號為低電平時，保持模組根據第一控制端或第二控制端的高電平控制輸出端保持輸出低電平。
在一實施例中，保持模組包括控制單元、第一開關單元及第二開關單元。控制單元包括接收觸發訊號的第一輸入端電性連接、與第一節點電性連接的第二輸入端、接收第一控制訊號的第一控制端、接收第二控制訊號的第二控制端及與第一開關單元和第二開關單元電性連接的第二節點。控制單元在觸發訊號為低電平時根據第一控制端和第二控制端控制第二節點輸出高電平，以控制所述第一開關單元和第二開關單元交替輸出低電平給輸出端。
在一實施例中，第一開關單元在第二子輸入端為高電平時根據第一控制端的高電平控制輸出端輸出低電平。第二開關單元在第二子輸入端為高電平時根據第二控制端的高電平控制輸出端輸出低電平。
在一實施例中，控制單元包括第一電晶體、第二電晶體、第三電晶體、第四電晶體及第五電晶體。第一電晶體的控制端接收觸發端，第一電晶體的第一連接端與低壓電源電性連接，第一電晶體的第二連接端與第四電晶體的第二連接端電性連接。第二電晶體的控制端與第一節點電性連接，第二電晶體的第一連接端與低壓電源電性連接，第二電晶體的第二連接端與第二節點電性連接。第三電晶體的控制端與第一電晶體的第二連接 端電性連接，第三電晶體的第一連接端與第三電晶體的控制端電性連接，第三電晶體的第二連接端與第二節點電性連接。第四電晶體的控制端與第一控制端電性連接，第四電晶體的第一連接端與第四電晶體的控制端電性連接，第四電晶體的第二連接端與第一電晶體的第二連接端電性連接。第五電晶體的控制端與第二控制端，第五電晶體的第一連接端與第五電晶體的控制端電性連接，第五電晶體的第二連接端與第一電晶體的第二連接端電性連接。
在一實施例中，第一開關單元包括第六電晶體、第七電晶體、第八電晶體及第九電晶體。第六電晶體的控制端與第一控制端電性連接，第六電晶體的第一連接端與第二節點電性連接，第六電晶體的第二連接端藉由第三節點與第七電晶體的控制端電性連接。第七電晶體的第一連接端與低壓電源電性連接，第七電晶體的第二連接端與第一節點電性連接。第八電晶體的控制端與第三節點電性連接，第八電晶體的第一連接端與低壓電源電性連接，第八電晶體的第二連接端與第一節點電性連接。第九電晶體的控制端與第一控制端電性連接，第九電晶體的第二連接端與第二開關單元電性連接，第九電晶體的第一連接端極與低壓電源電性連接。
在一實施例中，第二開關單元包括第十電晶體、第十一電晶體、第十二電晶體及第十三電晶體。第十電晶體的控制端與第二控制端電性連接，第十電晶體的第一連接端與第二節點電性連接，第十電晶體的第二連接端藉由第四節點與第十一電晶體的控制端和第九電晶體的第二連接端電性連接。第十一電晶體的第一連接端與低壓電源電性連接，第十一電晶體的第二連接端與第一節點電性連接。第十二電晶體的控制端與第四節點電性連接，第十二電晶體的第一連接端與低壓電源電性連接，第十二電晶體的第二連接端與第一節點電性連接。第十三電晶體的控制端與第二控制端 電性連接，第十三電晶體的第二連接端與第六電晶體的第二連接端電性連接，第十三電晶體的第二連接端與低壓電源電性連接。
在一實施例中，單位電路還包括重置電晶體。重置電晶體包括用於接收重置訊號的第二控制端、與第一節點電性連接的第一連接端以及與低壓電源電性連接的第二連接端。在重置訊號為高電平時，重置電晶體將第一節點的電平重置為低電平。
在一實施例中，第一控制端和第二控制端的電平狀態每經過八幀時間後進行反轉。
一種顯示裝置，其定義有顯示區域和圍繞顯示區域設置的非顯示區域。非顯示區域內設置有至少一個閘極驅動器。至少一個閘極驅動器其能夠產生將脈衝訊號平移一預定相位的多個脈衝位移訊號，包括：多個級聯連接的單位電路，每個單位電路依時間先後順序工作在初始階段和工作階段。在工作階段，單位電路輸出脈衝位移訊號。在初始階段，每個單位電路輸出低電平。每個單位電路包括：輸出端，輸出端與外部的至少一訊號線電性連接，用於為相應連接的訊號線提供脈衝位移訊號，其中，第N+1級的單位電路的輸出端向第N+1條訊號線上輸出的脈衝位移訊號與第N級的單位電路的輸出端向第N條訊號線上輸出的脈衝位移訊號延遲預定相位；輸入電晶體，輸入電晶體在外部提供的觸發訊號為高電平時來向第一節點輸出高電平；輸出電晶體，其包括與第一節點電性連接的第一控制端、與接收時鐘控制訊號的第一連接端及與輸出端電性連接的第二連接端，輸出電晶體根據第一節點的高電平向輸出端輸出與時鐘控制訊號同步的脈衝位移訊號； 保持模組，其包括接收所述觸發訊號的第一輸入端、接收外部提供的第一控制訊號的第一控制端及接收第二控制訊號的第二控制端，保持模組根據外部提供的表徵當前級單位電路處於初始階段的觸發訊號、第一控制訊號和第二控制訊號來向輸出端持續輸出低電平；在初始階段，觸發訊號為低電平，第一控制端及第二控制端均處於高電平。
下面結合圖對本發明顯示裝置的具體實施方式進行說明。
請一併參閱圖1，其為本發明一種實施方式的顯示裝置1的模組示意圖。顯示裝置1定義有顯示區域11和圍繞顯示區域11設置的非顯示區域13。顯示區域11包括多條相互平行的掃描線G1-Gn及多條相互平行的資料線D1-Dm。其中，n為偶數，m為正整數。多條掃描線G1-Gn沿第一方向X延伸，多條資料線D1-Dm均沿與第一方向垂直的第二方向Y延伸，且分別與多條掃描線G1-Gn相互交錯定義出網格狀，網格的鏤空處定義出多個呈矩陣設置的圖元單元(圖未示)。可以理解，本揭露的顯示裝置的多條掃描線G1-Gn及多條資料線D1-Dm可根據需要排布，比如掃描線G1-Gn與資料線D1-Dm並非正交交錯，而是傾斜的交錯，並不以本實施例為限。非顯示區域13包括第一邊框131、第二邊框132、第三邊框133及第四邊框134。第二邊框132與第一邊框131平行且對稱設置，第三邊框133和第四邊框134平行且對稱設置，且與第一邊框131垂直。非顯示區域13內設置有兩個閘極驅動器20a-20b及源極驅動器30。兩個閘極驅動器20a-20b分別設置於第一邊框131和第二邊框132，源極驅動器30設置於第三邊框133。其中，閘極驅動器20a與奇數掃描線G1,G3，......G(n-1)電性連接，用於驅動奇數條閘極驅動線G1,G3,......,G(n-1)；閘極驅動器20b與偶數掃描線G2,G4，......Gn電性連接，用於驅動偶數條閘極驅動線G2,G4,......,Gn。可以理解，顯示裝置也可僅在第一邊框131設置有用於驅動全部閘極線G1-Gn的一個閘極驅動 器20a。源極驅動器30為顯示驅動器(Display driver integrated chip,DDIC)，其可用於提供顯示資料訊號給資料線D1-Dm。任意一個圖元單元藉由一條掃描線Gi與閘極驅動器20a電性連接，藉由一條資料線Di與源極驅動器30電性連接。
請參閱圖2，其為第一實施方式之閘極驅動器20a的模組示意圖。每個閘極驅動器20a-20b用於產生將脈衝訊號平移一預定相位的多個脈衝位移訊號。每個閘極驅動器200接收至少一個時鐘控制訊號VCK、第一起始脈衝訊號STV1及第二起始脈衝訊號STV2。每個閘極驅動器200由多個單位電路21級聯連接構成。每個單位電路21與掃描線G1-Gn分別電性連接，從而分別為掃描線G1-Gn提供脈衝位移訊號作為掃描訊號。每個單位電路21與對應一條掃描線G1-Gn電性連接，並根據時鐘控制訊號VCK藉由輸出端OUT輸出掃描訊號給對應的掃描線G1-Gn。每個單位電路21根據接收的設置端S、重置端R以及時鐘控制訊號VCK藉由輸出端OUT輸出掃描訊號給對應的掃描線Gi。第一級單位電路21接收第一起始脈衝訊號STV1作為觸發訊號，第二級單位電路21接收第二起始脈衝訊號STV2作為觸發訊號，其他每個單位電路21接收前面且相隔一個單位電路21的輸出訊號作為觸發訊號。倒數第二個單位電21接收第二起始脈衝訊號STV2作為重置訊號，最後一個單位電路21接收第一起始脈衝訊號STV1作為重置訊號，其他每個單位電路21接收後面相隔兩個單位電路21的輸出訊號作為重置訊號。以第三級單位電路21為例，第一級單位電路21的輸出訊號作為觸發訊號，且以第五級單位電路21的輸出訊號作為重置訊號。在本實施方式中，時鐘控制訊號VCK為高電平和低電平交替的脈衝訊號。
單位電路21可依時間先後順序進行工作在初始階段Pa和工作階段Pb。在初始階段Pa，單位電路21輸出低電平。在工作階段Pb，單位電路21 輸出脈衝位移訊號。本揭露中所指的初始階段，包括如下幾種情況的其中一種或幾種：
一、在一初始階段下，顯示裝置1的開機上電階段。
二、或在另一初始階段下，其為一幀(1 frame)畫面完成顯示(即圖像顯示週期)到下一幀畫面輸出之間的消隱(Blanking)階段。
在本實施方式中，初始階段Pa為顯示裝置1的開機上電階段。
每個單位電路21的電路結構相同，且具有相同的引腳。每個單位電路21包括設置端S、重置端R、第一控制端FLCA、第二控制端FLCB、時鐘控制訊號輸入端CK及輸出端OUT。
以閘極驅動器20a為例，每個單位電路21包括設置端S、重置端R、第一控制端FLCA、第二控制端FLCB、時鐘控制訊號輸入端CK及輸出端OUT。在初始階段，設置端S、重置端R均處於低電平狀態，時鐘控制訊號輸入端CK輸出預定頻率的脈衝訊號，第一控制端FLCA和第二控制端FLCB處於高電平。在工作階段，單位電路21包括觸發器電路，並根據設置端S與重置端R的輸入訊號控制輸出端OUT的輸出。具體地，當設置端S接收有效電平(以高電平為例)，而重置端R接收無效電平(以低電平為例)時，該單位電路21的輸出端OUT輸出高電平；當設置端S為低電平，而重置端R接收高電平時，該單位電路21的輸出置位元清零，輸出端OUT輸出低電平。時鐘控制訊號輸入端CK的脈寬則用於確定輸出訊號的脈寬。
請一併參閱圖3及圖4，單位電路21包括具有設置端S的輸入模組23、具有重置端R的重置模組24、具有時鐘控制訊號輸入端CK的輸出模組25及具有第一控制端FLCA和第二控制端FLCB的保持模組27。
輸入模組23包括用於接收觸發訊號的設置端S及第一子輸出端23a。輸入模組23包括輸入電晶體T1。輸入電晶體T1的控制端和源極連接設 置端S，汲極連接第一子輸出端23a。輸入模組23用於將設置端S輸入的觸發訊號輸出給輸出模組25。第N級單位電路21的設置端S上載入的觸發訊號為第N-1級單位電路21的輸出端OUT的輸出脈衝位移訊號。
重置模組24用於根據重置端R端輸入的重置訊號來控制當前級的單位電路21停止輸出脈衝移位元訊號。第N級單位電路21的重置端R上載入的重置訊號為第N+1級單位電路21的輸出端OUT的輸出電壓。重置模組24包括下拉電晶體T2。下拉電晶體T2的控制端連接重置端R，源極連接第一節點N1，汲極連接低壓電源VGL。
輸出模組25用於根據設置端S及重置端R收到的訊號來控制其輸出端OUT是否輸出與時鐘控制訊號輸入端CK輸入的時鐘控制訊號同步的脈衝訊號作為單位電路21所要輸出的位移脈衝訊號。輸出模組25包括輸出電晶體T3。輸出電晶體T3的控制端與輸入模組23的子輸出端23a連接於第一節點N1，源極連接於時鐘控制訊號輸入端CK，汲極連接於輸出端OUT。保持模組27包括用於在初始階段Pa時根據第一控制端FLCA及第二控制端FLCB的控制訊號來控制輸出端OUT持續輸出低電平，並在工作階段Pb時根據設置端S及重置端R收到的訊號來輸出端OUT是否輸出低電平。在初始階段，第一控制端FLCA及第二控制端FLCB均處於高電平，保持模組27控制輸出端OUT持續輸出低電平。在工作階段，第一控制端FLCA及第二控制端FLCB中的一者處於高電平且設置端S為低電平時，保持模組27控制輸出端OUT輸出低電平。在工作階段，第一控制端FLCA及第二控制端FLCB在高電平和低電平之間切換，且二者在任意時間點的電平互不相同。在本實施方式中，第一控制端FLCA及第二控制端FLCB的電平狀態每經過八幀時間後進行反轉。舉例來講，在第1-8幀時間內，第一控制端FLCA為低電平，第二控制端FLCB為高電平。在第9-16幀時間內，第一控制端FLCA為高電 平，第二控制端FLCB為低電平。在其他實施方式中，第一控制端FLCA和第二控制端FLCB的電平反轉時機可根據需求進行調整。
保持模組27包括控制單元271、第一開關單元273及第二開關單元275。
控制單元271包括與設置端S電性連接的第一輸入端271a、與第一節點N1電性連接的第二輸入端271b、接收第一控制訊號的第一控制端FLCA、接收第二控制訊號的第二控制端FLCB以及第二子輸出端271c。在初始階段，設置端S和第一節點N1處於低電平，控制單元271根據第一控制端FLCA和第二控制端FLCB提供的高電平控制第二子輸出端271c輸出高電平給第一開關單元273及第二開關單元275。
控制單元271包括第一電晶體T4、第二電晶體T5、第三電晶體T6、第四電晶體T7及第五電晶體T8。第一電晶體T4的控制端(閘極)與輸入電晶體T1的控制端(閘極)電性連接，第一電晶體T4的第一連接端(源極)與低壓電源VGL電性連接，第一電晶體T4的第二連接端(汲極)與第四電晶體T7的第二連接端(汲極)電性連接。第二電晶體T5的控制端(閘極)與第一節點N1電性連接，第二電晶體T5的第一連接端(源極)與低壓電源VGL電性連接，第二電晶體T5的第二連接端(汲極)藉由第二節點N2與第一開關單元273和第二開關單元275電性連接。第三電晶體T6的控制端(閘極)與第一電晶體T4的第二連接端(汲極)電性連接，第三電晶體T6的第一連接端(源極)與第三電晶體T6的控制端(閘極)電性連接，第三電晶體T6的第二連接端(汲極)與第二節點N2電性連接。第四電晶體T7的控制端(閘極)與第一控制端FLCA電性連接，第四電晶體T7的第一連接端(源極)與第四電晶體T7的控制端(閘極)電性連接，第四電晶體T7的第二連接端(汲極)與第一電晶體T4的第二連接端(汲極)電性連接。第五電晶 體T8的控制端(閘極)與第二控制端FLCB電性連接，第五電晶體T8的第一連接端(源極)與第五電晶體T8的控制端(閘極)電性連接，第五電晶體T8的第二連接端(汲極)與第一電晶體T4的第二連接端(汲極)電性連接。
第一開關單元273包括與第二子輸出端271c電性連接的第三輸入端273a、與第一控制端FLCA電性連接的第四輸入端273b及與輸出端OUT電性連接的第三子輸出端273c。第一開關單元273在第三輸入端273a處於高電平時根據第四輸入端273b的電平狀態控制輸出端OUT是否輸出低電平。
第一開關單元273包括第六電晶體T9、第七電晶體T10、第八電晶體T11及第九電晶體T12。第六電晶體T9的控制端(閘極)接收第一控制端FLCA，第六電晶體T9的第一連接端(源極)與第二節點N2電性連接，第六電晶體T9的第二連接端(汲極)藉由第三節點N3與第七電晶體T10的控制端(閘極)電性連接。第七電晶體T10的第一連接端(源極)與低壓電源VGL電性連接，第七電晶體T10的第二連接端(汲極)與第一節點N1電性連接。第八電晶體T11的控制端(閘極)與第三節點N3電性連接，第八電晶體T11的第一連接端(源極)與低壓電源VGL電性連接，第八電晶體T11的第二連接端(汲極)與輸出端OUT電性連接。第九電晶體T12的控制端(閘極)接收第一控制端FLCA，第九電晶體T12的第二連接端(汲極)與第二開關單元275電性連接，第九電晶體T12的第一連接端(源極)與低壓電源VGL電性連接。
第二開關單元275包括與第二子輸出端271c電性連接的第五輸入端275a、與第二控制端FLCB電性連接的第六輸入端275b及與輸出端OUT電性連接的第四子輸出端275c。第二開關單元275在第五輸入端275a處於高電平時根據第六輸入端275b的電平狀態控制輸出端OUT是否輸出低電平。
第二開關單元275包括第十電晶體T13、第十一電晶體T14、第十二電晶體T15及第十三電晶體T16。第十電晶體T13的控制端(閘極)接收第二控制端，第十電晶體T13的第一連接端(源極)與第二節點N2電性連接，第十電晶體T13的第二連接端(汲極)藉由第四節點N4與第十一電晶體T14的控制端(閘極)和第九電晶體T12的第二連接端(汲極)電性連接。第十一電晶體T14的第一連接端(源極)與低壓電源VGL電性連接，第十一電晶體T14的第二連接端(汲極)與第一節點N1電性連接。第十二電晶體T15的控制端(閘極)與第四節點N4電性連接，第十二電晶體T15的第一連接端(源極)與低壓電源VGL電性連接，第十二電晶體T15的第二連接端(汲極)與第一節點N1電性連接。第十三電晶體T16的控制端(閘極)接收第二控制端，第十三電晶體T16的第一連接端(汲極)與第三節點N3電性連接，第十三電晶體T16的第二連接端(源極)與低壓電源VGL電性連接。
請一併參閱圖5，具體地，以第N級單位電路21為例進行詳細說明。
當設置端S及重置端R均為低電平時，且第一控制端FLCA和第二控制端FLCB均為高電平時，單位電路21處於初始階段Pa。在初始階段Pa，輸入電晶體T1和下拉電晶體T2截止，使得第一節點N1為低電平，進而輸出電晶體T3截止；第一電晶體T4和第二電晶體T5截止。由於第一控制端FLCA和第二控制端FLCB均為高電平，第四電晶體T7和第五電晶體T8均導通，使得第三電晶體T6導通，使得第二節點N2在第四電晶體T7和第五電晶體T8的作用下處於高電平。同時，第六電晶體T9和第十電晶體T13導通使得第三節點N3處於高電平，進而第七電晶體T10和第十一電晶體T14導通，進一步保證第一節點N1處於低電平。第八電晶體T11和第十二電晶體T15導通，使得輸出端OUT輸出低電平。
在第一控制端FLCA和第二控制端FLCB交替處於高電平時，單位電路21處於工作階段Pb。
在工作階段Pb，當設置端S為高電平，重置端R為低電平，單位電路21被觸發。輸入電晶體T1導通，下拉電晶體T2截止，使得第一節點N1為高電平，輸出電晶體T3導通，使得輸出端OUT輸出與時鐘控制訊號VCK同步的脈衝訊號作為掃描訊號。同時，第一電晶體T4導通，以將低電平訊號提供給第三電晶體T6，第三電晶體T6截止；第二電晶體T5導通，以將第二節點N2拉低為低電平；此時，第一開關單元273和第二開關單元275停止工作。
在工作階段Pb，當設置端S為低電平，重置端R為高電平，單位電路21重置。輸入電晶體T1截止，下拉電晶體T2導通，使得第一節點N1為低電平，進而輸出電晶體T3、第一電晶體T4及第二電晶體T5截止。當第一控制端FLCA為高電平且第二控制端FLCB為低電平時，第四電晶體T7導通，第五電晶體T8截止，使得第三電晶體T6保持導通；當第一控制端FLCA為低電平且第二控制端FLCB為高電平時，第四電晶體T7截止，第五電晶體T8導通，使得第三電晶體T6保持導通。即，在第一控制端FLCA和第二控制端FLCB控制下第四電晶體T7和第五電晶體T8交替導通，以將第二節點N2保持為高電平。當第一控制端FLCA為高電平且第二控制端FLCB為低電平時，第六電晶體T9導通，第十電晶體T13截止，使得第三節點N3處於高電平，第四節點N4處於低電平，進而第七電晶體T10導通，以保持第一節點N1為低電平，且第八電晶體T11導通，以使得輸出端OUT輸出低電平，第十一電晶體T14和第十二電晶體T15截止；當第一控制端FLCA為低電平且第二控制端FLCB為高電平時，第六電晶體T9截止，第十電晶體T13導通，使得第三節點N3處於低電平，第四節點N4處於高電平，進而第十一電 晶體T14導通，以保持第一節點N1為低電平，且第十二電晶體T15導通，以使得輸出端OUT輸出低電平，第八電晶體T11和第九電晶體T12截止。故，在第一控制端FLCA和第二控制端FLCB的控制下第三節點N3和第四節點N4交替處於高電平，使得第八電晶體T11和第十二電晶體T15交替導通，以保持輸出端OUT持續輸出低電平。
請參閱圖6，其為閘極驅動器20a\20b工作在工作階段Pb和初始階段Pa時第二節點N2的波形圖。可以看出，在工作階段Pb，第二節點N2波動較小，且在初始階段Pa，第二節點N2保持在高電位，不會與時鐘控制訊號VCK之間產生耦合效應，進而避免第二節點N2的電壓有下降趨勢，進而保證了閘極驅動器的穩定性。
綜上所述，採用上述結構的閘極驅動器及顯示裝置，在初始階段Pa保持模組根據第一控制端FLCA和第二控制端FLCB的高電平進行控制輸出端OUT持續輸出低電平，降低了在初始階段Pa內單位電路21中的部分薄膜電晶體處於導通狀態的時間，進而保證了閘極驅動器的穩定性。
S‧‧‧觸發端
R‧‧‧重置端
FLCA‧‧‧第一控制端
FLCB‧‧‧第二控制端
CK‧‧‧時鐘控制訊號輸入端
OUT‧‧‧輸出端
N1‧‧‧第一節點
21‧‧‧單位電路
23‧‧‧輸入模組
23a‧‧‧子輸出端
25‧‧‧輸出模組
24‧‧‧重置模組
27‧‧‧保持模組
271‧‧‧控制單元
273‧‧‧第一開關單元
275‧‧‧第二開關單元

Claims (10)

  1. 一種閘極驅動器，其能夠產生將脈衝訊號平移一預定相位的多個脈衝位移訊號，包括：多個級聯連接的單位電路，每個所述單位電路依時間先後順序工作在初始階段和工作階段；在所述工作階段，所述單位電路輸出所述脈衝位移訊號；在所述初始階段，每個所述單位電路輸出低電平；每個單位電路包括：輸出端，所述輸出端與外部的至少一訊號線電性連接，用於為相應連接的訊號線提供脈衝位移訊號，其中，第N+1級的所述單位電路的輸出端向第N+1條訊號線上輸出的脈衝位移訊號與第N級的所述單位電路的輸出端向第N條訊號線上輸出的脈衝位移訊號延遲所述預定相位；輸入電晶體，所述輸入電晶體根據外部提供的用於表徵所述單位電路開始工作的觸發訊號時來向第一節點輸出高電平；輸出電晶體，其包括與所述第一節點電性連接的第一控制端、接收時鐘控制訊號的第一連接端及與所述輸出端電性連接的第二連接端，所述輸出電晶體根據所述第一節點的高電平向所述輸出端輸出與所述時鐘控制訊號同步的脈衝位移訊號；保持模組，其包括接收所述觸發訊號的第一輸入端、接收外部提供的第一控制訊號的第一控制端及接收第二控制訊號的第二控制端，所述保持模組根據外部提供的表徵當前級所述單位電路處於所述初始階段的所述觸發訊號、所述第一控制訊號及所述第二控制訊號來向所述輸出端持續輸出低電平；在所述初始階段，所述觸發訊號為低電平，所述第一控制端和所述第二控制端均處於高電平。
  2. 如請求項1所述的閘極驅動器，其中，在所述工作階段，所述第一控制端和所述第二控制端在高電平和低電平之間切換，且二者在任意時間點的電平互不相同；在所述觸發訊號為低電平時，所述保持模組根據所述第一控制端或所述第二控制端的高電平控制所述輸出端保持輸出低電平。
  3. 如請求項2所述的閘極驅動器，其中，所述保持模組包括控制單元、第一開關單元及第二開關單元；所述控制單元包括接收所述觸發訊號的第一輸入端電性連接、與所述第一節點電性連接的第二輸入端、接收所述第一控制訊號的第一控制端、接收所述第二控制訊號的第二控制端及與所述第一開關單元和所述第二開關單元電性連接的第二節點；所述控制單元在所述觸發訊號為低電平時根據所述第一控制端和所述第二控制端控制所述第二節點輸出高電平，以控制所述第一開關單元和所述第二開關單元交替輸出低電平給所述輸出端。
  4. 如請求項3所述的閘極驅動器，其中，所述第一開關單元在所述第二輸入端為高電平時根據所述第一控制端的高電平控制所述輸出端輸出低電平；所述第二開關單元在所述第二輸入端為高電平時根據所述第二控制端的高電平控制所述輸出端輸出低電平。
  5. 如請求項3所述的閘極驅動器，其中，所述控制單元包括第一電晶體、第二電晶體、第三電晶體、第四電晶體及第五電晶體；所述第一電晶體的控制端接收所述觸發訊號，所述第一電晶體的第一連接端與低壓電源電性連接，所述第一電晶體的第二連接端與所述第四電晶體的第二連接端電性連接；所述第二電晶體的控制端與所述第一節點電性連接，所述第二電晶體的第一連接端與所述低壓電源電性連接，所述第二電晶體的第二連接端與所述第二節點電性連接；所述第三電晶體的控制端與所述第一電 晶體的第二連接端電性連接，所述第三電晶體的第一連接端與所述第三電晶體的控制端電性連接，所述第三電晶體的第二連接端與所述第二節點電性連接；所述第四電晶體的控制端與所述第一控制端電性連接，所述第四電晶體的第一連接端與所述第四電晶體的控制端電性連接，所述第四電晶體的第二連接端與所述第一電晶體的第二連接端電性連接；所述第五電晶體的控制端與所述第二控制端電性連接，所述第五電晶體的第一連接端與所述第五電晶體的控制端電性連接，所述第五電晶體的第二連接端與所述第一電晶體的第二連接端電性連接。
  6. 如請求項3所述的閘極驅動器，其中，所述第一開關單元包括第六電晶體、第七電晶體、第八電晶體及第九電晶體；所述第六電晶體的控制端與所述第一控制端電性連接，所述第六電晶體的第一連接端與所述第二節點電性連接，所述第六電晶體的第二連接端藉由第三節點與所述第七電晶體的控制端電性連接；所述第七電晶體的第一連接端與低壓電源電性連接，所述第七電晶體的第二連接端與所述第一節點電性連接；所述第八電晶體的控制端與所述第三節點電性連接，所述第八電晶體的第一連接端與所述低壓電源電性連接，所述第八電晶體的第二連接端與所述輸出端電性連接；所述第九電晶體的控制端與所述第一控制端電性連接，所述第九電晶體的第二連接端與所述第二開關單元電性連接，所述第九電晶體的第一連接端與所述低壓電源電性連接。
  7. 如請求項6所述的閘極驅動器，其中，所述第二開關單元包括第十電晶體、第十一電晶體、第十二電晶體及第十三電晶體；所述第十電晶體的控制端與所述第二控制端電性連接，所述第十電晶體的第一連接端與所述第二節點電性連接，所述第十電晶體的第二連接端藉由第四節點與所述第十一電晶體的控制端和所述第九電晶體的第二連接端電性連接；所述 第十一電晶體的第一連接端與低壓電源電性連接，所述第十一電晶體的第二連接端與所述第一節點電性連接；所述第十二電晶體的控制端與所述第四節點電性連接，所述第十二電晶體的第一連接端與低壓電源電性連接，所述第十二電晶體的第二連接端與所述第一節點電性連接；所述第十三電晶體的控制端與所述第二控制端電性連接，所述第十三電晶體的第一連接端與所述第三節點電性連接，所述第十三電晶體的第二連接端與所述低壓電源電性連接。
  8. 如請求項3所述的閘極驅動器，其中，所述單位電路還包括重置電晶體；所述重置電晶體包括用於接收重置訊號的第二控制端、與所述第一節點電性連接的第一連接端以及與低壓電源電性連接的第二連接端；在所述重置訊號為高電平時，所述重置電晶體將所述第一節點的電平重置為低電平。
  9. 如請求項2所述的閘極驅動器，其中，所述第一控制端和所述第二控制端的電平狀態每經過八幀時間後進行反轉。
  10. 一種顯示裝置，定義有顯示區域和圍繞顯示區域設置的非顯示區域；所述非顯示區域內設置有至少一個閘極驅動器；其中，所述閘極驅動器採用請求項1至9中任一項的閘極驅動器。
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