TWI680448B - 畫素電路 - Google Patents

Abstract

一種畫素電路，包括電容、發光元件及第一至第七電晶體。第一電晶體、第二電晶體及發光元件依序疊接。第三電晶體用以將資料電壓輸入電容。第四電晶體用以將參考電壓輸入電容。電容耦提供驅動電壓予第一電晶體的控制端。疊接的第五電晶體及第六電晶體耦接於電容與第一、第二電晶體之間。第七電晶體耦接於第五電晶體及第六電晶體之間，且第七電晶體接收本級掃描訊號。發光訊號控制第二電晶體及第四電晶體啟閉。前級掃描訊號控制第七電晶體啟閉。本級掃描訊號控制第三電晶體及第五電晶體啟閉。次級掃描訊號控制第六電晶體啟閉。

Description

畫素電路

本發明是有關於一種顯示技術，特別是指一種畫素電路。

顯示螢幕已廣泛用於各式電子產品，然而螢幕往往是內部元件中功率消耗最大者，特別是對於穿戴式裝置，尤其具有低功耗的需求。為了降低功耗，往往會將螢幕的更新頻率降低，造成驅動電壓需要維持更長的時間。然而，驅動電壓往往因漏電流的產生而無法在更新週期內維持，將導致螢幕亮度不一致的問題。

有鑑於此，本發明實施例提出一種畫素電路，包括：電容、發光元件、及第一至第七電晶體。電容包括第一端及第二端。發光元件包括陽極端及接收系統低電壓的陰極端。第一電晶體包括接收系統高電壓的第一端、耦接電容的第二端的控制端、以及第二端。第二電晶體包括耦接第一電晶體的第二端的第一端、耦接發光元件的陽極端的第二端、以及接收發光訊號的控制端。第三電晶體包括接收資料電壓的第一端、耦接電容的第一端的第二端、以及接收本級掃描訊號的控制端。第四電晶體包括接收參考電壓的第一端、耦接電容的第一端的第二端、以及接收發光訊號的控制端。第五電晶體包括耦接電容的第二端的第一端、接收本級掃描訊號的控制端、以及第二端。第六電晶體包括耦接第五電晶體的第二端的第一端、耦接第二電晶體的第一端的第二端、以及接收次級掃描訊號的控制端。第七電晶體包括耦接於第五電晶體與第六電晶體之間的第一端、接收本級掃描訊號的第二端、以及接收前級掃描訊號的控制端。

驅動畫素電路的畫面期間包括依序的預充電期間、電壓重置期間、電壓補償期間、以及發光期間。前級掃描訊號致能於預充電期間及電壓重置期間。本級掃描訊號致能於電壓重置期間及電壓補償期間。次級掃描訊號致能於電壓補償期間，並且於發光期間先致能再禁能。發光訊號致能於發光期間。

在預充電期間，第一電晶體及第七電晶體導通，第二電晶體、第三電晶體、第四電晶體、第五電晶體及第六電晶體斷開。在電壓重置期間，第一電晶體、第三電晶體、第五電晶體及第七電晶體導通，第二電晶體、第四電晶體及第六電晶體斷開。在電壓補償期間，第一電晶體、第三電晶體、第五電晶體及第六電晶體導通，第二電晶體、第四電晶體及第七電晶體斷開。在發光期間，第一電晶體、第二電晶體及第四電晶體導通，第三電晶體、第五電晶體及第七電晶體斷開，並且第六電晶體先導通而後斷開。

根據本發明之實施例提出的畫素電路，可改善電晶體的遲滯效應以提高電壓補償效能。並且，在電壓重置期間，切斷系統高電壓與低電壓準位間的電流路徑，以節省功率消耗。此外，在發光期間，透過將疊接的第五至第七電晶體設定為斷開，以及將其接收的本級掃描訊號設定為高電壓準位，可避免驅動電壓的漏電流產生。

參照圖1，係為本發明一實施例的畫素電路的電路圖。畫素電路包括電容Cst、發光元件LED以及第一至第七電晶體T1～T7。在此，第一至第七電晶體T1～T7是以P型電晶體為例，但本發明實施例不以此為限。發光元件LED具有陽極端及接收系統低電壓OVSS的陰極端。發光元件LED可以例如是有機發光二極體或微型發光二極體，但本發明實施例不以此為限。電容Cst具有二端，即第一端（節點A）和第二端（節點B）。

第一電晶體T1的源極（即第一端）接收系統高電壓OVDD。第一電晶體T1的閘極（即控制端）耦接電容Cst的第二端。第一電晶體T1的汲極（即第二端）耦接第二電晶體T2的源極（即第一端）。第二電晶體T2的源極（即第一端）耦接第一電晶體T1的汲極。第二電晶體T2的閘極（即控制端）接收發光訊號EM。第二電晶體T2的汲極（即第二端）耦接該發光元件LED的陽極端。

第三電晶體T3的源極（即第一端）接收資料電壓Vdata。第三電晶體T3的閘極（即控制端）接收本級掃描訊號S[n]。第三電晶體T3的汲極（即第二端）耦接電容Cst的第一端（節點A）。第四電晶體T4的源極（即第一端）接收參考電壓Vref。第四電晶體T4的閘極（即控制端）接收發光訊號EM。第四電晶體T4的汲極（即第二端）接耦電容Cst的第一端（節點A）。

第五電晶體T5的源極（即第一端）耦接電容Cst的第二端。第五電晶體T5的閘極（即控制端）接收本級掃描訊號S[n]。第六電晶體T6的源極（即第一端）耦接第五電晶體T5的汲極（即第二端）。第六電晶體T6的汲極（即第二端）耦接於第一電晶體T1與第二電晶體T2之間（節點C），亦即第六電晶體T6的汲極耦接於第一電晶體T1的汲極與第二電晶體T2的源極。第六電晶體T6的閘極（即控制端）接收次級掃描訊號S[n+1]。

第七電晶體T7的源極（即第一端）耦接於第五電晶體T5與第六電晶體T6之間（節點D），亦即耦接於第五電晶體T5的汲極與第六電晶體T6的源極。第七電晶體T7的汲極（即第二端）接收本級掃描訊號S[n]。第七電晶體T7的閘極（即控制端）接收前級掃描訊號S[n-1]。

上述的掃描訊號S[n-1]、S[n]、S[n+1]可以例如是由顯示面板（未繪示）中的多條閘極線（Gate Line）的其中相鄰的三條來傳送。另外，資料電壓Vdata可以例如由顯示面板（未繪示）中的多條資料線（Data Line）的其中之一來傳送。並且，顯示面板（未繪示）中的多個畫素（Pixel）是以矩陣排列，並且配置於資料線與閘極線的交錯處，以透過相對應的閘極線與資料線來控制畫素電路進行電路操作。

參照圖2，係為本發明一實施例的畫素電路的波形示意圖。畫素電路的一個畫面期間Tfr包括依序的預充電期間Tp、電壓重置期間Tr、電壓補償期間Tc、以及發光期間Te。預充電期間Tp、電壓重置期間Tr、電壓補償期間Tc、以及發光期間Te彼此不相互重疊。其中，電壓重置期間Tr是位於預充電期間Tp之後，電壓補償期間Tc是位於電壓重置期間Tr之後，並且發光期間Te是位於電壓補償期間Tc之後。舉例來說，在畫面期間Tfr中，畫素電路的預充電期間Tp、電壓重置期間Tr及電壓補償期間Tc可以視為畫素電路的設定時間；畫素電路的發光期間Te可以視為畫素電路的顯示時間。

如圖2所示，前級掃描訊號S[n-1]致能（例如為低電壓準位）於預充電期間Tp及電壓重置期間Tr；本級掃描訊號S[n]致能（例如為低電壓準位）於電壓重置期間Tr及電壓補償期間Tc；次級掃描訊號S[n+1]致能（例如為低電壓準位）於電壓補償期間Tc及發光期間Te；發光訊號EM致能（例如為低電壓準位）於發光期間Te。

請合併參照圖1及圖2。當畫素電路操作於預充電期間Tp時，可以設定前級掃描訊號S[n-1]為致能（例如為低電壓準位），以使第一電晶體T1及第七電晶體T7導通，並且設定本級掃描訊號S[n]、次級掃描訊號S[n+1]、以及發光訊號EM為禁能（例如為高電壓準位），以使第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5及第六電晶體T6斷開。此時，因為第七電晶體T7導通，節點D的電位等同本級掃描訊號S[n]，即高電壓準位。

當畫素電路操作於電壓重置期間Tr時，可以設定前級掃描訊號S[n-1]及本級掃描訊號S[n]為致能（例如為低電壓準位），以使第三電晶體T3、第五電晶體T5及第七電晶體T7導通，並且設定次級掃描訊號S[n+1]及發光訊號EM為禁能（例如為高電壓準位）以使第二電晶體T2、第四電晶體T4及第六電晶體T6斷開。此時，由於第三電晶體T3導通，節點A的電位為資料電壓Vdata。由於第五電晶體T5及第七電晶體T7導通，節點B與節點D的電位等同本級掃描訊號S[n]，即低電壓準位。因此，驅動電壓被重置至低電位可改善電晶體的遲滯效應，提高後續電壓補償的效能。此外，由於節點B為低電壓準位，使得第一電晶體T1維持導通。另一方面，由於第六電晶體T6斷開，可切斷第一電晶體T1的源極的系統高電壓OVDD與第七電晶體T7的汲極的低電壓準位之間的電流路徑，可節省功率消耗。

當畫素電路操作於電壓補償期間Tc時，可以設定本級掃描訊號S[n]及次級掃描訊號S[n+1]為致能（例如為低電壓準位），以使第三電晶體T3、第五電晶體T5及第六電晶體T6導通，並且設定前級掃描訊號S[n-1]及發光訊號EM為禁能（例如為高電壓準位）以使第二電晶體T2、第四電晶體T4及第七電晶體T7斷開。此時，由於第三電晶體T3導通，節點A的電位為資料電壓Vdata。並且，由於第一電晶體T1於前階段為導通狀態，而第五電晶體T5及第六電晶體T6亦為導通，使得節點B與節點D的電位等同系統高電壓OVDD減第一電晶體T1的臨界電壓（即OVDD-Vth），且第一電晶體T1保持導通狀態。在此，由於第七電晶體T7為斷開，可避免驅動電壓受到系統高電壓OVDD與第七電晶體T7的汲極接收的本級掃描訊號S[n]（此時為低電壓準位）之間相互競爭的影響，可提高補償效能。

當畫素電路操作於發光期間Te時，區分為二階段。在第一階段，設定次級掃描訊號S[n+1] 及發光訊號EM為致能（例如為低電壓準位），以使第二電晶體T2、第四電晶體T4、第六電晶體T6導通，並且設定前級掃描訊號S[n-1]及本級掃描訊號S[n]為禁能，以使第三電晶體T3、第五電晶體T5及第七電晶體T7斷開。此時，節點A的電位為參考電壓Vref。節點B的電位為OVDD-Vth+(Vref-Vdata)，使得第一電晶體T1保持導通。由於第一電晶體T1與第二電晶體T2均導通，使得發光元件LED發光。並且，因節點B的電位耦合至更低的電壓準位，而可增大流經發光元件LED的發光電流。在此，發光電流為 。

在第二階段，次級掃描訊號S[n+1]由致能狀態變化為禁能狀態，使得第六電晶體T6由導通狀態改變為斷開狀態。此時，疊接的第五至第七電晶體T5~T7均為斷開，可避免驅動電壓漏電。特別是，第七電晶體T7的汲極所接收的本級掃描訊號S[n]在發光期間Te為高電壓準位，更能避免驅動電壓的漏電流產生，使得面板發光亮度更加一致。

本發明實施例之畫素電路適用於顯示裝置，特別是電力資源有限的電子裝置，如智能手錶。此類電子裝置為了節省電力消耗，往往會將螢幕的更新頻率降低，例如降為15Hz。在低更新頻率的情況下，驅動電壓需要維持更長的時間，因此更需要避免驅動電壓的漏電流產生。

值得一提的是，如圖2所示，前級掃描訊號S[n-1]、本級掃描訊號S[n]及次級掃描訊號S[n+1]的波形一致，僅是相位不同。因此，閘極驅動電路只需要依序傳遞波形，其架構能更加精簡，可適用於窄邊框螢幕。

綜上所述，本發明實施例提出一種畫素電路，可改善電晶體的遲滯效應以提高電壓補償效能。並且，在電壓重置期間Tr，切斷系統高電壓OVDD與低電壓準位間的電流路徑，以節省功率消耗。此外，在發光期間Te，透過將疊接的第五至第七電晶體T5~T7設定為斷開，以及將其接收的本級掃描訊號S[n]設定為高電壓準位，可避免驅動電壓的漏電流產生。

T1‧‧‧第一電晶體

T2‧‧‧第二電晶體

T3‧‧‧第三電晶體

T4‧‧‧第四電晶體

T5‧‧‧第五電晶體

T6‧‧‧第六電晶體

T7‧‧‧第七電晶體

Cst‧‧‧電容

LED‧‧‧發光元件

OVSS‧‧‧系統低電壓

OVDD‧‧‧系統高電壓

EM‧‧‧發光訊號

Vdata‧‧‧資料電壓

Vref‧‧‧參考電壓

S[n-1]‧‧‧前級掃描訊號

S[n]‧‧‧本級掃描訊號

S[n+1]‧‧‧次級掃描訊號

Tfr‧‧‧畫面期間

Tp‧‧‧預充電期間

Tr‧‧‧電壓重置期間

Tc‧‧‧電壓補償期間

Te‧‧‧發光期間

A、B、C、D‧‧‧節點

[圖1]為本發明一實施例的畫素電路的電路圖。 [圖2]為本發明一實施例的畫素電路的波形示意圖。

Claims (10)

1. 一種畫素電路，包括：一電容，包括一第一端及一第二端；一發光元件，包括一陽極端及接收一系統低電壓的一陰極端；一第一電晶體，包括接收一系統高電壓的一第一端、耦接該電容的該第二端的一控制端、以及一第二端；一第二電晶體，包括耦接該第一電晶體的該第二端的一第一端、耦接該發光元件的該陽極端的一第二端、以及接收一發光訊號的一控制端；一第三電晶體，包括接收一資料電壓的一第一端、耦接該電容的該第一端的一第二端、以及接收一本級掃描訊號的一控制端；一第四電晶體，包括接收一參考電壓的一第一端、耦接該電容的該第一端的一第二端、以及接收該發光訊號的一控制端；一第五電晶體，包括耦接該電容的該第二端的一第一端、接收該本級掃描訊號的一控制端、以及一第二端；一第六電晶體，包括耦接該第五電晶體的該第二端的一第一端、耦接該第二電晶體的該第一端的一第二端、以及接收一次級掃描訊號的一控制端；以及一第七電晶體，包括耦接於該第五電晶體與該第六電晶體之間的一第一端、接收該本級掃描訊號的一第二端、以及接收一前級掃描訊號的一控制端。
2. 如請求項1所述之畫素電路，其中驅動該畫素電路的一畫面期間包括依序的一預充電期間、一電壓重置期間、一電壓補償期間、以及一發光期間。
3. 如請求項2所述之畫素電路，其中在該預充電期間，該第一電晶體及該第七電晶體導通，該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體及該第六電晶體斷開。
4. 如請求項2所述之畫素電路，其中在該電壓重置期間，該第一電晶體、該第三電晶體、該第五電晶體及該第七電晶體導通，該第二電晶體、該第四電晶體及該第六電晶體斷開。
5. 如請求項2所述之畫素電路，其中在該電壓補償期間，該第一電晶體、該第三電晶體、該第五電晶體及該第六電晶體導通，該第二電晶體、該第四電晶體及該第七電晶體斷開。
6. 如請求項2所述之畫素電路，其中在該發光期間，該第一電晶體、該第二電晶體及該第四電晶體導通，該第三電晶體、該第五電晶體及該第七電晶體斷開，並且該第六電晶體先導通而後斷開。
7. 如請求項2所述之畫素電路，其中該前級掃描訊號致能於該預充電期間及該電壓重置期間。
8. 如請求項2所述之畫素電路，其中該本級掃描訊號致能於該電壓重置期間及該電壓補償期間。
9. 如請求項2所述之畫素電路，其中該次級掃描訊號致能於該電壓補償期間，並且於該發光期間先致能再禁能。
10. 如請求項2所述之畫素電路，其中該發光訊號致能於該發光期間。