TWI678740B - 半導體裝置 - Google Patents

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田中哲弘
Tetsuhiro Tanaka
竹內敏彥
Toshihiko Takeuchi
山根靖正
Yasumasa Yamane
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日商半導體能源研究所股份有限公司
Semiconductor Energy Laboratory Co., Ltd.
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Abstract

本發明的一個方式提供一種具有能夠抑制隨著微型化而明顯的電特性的降低的結構的半導體裝置。本發明的一個方式是一種半導體裝置，包括：第一氧化物半導體膜；與第一氧化物半導體膜重疊的閘極電極；位於第一氧化物半導體膜與閘極電極之間的第一閘極絕緣膜；以及位於第一閘極絕緣膜與閘極電極之間的第二閘極絕緣膜，其中，在第一閘極絕緣膜中，藉由X射線繞射測量，在28°附近的繞射角2θ具有峰值。此外，第一氧化物半導體膜的能帶間隙小於第一閘極絕緣膜的能帶間隙，第一閘極絕緣膜的能帶間隙小於第二閘極絕緣膜的能帶間隙。

Description

半導體裝置
本發明係關於一種物體、方法或製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或組成物(composition of matter)。此外，本發明的一個方式係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、它們的驅動方法或它們的製造方法。尤其是，本發明的一個方式係關於一種半導體裝置或半導體裝置的製造方法。
注意，在本說明書中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、電光裝置、半導體電路以及電子裝置有時包括半導體裝置。
藉由利用半導體膜來構成電晶體的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜的材料，矽類半導體材料被周知。另 外，作為其他材料，氧化物半導體受到關注。
例如，專利文獻1公開了一種電晶體，該電晶體包括包含銦(In)、鎵(Ga)及鋅(Zn)的非晶氧化物半導體膜。
另外，專利文獻2和專利文獻3公開了藉由使氧化物半導體膜具有疊層結構，來提高載子移動率的技術。
已知使用氧化物半導體膜的電晶體的關閉狀態下的洩漏電流(關態電流(off-state current))極小。 例如，已公開了應用包括氧化物半導體膜的電晶體的低洩漏電流特性的低功耗的CPU等(參照專利文獻4)。
[專利文獻1]日本專利申請公開第2006-165528號公報
[專利文獻2]日本專利申請公開第2011-124360號公報
[專利文獻3]日本專利申請公開第2011-138934號公報
[專利文獻4]日本專利申請公開第2012-257187號公報
為了減少關態電流，不但需要注意氧化物半導體的性質，而且還需要密切注意導致洩漏電流的其他結構。
例如，閘極絕緣膜的厚度越薄，起因於閘極絕緣膜的洩漏電流越增大。另外，在如FIN型那樣的具有三維結構的場效應電晶體(FET)中，容易產生步階覆蓋 性的降低導致的起因於閘極絕緣膜的洩漏電流。另一方面，尤其是在微型電晶體中，閘極絕緣膜的薄膜化很重要。
於是，本發明的一個方式提供一種能夠降低起因於閘極絕緣膜的洩漏電流的閘極絕緣膜。明確而言，藉由使用氧化鉿等高介電常數(high-k)絕緣膜，增大等效氧化物厚度(EOT：Equivalent Oxide Thickness)。注意，等效氧化物厚度是指將物理厚度換算為與氧化矽相等的電厚度的值。
另外，本發明的一個方式的目的之一是提供一種通態電流(on-state current)高且關態電流低的半導體裝置。此外，本發明的一個方式的目的之一是提供一種具有穩定的電特性的半導體裝置。另外，本發明的一個方式的目的之一是提供一種新穎半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個方式並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的目的。
本發明的一個方式是一種半導體裝置，包括：絕緣表面上的第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；與第一氧化物半導體膜的側面、第二氧化物半導體膜的側面及第二氧化物半導體膜 的頂面接觸的源極電極及汲極電極；第二氧化物半導體膜上的第三氧化物半導體膜；第三氧化物半導體膜上的第一閘極絕緣膜；第一閘極絕緣膜上的第二閘極絕緣膜；以及第二閘極絕緣膜上並接觸於該第二閘極絕緣膜且面對第二氧化物半導體膜的頂面及側面的閘極電極，其中，第一閘極絕緣膜包含鉿，並且，第二閘極絕緣膜包含矽。
另外，本發明的其他方式是一種半導體裝置，包括：絕緣表面上的第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；第二氧化物半導體膜上的第三氧化物半導體膜；第三氧化物半導體膜上的第一閘極絕緣膜；與第一氧化物半導體膜、第二氧化物半導體膜、第三氧化物半導體膜及第一閘極絕緣膜的側面以及第一閘極絕緣膜的頂面接觸的源極電極及汲極電極；第一閘極絕緣膜、源極電極及汲極電極上的第二閘極絕緣膜；以及第二絕緣膜上並接觸於該第二絕緣膜且面對第二氧化物半導體膜的頂面及側面的閘極電極，其中，第一閘極絕緣膜包含鉿，並且，第二閘極絕緣膜包含矽。
另外，在上述結構中，第一氧化物半導體膜及第三氧化物半導體膜含有一種以上的包含在第二氧化物半導體膜中的金屬元素。
此外，在上述結構的第一閘極絕緣膜中，在藉由X射線繞射測量的繞射角2θ=28°附近觀察到峰值。
另外，在上述結構中，第二氧化物半導體膜的能帶間隙小於第一閘極絕緣膜的能帶間隙，第一閘極絕 緣膜的能帶間隙小於第二閘極絕緣膜的能帶間隙。
此外，本發明的其他方式是一種半導體裝置，包括：第一氧化物半導體膜；與第一氧化物半導體膜重疊的閘極電極；位於第一氧化物半導體膜與閘極電極之間的第一閘極絕緣膜；以及位於第一閘極絕緣膜與閘極電極之間的第二閘極絕緣膜，其中，在第一閘極絕緣膜中，在藉由X射線繞射測量的繞射角2θ=28°附近觀察到峰值。
另外，在上述結構中，第一閘極絕緣膜包含鉿。
此外，在上述結構中，第二閘極絕緣膜包含矽。
另外，在上述結構中，第一氧化物半導體膜夾在第二氧化物半導體膜及位於第一氧化物半導體膜與第一閘極絕緣膜之間的第三氧化物半導體膜，第二氧化物半導體膜及第三氧化物半導體膜含有一種以上的包含在第一氧化物半導體膜中的金屬元素。
此外，在上述結構中，第一氧化物半導體膜的能帶間隙小於第一閘極絕緣膜的能帶間隙，第一閘極絕緣膜的能帶間隙小於第二閘極絕緣膜的能帶間隙。
另外，在上述結構中，第一閘極絕緣膜的膜密度較佳為8.3g/cm3以上且9.0g/cm3以下。
此外，在上述結構中，較佳的是，在第一閘極絕緣膜中，藉由電子自旋共振法測定的光譜中的在g值 為1.92至1.98處呈現的自旋密度為3.0×1017spins/cm3以下，並且在g值為2.00至2.01處呈現的自旋密度為4.4×1016spins/cm3以上且3.5×1018spins/cm3以下。
另外，在上述結構中，第一閘極絕緣膜的藉由電子自旋共振法測定的信號中的在g值為2.00至2.01處呈現的信號的形狀為非對稱。
藉由使用本發明的一個方式，可以提供一種通態電流高且關態電流低的半導體裝置。另外，可以提供一種具有穩定的電特性的半導體裝置。此外，藉由使用本發明的一個方式，可以提供一種新穎半導體裝置等。注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個方式並不一定需要具有所有上述效果。另外，可以從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的效果。
10‧‧‧電子槍室
12‧‧‧光學系統
14‧‧‧樣本室
16‧‧‧光學系統
18‧‧‧照相裝置
20‧‧‧觀察室
22‧‧‧膠片室
24‧‧‧電子
28‧‧‧物質
32‧‧‧螢光板
104‧‧‧氧化物半導體膜
108‧‧‧閘極絕緣膜
108a‧‧‧閘極絕緣膜
108b‧‧‧閘極絕緣膜
110‧‧‧閘極電極
400‧‧‧基板
401‧‧‧絕緣膜
402‧‧‧基底絕緣膜
404‧‧‧氧化物半導體層
404a‧‧‧氧化物半導體膜
404b‧‧‧氧化物半導體膜
404c‧‧‧氧化物半導體膜
405‧‧‧導電膜
406a‧‧‧源極電極
406b‧‧‧汲極電極
408a‧‧‧閘極絕緣膜
408b‧‧‧閘極絕緣膜
410‧‧‧閘極電極
412‧‧‧絕緣膜
413‧‧‧絕緣膜
414‧‧‧導電膜
418a‧‧‧絕緣膜
418b‧‧‧絕緣膜
420‧‧‧導電膜
700‧‧‧基板
701‧‧‧像素部
702‧‧‧掃描線驅動電路
703‧‧‧掃描線驅動電路
704‧‧‧信號線驅動電路
710‧‧‧電容佈線
712‧‧‧閘極佈線
713‧‧‧閘極佈線
714‧‧‧汲極電極層
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在圖式中：圖1是本發明的一個方式的半導體裝置所包括的疊層結構的帶圖；圖2A1、圖2A2和圖2B是本發明的一個方式的半導體裝置所包括的疊層結構的示意圖；圖3A至圖3C是說明電晶體的俯視圖及剖面圖；圖4A至圖4C是說明電晶體的製造方法的圖；圖5A至圖5C是說明電晶體的製造方法的圖； 圖6A和圖6B是說明電晶體的俯視圖及剖面圖；圖7A和圖7B是說明電晶體的俯視圖及剖面圖；圖8A至圖8C是說明電晶體的俯視圖及剖面圖；圖9A和圖9B是說明電晶體的俯視圖及剖面圖；圖10A和圖10B是說明電晶體的俯視圖及剖面圖；圖11A至圖11C是說明電晶體的俯視圖及剖面圖；圖12A至圖12D是根據實施方式的半導體裝置的剖面圖及電路圖；圖13A和圖13B是根據實施方式的記憶體裝置的結構例；圖14是根據實施方式的RF標籤的結構例；圖15是根據實施方式的CPU的結構例；圖16是根據實施方式的記憶元件的電路圖；圖17A至圖17C是根據實施方式的顯示裝置；圖18是說明顯示模組的圖；圖19A至圖19F是根據實施方式的電子裝置；圖20A至圖20F是根據實施方式的RF裝置的使用例；圖21是說明XRD光譜的測量結果的圖；圖22是說明ESR的測量結果的圖；圖23是說明ESR的測量結果的圖；圖24A和圖24B是說明TDS的測量結果的圖；圖25A和圖25B是說明電晶體的電特性評價的圖；圖26A和圖26B是說明電晶體的電特性評價的圖； 圖27是說明電晶體的電特性評價的圖；圖28是說明電晶體的電特性評價的圖；圖29是說明電晶體的電特性評價的圖；圖30A和圖30B是示出氧化物半導體膜的奈米束電子繞射圖案的圖；圖31A和圖31B是示出穿透式電子繞射測定裝置的一個例子的圖；圖32是示出藉由穿透式電子繞射測定的結構分析的一個例子的圖；圖33是說明ESR信號的圖。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。
另外，電晶體的“源極”和“汲極”的功能在使用極性不同的電晶體的情況下或在電路工作中電流方向變化的情況下，有時互相調換。因此，在本說明書中，“源極”和“汲極”可以被互相調換。
注意，在一個實施方式中說明的內容(或者其一部分)可以應用於、組合於或者替換成在該實施方式中說明的其他內容(或者其一部分)和/或在其他的一個或多個實施方式中說明的內容(或者其一部分)。
在實施方式中說明的內容是指在各實施方式中利用各種圖式說明的內容或利用說明書所記載的文章說明的內容。
另外，藉由將在一個實施方式中說明的圖式(或者其一部分)與該圖式的其他部分、在該實施方式中說明的其他圖式(或者其一部分)和/或在其他的一個或多個實施方式中說明的圖式(或者其一部分)組合，可以構成更多的圖式。
實施方式1
在本實施方式中，參照圖2A1、圖2A2和圖2B對本發明的一個方式的半導體裝置所包括的疊層結構進行說明。
在本發明的一個方式中，為了降低起因於閘極絕緣膜的洩漏電流，藉由使用high-k絕緣膜，增大等效氧化物厚度。
圖2A1和圖2A2示出本發明的一個方式的半導體裝置所包括的疊層結構的示意圖。
圖2A1和圖2A2是一種半導體裝置，包括：氧化物半導體膜104；氧化物半導體膜104上的閘極絕緣 膜108；以及隔著閘極絕緣膜108與氧化物半導體膜104重疊的閘極電極110。
作為圖2A1的半導體裝置的閘極絕緣膜108使用high-k絕緣膜(在此，氧化鉿：介電常數為16)，作為圖2A2的半導體裝置的閘極絕緣膜108使用通常的絕緣膜(在此，氧化矽：介電常數為3.9)。
藉由作為用於閘極絕緣膜108的材料採用介電常數大的材料，可以增大閘極絕緣膜108的厚度。例如，藉由使用介電常數為16的氧化鉿，與使用介電常數為3.9的氧化矽的閘極絕緣膜108相比，可以增大閘極絕緣膜108的厚度4倍左右。因此，可以防止由異物(塵屑等)而導致的短路和步階覆蓋性的降低，所以是較佳的。
但是，當使用high-k絕緣膜時，雖然可以增大物理厚度，但是容易多晶化，有時流過起因於晶界的洩漏電流。另外，有時降低與閘極電極之間的密接性。此外，非晶狀態下的high-k絕緣膜的介電常數低，能夠增大物理厚度的效果小。另外，當使用非晶狀態下的high-k絕緣膜時，不得不降低成膜時的溫度或後面的烘焙溫度，有時膜質惡化。
因此，如圖2B所示，藉由在high-k絕緣膜的閘極絕緣膜108a與閘極電極110之間形成由氧化矽膜或氧氮化矽膜等構成的閘極絕緣膜108b，可以在確保物理厚度的狀態下降低起因於晶界的洩漏電流，並且可以確保與閘極電極之間的密接性。
另外，較佳的是，與氧化物半導體膜104接觸的閘極絕緣膜108a是當成膜時將氧供應到氧化物半導體膜104的絕緣膜。此外，為了當形成閘極絕緣膜108a時將氧引入到閘極絕緣膜108a的下方的膜(氧化物半導體膜104)，在包含氧的氛圍下進行成膜即可，氧比例越大可以引入越多的氧，所以是較佳的。另外，較佳的是，閘極絕緣膜108a是具有阻擋氧、氫、水等的功能的絕緣膜。
藉由設置具有上述功能的絕緣膜，可以當形成閘極絕緣膜時將氧供應到氧化物半導體膜，並且，藉由防止氧化物半導體膜中的氧擴散到外部，可以降低氧化物半導體膜中的氧缺陷，另外，可以防止氫、水等從外部混入到氧化物半導體膜。
另外，閘極絕緣膜108a在藉由X射線繞射測量的28°附近的繞射角2θ具有峰值是較佳的。在2θ=28°附近觀察到的峰值起因於氧化鉿(HfO2)的單斜晶系的結晶的(-111)面的繞射。此外，起因於閘極絕緣膜108a的氧缺陷的ESR信號在g值為1.92至1.98處呈現，該值較佳為檢測下限以下(在此，3.0×1017spins/cm3以下)。另外，閘極絕緣膜108a的起因於過剩的氧的ESR信號在g值為2.00至2.01處呈現，該值較佳為4.4×1016spins/cm3以上且3.5×1018spins/cm3以下，更佳為1.8×1017spins/cm3以上且1.0×1018spins/cm3以下。此外，閘極絕緣膜108a的膜密度較佳為8.3g/cm3以上且9.0g/cm3以下。
另外，閘極絕緣膜108a可以使用包含含有選自鉿、鋁、鉭和鋯等中的一種以上的元素的氧化物(也包括複合氧化物)的絕緣膜。較佳的是，可以使用含有氧化鉿的絕緣膜、含有氧化鋁的絕緣膜、含有矽酸鉿的絕緣膜或者含有矽酸鋁的絕緣膜。另外，藉由將氧化鉿等高介電常數(high-k)材料用於閘極絕緣膜，可以增加厚度以抑制閘極漏電流，所以是較佳的。在本實施方式中，作為閘極絕緣膜108a形成含有氧化鉿的絕緣膜。閘極絕緣膜108a可以利用濺射法或原子層沉積(ALD：Atomic Layer Deposition)法形成。
作為閘極絕緣膜108b，可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹和氧化鉭中的一種以上的絕緣膜。
閘極絕緣膜108b可以利用濺射法或ALD(Atomic Layer Deposition：原子層沉積)法形成。
另外，閘極絕緣膜108a的成膜溫度較佳為100℃以上，更佳為150℃以上。藉由在上述溫度範圍內形成閘極絕緣膜108a，可以防止氫或氫化合物附著到閘極絕緣膜108a之下的氧化物半導體膜104(例如，吸附水分等)，由此可以抑制氫或氫化合物混入氧化物半導體膜104。當氫與氧化物半導體結合時，氫的一部分成為施體而產生作為載子的電子，使電晶體的臨界電壓向負方向變動。因此，藉由在抑制氫或氫化合物混入氧化物半導體 膜104的狀態下形成閘極絕緣膜108a，可以進一步使電晶體的電特性穩定。形成在閘極絕緣膜108a上的閘極絕緣膜108b的成膜溫度也是同樣的。
下面，圖1示出圖2B所示的半導體裝置的點A至點B之間的帶圖的例子。在圖中，Evac示出真空能階的能量，Ec示出導帶底端的能量，Ev示出價帶頂的能量。
在該例子中，將其原子數比為In：Ga：Zn：O=1：1：1：4的氧化物半導體膜用於氧化物半導體膜104，將氧化鉿膜用於閘極絕緣膜108a，將氧氮化矽膜用於閘極絕緣膜108b。
如圖1所示，氧化物半導體膜104的能帶間隙(3.2eV)小於閘極絕緣膜108a的能帶間隙(5.5eV)，並且閘極絕緣膜108a的能帶間隙(5.5eV)小於閘極絕緣膜108b的能帶間隙(8.7eV)。另外，氧化物半導體膜104的電子親和力(4.7eV)大於閘極絕緣膜108a的電子親和力(2.8eV)，並且閘極絕緣膜108a的電子親和力(2.8eV)大於閘極絕緣膜108b的電子親和力(1.1eV)。
如圖1所示，在氧化物半導體膜104、閘極絕緣膜108a及閘極絕緣膜108b中，氧化物半導體膜104的導帶底端的能量最低，閘極絕緣膜108b的導帶底端的能量最高。
藉由具有這種帶結構，可以降低FET導通時 的閘極絕緣膜108a(high-k絕緣膜)與閘極絕緣膜108b(氧化矽膜或氧氮化矽膜)之間的介面的載子密度，因此與該介面的介面狀態密度無關，可以獲得通態電流的提高或S值的減少等的穩定的電特性。
另外，較佳為採用在氧化物半導體膜104的上下設置其他氧化物半導體膜的結構(相當於實施方式2的氧化物半導體層404)，而在下面的實施方式中說明詳細內容。藉由在形成通道的氧化物半導體膜104與閘極絕緣膜108a之間設置其他氧化物半導體膜，可以使成為通道的區域與閘極絕緣膜108a離開，可以減少產生在氧化物半導體膜104的上側的氧化物半導體膜(相當於實施方式2的氧化物半導體膜404c)與閘極絕緣膜108a之間的介面的載子的散射的影響。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式2
在本實施方式中，參照圖式對本發明的一個方式的半導體裝置進行說明。
<電晶體結構1>
圖3A和圖3B為本發明的一個方式的電晶體的俯視圖及剖面圖。圖3A為俯視圖，圖3B為沿著圖3A所示的點劃線A1-A2以及點劃線A3-A4的剖面圖。另外，在圖 3A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，圖3C示出圖3B的氧化物半導體層404的放大圖。
圖3A至圖3C所示的電晶體包括：基板400上的具有凸部的基底絕緣膜402；基底絕緣膜402的凸部上的氧化物半導體膜404a；氧化物半導體膜404a上的氧化物半導體膜404b；與氧化物半導體膜404b的頂面及側面接觸的源極電極406a及汲極電極406b；氧化物半導體膜404b、源極電極406a及汲極電極406b上的氧化物半導體膜404c；氧化物半導體膜404c上的閘極絕緣膜408a；閘極絕緣膜408a上的閘極絕緣膜408b；與閘極絕緣膜408b的頂面接觸並面對氧化物半導體膜404b的頂面及側面的閘極電極410；以及源極電極406a、汲極電極406b及閘極電極410上的絕緣膜412。基底絕緣膜402也可以不具有凸部。另外，如圖3C所示，有時將氧化物半導體膜404a、氧化物半導體膜404b及氧化物半導體膜404c總稱為氧化物半導體層404。
另外，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)設置在氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的表面、側面、頂面和/或下面中的至少一部分(或全部)。
或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)與氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的表面、側面、 頂面和/或下面中的至少一部分(或全部)接觸。或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)與氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的至少一部分(或全部)接觸。
或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)與氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的表面、側面、頂面和/或下面中的至少一部分(或全部)電連接。或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)與氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的至少一部分(或全部)電連接。
或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)設置在氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的表面、側面、頂面和/或下面中的至少一部分(或全部)的附近。或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)設置在氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的至少一部分(或全部)的附近。
或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)設置在氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的表面、側面、頂面和/或下面中的至少一部分(或全部)的橫方向 上。或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)設置在氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的至少一部分(或全部)的橫方向上。
或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)設置在氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的表面、側面、頂面和/或下面中的至少一部分(或全部)的的斜上方。或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)設置在氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的至少一部分(或全部)的斜上方。
或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)設置在氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的表面、側面、頂面和/或下面中的至少一部分(或全部)的的上方。或者，源極電極406a(和/或汲極電極406b)中的至少一部分(或全部)設置在氧化物半導體膜404a(和/或氧化物半導體膜404b)等的半導體膜的至少一部分(或全部)的上方。
如圖3B所示，源極電極406a及汲極電極406b的側面與氧化物半導體層404的側面接觸。此外，可以由閘極電極410的電場電性上圍繞氧化物半導體層404(將由閘極電極的電場電性上圍繞氧化物半導體層的 電晶體結構稱為surrounded channel(s-channel)結構)。因此，通道形成在整個氧化物半導體層404(bulk內)。在s-channel結構中可以使大電流流在電晶體的源極-汲極間，因此可以得到很大的通態電流。
由於能夠得到很大的通態電流，因此可以說s-channel結構適合於微型電晶體。因為可以縮小電晶體的尺寸，所以具有該電晶體的半導體裝置可以實現高集成度及高密度化。例如，將電晶體的通道長度較佳為設定為40nm以下，更佳為30nm以下，進一步較佳為20nm以下，並且將電晶體的通道寬度較佳為設定為40nm以下，更佳為30nm以下，進一步較佳為20nm以下。
注意，通道長度是指俯視圖中的半導體層與閘極電極重疊的區域中的源極(源極區域或源極電極)與汲極(汲極區域或汲極電極)之間的距離。換而言之，在圖3A中，通道長度相當於氧化物半導體層404與閘極電極410重疊的區域中的源極電極406a與汲極電極406b之間的距離。通道寬度是指半導體層與閘極電極重疊的區域中的源極或汲極的寬度。換而言之，在圖3A中，通道寬度相當於氧化物半導體層404與閘極電極410重疊的區域中的源極電極406a或汲極電極406b的寬度。
關於閘極絕緣膜408a，參照閘極絕緣膜108a的記載。另外，閘極絕緣膜408a既可以是單層，又可以是疊層。
關於閘極絕緣膜408b，參照閘極絕緣膜108b 的記載。另外，閘極絕緣膜408b既可以是單層，又可以是疊層。
基板400不侷限於僅進行支撐的基板，也可以是形成有電晶體或電容器等其他元件的基板。此時，電晶體的閘極電極410、源極電極406a和汲極電極406b中的至少一個也可以與上述元件電連接。
基底絕緣膜402除了防止雜質從基板400擴散的功能以外，還可以具有對氧化物半導體層404供應氧的功能。因此，基底絕緣膜402較佳為包含氧。例如，更佳為包含比化學計量組成多的氧。此外，如上所述，當基板400是形成有其他元件的基板時，基底絕緣膜402還用作層間絕緣膜。此時，也可以使基底絕緣膜402的表面平坦化。例如，可以利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等對基底絕緣膜402進行平坦化處理。
下面，對氧化物半導體膜404b進行詳細的說明。
氧化物半導體膜404b為包含銦的氧化物。氧化物例如在包含銦的情況下具有高載子移動率(電子移動率)。另外，氧化物半導體膜404b較佳為包含元素M。元素M例如為鋁、鎵、釔或錫等。例如，元素M與氧之間的鍵能高。元素M例如增大氧化物的能帶間隙。此外，氧化物半導體膜404b較佳為包含鋅。氧化物在包含鋅時例如容易被晶化。氧化物的價帶頂的能量例如可以藉 由調節鋅的原子數比控制。
注意，氧化物半導體膜404b不侷限於包含銦的氧化物。氧化物半導體膜404b例如也可以為Zn-Sn氧化物、Ga-Sn氧化物。
氧化物半導體膜404b使用能帶間隙寬的氧化物。氧化物半導體膜404b的能帶間隙例如為2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3.0eV以上且3.5eV以下。
當利用濺射法形成氧化物半導體膜404b時，為了降低微粒數，較佳為使用包含銦的靶材。另外，當使用元素M的原子數比高的氧化物靶材時，靶材的導電性有可能下降。當使用包含銦的靶材時，可以提高靶材的導電率，容易進行DC放電、AC放電，因此容易在大面積基板上進行成膜。因此，可以提高半導體裝置的生產率。
當利用濺射法形成氧化物半導體膜404b時，可以將靶材的原子數比設定為In：M：Zn=3：1：1、3：1：2、3：1：4、1：1：0.5、1：1：1、1：1：2等。
當利用濺射法形成氧化物半導體膜404b時，形成之後的膜的原子數比有時與靶材的原子數比不一致。尤其是，形成之後的膜中的鋅的原子數比有時小於靶材中的鋅的原子數比。明確而言，該膜中的鋅的原子數比有時為靶材中的鋅的原子數比的40atomic%以上且90atomic%以下左右。
下面，說明氧化物半導體膜404b中的雜質的 影響。為了使電晶體的電特性穩定，降低氧化物半導體膜404b中的雜質濃度而實現低載子密度化及高度純化是有效的。氧化物半導體膜404b的載子密度小於1×1017個/cm3，小於1×1015個/cm3或小於1×1013個/cm3。為了降低氧化物半導體膜404b中的雜質濃度，還降低附近的膜中的雜質濃度是較佳的。
例如，氧化物半導體膜404b中的矽有時成為載子陷阱或載子發生源。因此，將氧化物半導體膜404b與基底絕緣膜402之間的利用二次離子質譜(SIMS：Secondary Ion Mass Spectrometry)分析測定出的矽濃度設定為小於1×1019atoms/cm3，較佳為小於5×1018atoms/cm3，更佳為小於2×1018atoms/cm3。另外，將氧化物半導體膜404b與閘極絕緣膜408a之間的利用SIMS測定出的矽濃度設定為小於1×1019atoms/cm3，較佳為小於5×1018atoms/cm3，更佳為小於2×1018atoms/cm3。
另外，當氧化物半導體膜404b含有氫時，載子密度有可能增大。將利用SIMS測定出的氧化物半導體膜404b中的氫濃度設定為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。另外，當氧化物半導體膜404b含有氮時，載子密度有可能增大。將利用SIMS測定出的氧化物半導體膜404b中的氮濃度設定為小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以 下。
另外，為了降低氧化物半導體膜404b中的氫濃度，較佳為降低基底絕緣膜402中的氫濃度。將利用SIMS測定出的基底絕緣膜402中的氫濃度設定為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。另外，為了降低氧化物半導體膜404b中的氮濃度，較佳為降低基底絕緣膜402中的氮濃度。將利用SIMS測定出的基底絕緣膜402中的氮濃度設定為小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，為了降低氧化物半導體膜404b中的氫濃度，較佳為降低閘極絕緣膜408a中的氫濃度。將利用SIMS測定出的閘極絕緣膜408a中的氫濃度設定為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。另外，為了降低氧化物半導體膜404b中的氮濃度，較佳為降低閘極絕緣膜408a中的氮濃度。將利用SIMS測定出的閘極絕緣膜408a中的氮濃度設定為小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
下面，對可用於氧化物半導體膜404b的氧化 物半導體膜的結構進行說明。
氧化物半導體膜大致分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜、多晶氧化物半導體膜、微晶氧化物半導體膜、非晶氧化物半導體膜等。
首先，對CAAC-OS膜進行說明。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
另外，在CAAC-OS膜的電子繞射圖案中，觀察到表示配向性的斑點(亮點)。例如，在使用例如為1nm以上且30nm以下的電子束獲得的CAAC-OS膜的頂面的電子繞射圖案(也稱為奈米束電子繞射圖案)中，觀察到斑點(參照圖30A)。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且，c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣 本面的法線向量為軸(
Figure TWI678740B_D0001
軸)旋轉樣本的條件下進行分析(
Figure TWI678740B_D0002
掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行
Figure TWI678740B_D0003
掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向性的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面近旁的結晶生長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS膜中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括 InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分之外的元素。尤其是，與構成氧化物半導體膜的金屬元素相比，與氧的鍵合力強的元素諸如矽等從氧化物半導體膜奪取氧而擾亂氧化物半導體膜的原子排列，成為降低結晶性的主要原因。另外，因為鐵和鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以如果包含在氧化物半導體膜內部，則擾亂氧化物半導體膜的原子排列，成為降低結晶性的主要原因。此外，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有很少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性 (也稱為常導通(normally-on)特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有很少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為可靠性高的電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放為止需要的時間長，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，對微晶氧化物半導體膜進行說明。
在微晶氧化物半導體膜的TEM影像中有時觀察不到明確的結晶部。微晶氧化物半導體膜中含有的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶稱為奈米晶(nc：nanocrystal)。並且，包含該奈米晶(nc)的氧化物半導體膜稱為nc-OS(奈米晶氧化物半導體：nanocrystalline Oxide Semiconductor)膜。另外，例如在nc-OS膜的TEM影像中，有時觀察不到明確的晶界。
在nc-OS膜中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，在nc-OS膜中的不同的結晶部之間沒有晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，在有的分析方法中，有時無法 將nc-OS膜與非晶氧化物半導體膜區別開來。例如，當利用使用其束徑比結晶部大的X射線的XRD裝置藉由out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在使用其束徑比結晶部大(例如，50nm以上)的電子射線獲得的nc-OS膜的選區電子繞射圖案中，觀察到光暈圖案。另一方面，在使用其束徑近於或小於結晶部的電子射線獲得的nc-OS膜的奈米束電子繞射圖案中，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到環狀的區域內的多個斑點(參照圖30B)。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，在nc-OS膜中的不同的結晶部之間沒有晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
注意，氧化物半導體膜例如也可以包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上。
在氧化物半導體膜具有多種結構時，有時藉由利用奈米束電子繞射可以進行結構分析。
圖31A示出一種穿透式電子繞射測定裝置，該穿透式電子繞射測定裝置包括：電子槍室10；電子槍室10下的光學系統12；光學系統12下的樣本室14；樣 本室14下的光學系統16；光學系統16下的觀察室20；設置於觀察室20的照相裝置18；以及觀察室20下的膠片室22。照相裝置18以朝向觀察室20的內部的方式設置。另外，該穿透式電子繞射測定裝置也可以不包括膠片室22。
此外，圖31B示出圖31A所示的穿透式電子繞射測定裝置內部的結構。在穿透式電子繞射測定裝置內部中，從設置在電子槍室10的電子槍發射的電子藉由光學系統12照射到配置在樣本室14中的物質28。穿過物質28的電子經由光學系統16入射到設置在觀察室20內部的螢光板32。在螢光板32上出現對應於所入射的電子的強度的圖案，因此可以測定穿透式電子繞射圖案。
因為照相裝置18朝向螢光板32地設置，所以可以拍攝出現在螢光板32上的圖案。經過照相裝置18的透鏡的中央及螢光板32的中央的直線與螢光板32的頂面所形成的角度例如為15°以上且80°以下，30°以上且75°以下或45°以上且70°以下。該角度越小，由照相裝置18拍攝的穿透式電子繞射圖案的應變越大。但是，如果預先知道該角度，則能夠校正所得到的穿透式電子繞射圖案的應變。另外，有時也可以將照相裝置18設置於膠片室22。例如，也可以以與電子24的入射方向相對的方式將照相裝置18設置於膠片室22。在此情況下，可以從螢光板32的背面拍攝應變少的穿透式電子繞射圖案。
樣本室14設置有用來固定作為樣本的物質28 的支架。支架使穿過物質28的電子透過。例如，支架也可以具有在X軸、Y軸、Z軸等的方向上移動物質28的功能。支架例如具有在1nm以上且10nm以下、5nm以上且50nm以下、10nm以上且100nm以下、50nm以上且500nm以下、100nm以上且1μm以下等的範圍中移動物質的精度，即可。至於這些範圍，根據物質28的結構設定最適合的範圍，即可。
接著，說明使用上述穿透式電子繞射測定裝置測定物質的穿透式電子繞射圖案的方法。
例如，如圖31B所示，藉由改變作為奈米束的電子24的照射到物質的位置(對物質掃描作為奈米束的電子24)，可以確認物質的結構逐漸變化。此時，如果物質28是CAAC-OS膜，則可以觀察到圖30A所示的繞射圖案。如果物質28是nc-OS膜，則可以觀察到圖30B所示的繞射圖案。
即使物質28是CAAC-OS膜，也有時部分地觀察到與nc-OS膜等同樣的繞射圖案。因此，有時可以由在一定區域中觀察到CAAC-OS膜的繞射圖案的區域所占的比例(也稱為CAAC化率)表示CAAC-OS膜的優劣。例如，優良的CAAC-OS膜的CAAC化率為60%以上，較佳為80%以上，更佳為90%以上，進一步較佳為95%以上。另外，將觀察到與CAAC-OS膜不同的繞射圖案的區域的比例記作為非CAAC化率。
作為一個例子，對具有剛成膜之後(記作為 as-depo)的CAAC-OS膜、以350℃或450℃進行加熱處理之後的CAAC-OS膜的各樣本的頂面進行掃描，來得到穿透式電子繞射圖案。在此，以5nm/秒鐘的速度進行掃描60秒鐘來觀察繞射圖案，並且，在每個0.5秒鐘將觀察到的繞射圖案轉換為靜態影像，由此導出CAAC化率。在此，使用束徑為1nm的奈米束電子線。
圖32示出各樣本的CAAC化率。由此可知，與剛成膜之後和350℃的加熱處理之後的CAAC化率相比，450℃的加熱處理之後的CAAC化率更高。也就是說，可以知道比350℃高的溫度(例如400℃以上)下的加熱處理會降低非CAAC化率(提高CAAC化率)。在此，與CAAC-OS膜不同的繞射圖案的大部分是與nc-OS膜同樣的繞射圖案。由此可知，藉由加熱處理，具有與nc-OS膜同樣的結構的區域受到相鄰的區域的結構的影響，因此該區域被CAAC化。
藉由採用這種測定方法，有時可以對具有多種結構的氧化物半導體膜進行結構分析。
氧化物半導體膜404a及氧化物半導體膜404c包含一種或多種構成氧化物半導體膜404b的除了氧以外的元素。由於氧化物半導體膜404a及氧化物半導體膜404c包含一種或多種構成氧化物半導體膜404b的除了氧以外的元素，因此在氧化物半導體膜404a與氧化物半導體膜404b之間及氧化物半導體膜404b與氧化物半導體膜404c之間的介面不容易形成介面狀態。
另外，在氧化物半導體膜404a為In-M-Zn氧化物的情況下，除了Zn及O之外的In和M的原子百分比較佳為：In的原子百分比低於50atomic%，M的原子百分比為50atomic%以上，更佳為：In的原子百分比低於25atomic%，M的原子百分比為75atomic%以上。另外，在氧化物半導體膜404b為In-M-Zn氧化物的情況下，除了Zn及O之外的In和M的原子百分比較佳為：In的原子百分比為25atomic%以上，M的原子百分比低於75atomic%，更佳為：In的原子百分比為34atomic%以上，M的原子百分比低於66atomic%。另外，在氧化物半導體膜404c為In-M-Zn氧化物的情況下，除了Zn及O之外的In和M的原子百分比較佳為：In的原子百分比低於50atomic%，M的原子百分比為50atomic%以上，更佳為：In的原子百分比低於25atomic%，M的原子百分比為75atomic%以上。注意，氧化物半導體膜404c也可以使用與氧化物半導體膜404a相同的氧化物。
在此，在氧化物半導體膜404a與氧化物半導體膜404b之間有時形成有氧化物半導體膜404a和氧化物半導體膜404b的混合區。另外，在氧化物半導體膜404b與氧化物半導體膜404c之間有時形成有氧化物半導體膜404b和氧化物半導體膜404c的混合區。混合區的介面狀態密度較低。因此，在氧化物半導體膜404a、氧化物半導體膜404b以及氧化物半導體膜404c的疊層體的能帶結構中，各膜之間的介面附近的能量連續地變化(也稱為連 接結合(continuous junction))。
氧化物半導體膜404b使用其電子親和力大於氧化物半導體膜404a及氧化物半導體膜404c的氧化物。例如，氧化物半導體膜404b使用如下氧化物，該氧化物的電子親和力比氧化物半導體膜404a及氧化物半導體膜404c大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下。電子親和力是指真空能階與導帶底端之間的能量差。
在此，當對閘極電極410施加電場時，在氧化物半導體膜404a、氧化物半導體膜404b和氧化物半導體膜404c中的電子親和力大的氧化物半導體膜404b中形成通道。
此外，從增加電晶體的通態電流的觀點來看，氧化物半導體膜404c的厚度越小越好。例如，將氧化物半導體膜404c的厚度設定為低於10nm，較佳為5nm以下，更佳為3nm以下。另一方面，氧化物半導體膜404c具有阻擋構成閘極絕緣膜408a的除了氧之外的元素(矽等)侵入其中形成通道的氧化物半導體膜404b中的功能。因此，氧化物半導體膜404c較佳為具有一定程度的厚度。例如，氧化物半導體膜404c的厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上。
另外，從提高可靠性的觀點來看，較佳的是氧化物半導體膜404a厚且氧化物半導體膜404c薄。明確而言，氧化物半導體膜404a的厚度為20nm以上，較佳為 30nm以上，更佳為40nm以上，進一步較佳為60nm以上。藉由將氧化物半導體膜404a的厚度設定為20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上，可以使基底絕緣膜402與氧化物半導體膜404a之間的介面離其中形成通道的氧化物半導體膜404b有20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上。注意，這有可能使半導體裝置的生產率下降，因此將氧化物半導體膜404a的厚度設定為200nm以下，較佳為120nm以下，更佳為80nm以下。
例如，氧化物半導體膜404b與氧化物半導體膜404a之間的利用SIMS測定出的矽濃度設定為小於1×1019atoms/cm3，較佳為小於5×1018atoms/cm3，更佳為小於2×1018atoms/cm3。例如，氧化物半導體膜404b與氧化物半導體膜404c之間的利用SIMS測定出的矽濃度設定為小於1×1019atoms/cm3，較佳為小於5×1018atoms/cm3，更佳為小於2×1018atoms/cm3。
另外，為了降低氧化物半導體膜404b中的氫濃度，較佳為降低氧化物半導體膜404a及氧化物半導體膜404c中的氫濃度。將利用SIMS測定出的氧化物半導體膜404a及氧化物半導體膜404c中的氫濃度設定為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。另外，為了降低氧化物半導體膜404b中的氮濃度，較佳為降低氧化物半導體膜404a及氧化物半導體 膜404c中的氮濃度。將利用SIMS測定出的氧化物半導體膜404a及氧化物半導體膜404c中的氮濃度設定為小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
上述所示的三層結構是一個例子。例如，也可以採用不設置氧化物半導體膜404a或氧化物半導體膜404c的兩層結構。
源極電極406a及汲極電極406b較佳為使用具有從氧化物半導體膜抽出氧的性質的導電膜。作為具有從氧化物半導體膜抽出氧的性質的導電膜，例如可以舉出含有鋁、鈦、鉻、鎳、鉬、鉭、鎢等的導電膜。
借助於具有從氧化物半導體膜抽出氧的性質的導電層的作用，有時氧化物半導體膜中的氧被脫離，而在氧化物半導體膜中形成氧缺陷。氧的抽出隨著加熱溫度的提高而明顯地發生。因為在電晶體的製程中有幾個加熱製程，所以在氧化物半導體膜的與源極電極或汲極電極接觸的附近的區域中發生氧缺陷的可能性高。另外，有時氫因加熱而進入該氧缺陷的位點而使氧化物半導體膜n型化。因此，藉由利用源極電極及汲極電極的作用，可以降低氧化物半導體膜的與源極電極或汲極電極接觸的區域的電阻而降低電晶體的通態電阻(on-state resistance)。
另外，當通道長度小(例如，200nm以下或100nm以下)的電晶體時，n型化區域的形成有可能導致 源極與汲極之間的短路。因此，當形成通道長度小的電晶體時，作為源極電極及汲極電極使用具有從氧化物半導體膜抽出適當的量的氧的性質的導電膜即可。作為具有抽出適當的量的氧的性質的導電膜，例如可以舉出包含鎳、鉬或鎢的導電膜等。
另外，當形成通道長度極小(40nm以下或30nm以下)的電晶體時，作為源極電極406a及汲極電極406b使用幾乎不從氧化物半導體膜抽出氧的導電膜即可。作為幾乎不從氧化物半導體膜抽出氧的導電膜，例如可以舉出含有氮化鉭、氮化鈦或釕的導電膜等。注意，也可以層疊多種導電膜。
閘極電極410可以使用包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭和鎢等中的一種以上的導電膜。
作為絕緣膜412，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等中的一種以上的絕緣膜。
接著，參照圖4A至圖5C對電晶體的製造方法進行說明。
首先，在基板400上形成基底絕緣膜402(參照圖4A)。
基底絕緣膜402可以藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、有機金屬 化學氣相沉積(MOCVD：Metal Organic CVD)法、電漿化學氣相沉積(PECVD：Plasma-Enhanced CVD)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、原子層沉積(ALD：Atomic Layer Deposition)法或脈衝雷射沉積(PLD：Pulsed Laser Deposition)法形成。為了降低電漿所導致的損傷，較佳為利用MOCVD法或ALD法。
接著，為了使基底絕緣膜402的表面平坦化，也可以進行CMP處理。藉由進行CMP處理，將基底絕緣膜402的平均表面粗糙度(Ra)設定為1nm以下，較佳為設定為0.3nm以下，更佳為設定為0.1nm以下。當Ra的值為上述數值以下時，氧化物半導體層404的結晶性有時得到提高。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測量Ra。
接著，也可以對基底絕緣膜402添加氧，來形成包含過剩氧的絕緣膜。利用電漿處理或離子植入法等添加氧即可。例如，當利用離子植入法添加氧時，將加速電壓設定為2kV以上且100kV以下，並將劑量設定為5×1014ions/cm2以上且5×1016ions/cm2以下即可。
接著，在基底絕緣膜402上利用濺射法、CVD法、MOCVD法、PECVD法、MBE法、ALD法或PLD法形成氧化物半導體膜404a及氧化物半導體膜404b(參照圖4B)。為了降低電漿所導致的損傷，較佳為利用MOCVD法或ALD法。另外，也可以對基底絕緣膜402適當地進行蝕刻。藉由對基底絕緣膜402適當地進行蝕 刻，可以容易由在後面形成的閘極電極410覆蓋氧化物半導體層404。另外，為了使電晶體微型化，也可以在對氧化物半導體膜404a及氧化物半導體膜404b進行加工時使用硬遮罩。
另外，當形成氧化物半導體膜404a及氧化物半導體膜404b時，以不使各層接觸於大氣的方式連續地進行成膜是較佳的。
為了抑制雜質混入而形成結晶性高的氧化物半導體層，在基板溫度較佳為100℃以上，較佳為150℃以上，更佳為200℃以上的狀態下形成氧化物半導體膜404a及氧化物半導體膜404b。另外，將用作成膜氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，以使其高度純化。將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。
在形成氧化物半導體膜404a及氧化物半導體膜404b之後可以進行第一加熱處理。第一加熱處理在250℃以上且650℃以下，較佳為300℃以上且500℃以下的溫度下且在惰性氣體氛圍、包含10ppm以上的氧化氣體的氛圍或減壓狀態下進行即可。作為第一加熱處理，也可以進行惰性氣體氛圍下的加熱處理，然後為了補充脫離了的氧而進行包含10ppm以上的氧化氣體的氛圍下的加熱處理。藉由進行第一加熱處理，可以提高氧化物半導體膜404a及氧化物半導體膜404b的結晶性，而且可以從基 底絕緣膜402中去除氫或水等雜質。
接著，形成與氧化物半導體膜404a的側面、氧化物半導體膜404b的頂面及側面接觸的成為源極電極406a及汲極電極406b的導電膜405(參照圖4C)。導電膜405可以利用CVD法、MOCVD法、PECVD法、MBE法、ALD法或PLD法形成。為了降低電漿所導致的損傷，較佳為利用MOCVD法或ALD法。
接著，利用蝕刻分割導電膜405，來形成源極電極406a及汲極電極406b(參照圖5A)。當對導電膜405進行蝕刻時，源極電極406a及汲極電極406b的端部有時呈弧形(具有曲面)。另外，當對導電膜405進行蝕刻時，基底絕緣膜402也可以被適當地蝕刻。
接著，在氧化物半導體膜404b、源極電極406a及汲極電極406b上形成氧化物半導體膜404c。
接著，在氧化物半導體膜404c上形成閘極絕緣膜408a。閘極絕緣膜408a可以利用濺射法、CVD法、MOCVD法、PECVD法、MBE法、ALD法或PLD法形成。為了降低電漿所導致的損傷，較佳為利用MOCVD法或ALD法。
接著，在閘極絕緣膜408a上形成閘極絕緣膜408b。閘極絕緣膜408b可以利用濺射法、CVD法、MOCVD法、PECVD法、MBE法、ALD法或PLD法形成。為了降低電漿所導致的損傷，較佳為利用MOCVD法或ALD法。
接著，也可以進行第二加熱處理。第二加熱處理在低於500℃，較佳為低於400℃的溫度下且在惰性氣體氛圍、包含10ppm以上的氧化氣體的氛圍或減壓狀態下進行即可。作為第二加熱處理，也可以進行惰性氣體氛圍下的加熱處理，然後為了補充脫離了的氧而進行包含10ppm以上的氧化氣體的氛圍下的加熱處理。藉由進行第二加熱處理，可以從閘極絕緣膜408b中去除氫或水等雜質。
接著，在閘極絕緣膜408b上形成閘極電極410(參照圖5B)。閘極電極410可以利用濺射法、CVD法、MOCVD法、PECVD法、MBE法、ALD法或PLD法形成。為了降低電漿所導致的損傷，較佳為利用MOCVD法或ALD法。
接著，在源極電極406a、汲極電極406b、閘極絕緣膜408a、閘極絕緣膜408b以及閘極電極410上形成絕緣膜412(參照圖5C)。絕緣膜412可以利用濺射法、CVD法、MOCVD法、PECVD法、MBE法、ALD法或PLD法形成。為了降低電漿所導致的損傷，較佳為利用MOCVD法或ALD法。
接著，也可以進行第三加熱處理。第三加熱處理可以在與第一加熱處理相同的條件下進行。藉由進行第三加熱處理，有時可以減少氧化物半導體層404的氧缺陷。
藉由上述製程，可以製造圖3A至圖3C所示 的電晶體。
<變形例子1>
如圖6A和圖6B所示的電晶體，也可以在基底絕緣膜402與氧化物半導體層404之間設置絕緣膜401。絕緣膜401可以使用用於閘極絕緣膜408a的絕緣膜。另外，關於其他構成要素參照圖3A至圖3C所示的電晶體的記載。
<變形例子2>
另外，如圖7A和圖7B所示的電晶體，也可以在基板400與基底絕緣膜402之間設置導電膜420。藉由將導電膜420用作第二閘極電極，可以進一步增加通態電流且控制臨界電壓。為了增加通態電流，例如，使閘極電極410和導電膜420具有相同的電位來實現雙閘極電晶體即可。此外，也可以將閘極電極410與導電膜420電連接而使它們具有相同的電位。另外，為了控制臨界電壓，可以對閘極電極410和導電膜420供應不同的恆電位。
<電晶體結構2>
圖8A和圖8B為電晶體的俯視圖及剖面圖。圖8A為俯視圖，圖8B為沿著圖8A所示的點劃線A1-A2以及點劃線A3-A4的剖面圖。另外，在圖8A的俯視圖中，為了明確起見，省略一部分的構成要素。
圖8A及圖8B所示的電晶體包括：基板400上的具有凸部的基底絕緣膜402；基底絕緣膜402的凸部上的氧化物半導體層404；氧化物半導體層404上的閘極絕緣膜408a；與氧化物半導體層404及閘極絕緣膜408a的側面以及閘極絕緣膜408a的頂面接觸的源極電極406a及汲極電極406b；閘極絕緣膜408a、源極電極406a及汲極電極406b上的閘極絕緣膜408b；與閘極絕緣膜408b的頂面接觸並面對氧化物半導體層404中的氧化物半導體膜404b的頂面及側面的閘極電極410；以及源極電極406a、汲極電極406b及閘極電極410上的絕緣膜412。另外，基底絕緣膜402也可以不具有凸部。此外，如圖8C所示，氧化物半導體層404包括氧化物半導體膜404a、氧化物半導體膜404b及氧化物半導體膜404c。
在圖8A至8C所示的電晶體中，源極電極406a或汲極電極406b主要以與氧化物半導體層404的側面接觸的方式配置。因此，從閘極電極410施加到氧化物半導體層404的電場幾乎不被源極電極406a及汲極電極406b阻擋。因此，與圖3A至圖3C、圖6A和圖6B以及圖7A和圖7B所示的電晶體相比，可以擴大氧化物半導體層中的電流路徑，而可以獲得更大的通態電流。
<電晶體結構3>
圖9A和圖9B為電晶體的俯視圖及剖面圖。圖9A為俯視圖，圖9B為沿著圖9A所示的點劃線A1-A2以及點 劃線A3-A4的剖面圖。另外，在圖9A的俯視圖中，為了明確起見，省略一部分的構成要素。
圖9A及圖9B所示的電晶體包括：基板400上的具有凸部的基底絕緣膜402；基底絕緣膜402的凸部上的氧化物半導體層404；與氧化物半導體層404的側面接觸的源極電極406a及汲極電極406b；位於源極電極406a及汲極電極406b上且其頂面的高度與氧化物半導體層404一致的絕緣膜418a及絕緣膜418b；氧化物半導體層404、源極電極406a及汲極電極406b上的閘極絕緣膜408a；閘極絕緣膜408a上的閘極絕緣膜408b；與閘極絕緣膜408b的頂面接觸並面對氧化物半導體層404的頂面及側面的閘極電極410；以及源極電極406a、汲極電極406b及閘極電極410上的絕緣膜412。另外，基底絕緣膜402也可以不具有凸部。此外，氧化物半導體層404具有與電晶體結構2同樣的結構。
在圖9A和圖9B所示的電晶體中，源極電極406a或汲極電極406b主要以與氧化物半導體層404的側面接觸的方式配置。因此，從閘極電極410施加到氧化物半導體層404的電場幾乎不被源極電極406a及汲極電極406b阻擋。因此，與圖3A至圖3C、圖6A和圖6B以及圖7A和圖7B所示的電晶體相比，可以擴大氧化物半導體層中的電流路徑，而可以獲得更大的通態電流。
另外，由於氧化物半導體層404的頂面的高度與絕緣膜418a及絕緣膜418b一致，因此不容易發生形 狀不良。由此，具有該電晶體的半導體裝置的良率得到提高。
關於絕緣膜418a及絕緣膜418b參照基底絕緣膜402的記載。
<電晶體結構4>
雖然電晶體結構1至3所記載的電晶體結構都具有頂閘極結構，但是也可以具有底閘極結構。圖10A和圖10B為底閘極結構的電晶體的俯視圖及剖面圖。圖10A為俯視圖，圖10B為沿著圖10A所示的點劃線A1-A2以及點劃線A3-A4的剖面圖。另外，在圖10A的俯視圖中，為了明確起見，省略一部分的構成要素。
圖10A及圖10B所示的電晶體包括：基板400上的基底絕緣膜402；基底絕緣膜402上的閘極電極410；基底絕緣膜402及閘極電極410上的閘極絕緣膜408b；閘極絕緣膜408b上的閘極絕緣膜408a；閘極絕緣膜408a上的氧化物半導體層404；與閘極絕緣膜408a的頂面、氧化物半導體層404的頂面及側面接觸的源極電極406a及汲極電極406b；以及氧化物半導體層404、源極電極406a及汲極電極406b上的絕緣膜412。另外，氧化物半導體層404具有與電晶體結構2同樣的結構。
另外，如圖11A和圖11B所示，也可以在源極電極406a及汲極電極406b與氧化物半導體層404之間設置絕緣膜413。在此情況下，源極電極406a及汲極電 極406b藉由設置在絕緣膜413中的開口部與氧化物半導體層404連接。此外，如圖11C所示，在絕緣膜412上還可以設置導電膜414。也可以將導電膜414用作背後閘極。導電膜414也可以與閘極電極410連接。或者，也可以對導電膜414供應與閘極電極410不同的信號或電位。注意，絕緣膜413雖然設置在不設置氧化物半導體層404的區域，但是本發明的一個方式不侷限於此。絕緣膜413也可以只設置在氧化物半導體層404上。
另外，雖然在本實施方式中示出在氧化物半導體層中形成通道等的情況的例子，但是本發明的一個方式不侷限於此。例如，根據情況或狀況，在通道或其附近、源極區域、汲極區域等中也可以使用具有Si(矽)、Ge(鍺)、SiGe(矽鍺)、GaAs(砷化鎵)等的材料。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式3
在本實施方式中，參照圖式說明利用本發明的一個方式的電晶體的電路的一個例子。
[剖面結構]
圖12A示出本發明的一個方式的半導體裝置的剖面圖。圖12A所示的半導體裝置在下部包括使用第一半導體材料的電晶體2200，而在上部包括使用第二半導體材料 的電晶體2100。圖12A示出作為使用第二半導體材料的電晶體2100應用上述實施方式所示的電晶體的例子。
第一半導體材料和第二半導體材料較佳為具有彼此不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽、鍺、矽鍺、碳化矽或砷化鎵等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。作為氧化物半導體以外的材料使用單晶矽等的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體的關態電流小。
電晶體2200可以是n通道電晶體和p通道電晶體中的任一個，根據電路使用適合的電晶體即可。另外，除了使用包含氧化物半導體的根據本發明的一個方式的電晶體之外，半導體裝置的材料及結構等具體結構不侷限於在此所示的結構。
在圖12A所示的結構中，在電晶體2200上隔著絕緣膜2201及絕緣膜2207設置有電晶體2100。電晶體2200與電晶體2100之間設置有多個佈線2202。此外，藉由埋入各種絕緣膜中的多個插頭2203電連接設置在該絕緣膜上及下的佈線或電極。此外，還設置有覆蓋電晶體2100的絕緣膜2204、絕緣膜2204上的佈線2205以及藉由對與電晶體2100的一對電極相同的導電膜進行加工來獲得的佈線2206。
如此，藉由層疊兩種電晶體，可以減少電路的佔有面積，而可以高密度地設置多個電路。
在此，在將矽類半導體材料用於設置在下層的電晶體2200時，設置在電晶體2200的半導體膜的附近的絕緣膜中的氫具有使矽的懸空鍵終結而提高電晶體2200的可靠性的效果。另一方面，在將氧化物半導體用於設置在上層的電晶體2100時，設置在電晶體2100的半導體膜的附近的絕緣膜中的氫有可能成為在氧化物半導體中生成載子的原因之一，所以有時引起電晶體2100的可靠性的下降。因此，當在使用矽類半導體材料的電晶體2200上層疊使用氧化物半導體的電晶體2100時，在它們之間設置具有防止氫的擴散的功能的絕緣膜2207是特別有效的。藉由利用絕緣膜2207將氫封閉在下層，可以提高電晶體2200的可靠性，此外，由於從下層到上層的氫的擴散得到抑制，所以同時可以提高電晶體2100的可靠性。
絕緣膜2207例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等。
此外，較佳的是，在電晶體2100上以覆蓋包括氧化物半導體層的電晶體2100的方式形成具有防止氫的擴散的功能的絕緣膜2208。絕緣膜2208可以使用與絕緣膜2207相同的材料，特別較佳為使用氧化鋁。氧化鋁膜的不使氫、水分等雜質和氧透過膜的遮斷(阻擋)效果高。因此，藉由作為覆蓋電晶體2100的絕緣膜2208使用氧化鋁膜，可以防止氧從電晶體2100中的氧化物半導體 層脫離，還可以防止水及氫混入氧化物半導體層。
另外，電晶體2200不僅是平面型電晶體，而且還可以是各種類型的電晶體。例如，可以是FIN(鰭)型、TRI-GATE(三閘極)型電晶體等。圖12D示出此時的剖面圖的例子。在半導體基板2211上設置有絕緣層2212。半導體基板2211具有頂端細的凸部(也稱為鰭)。此外，也可以在凸部上設置有絕緣膜。該絕緣膜用作避免當形成凸部時半導體基板2211被蝕刻的遮罩。另外，凸部可以是頂端不細的形狀，例如該凸部也可以是大致長方體或頂端粗的形狀。在半導體基板2211的凸部上設置有閘極絕緣膜2214，且在該閘極絕緣膜2214上設置有閘極電極2213。在半導體基板2211中形成有源極區域及汲極區域2215。另外，雖然在此示出了半導體基板2211具有凸部的例子，但是根據本發明的一個方式的半導體裝置不侷限於此。例如，也可以加工SOI基板形成具有凸部的半導體區域。
[電路結構實例]
在上述結構中，藉由改變電晶體2100及電晶體2200的電極的連接結構，可以構成各種電路。下面說明藉由使用本發明的一個方式的半導體裝置來可以實現的電路結構的例子。
<CMOS電路>
圖12B所示的電路圖示出所謂的CMOS電路的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各閘極連接。
<類比開關>
圖12C所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用該結構，可以將其用作所謂的類比開關。
<記憶體裝置的例子>
圖13A和圖13B示出半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存內容，並且，對寫入次數也沒有限制。
在圖13A所示的半導體裝置包括：使用第一半導體材料的電晶體3200；使用第二半導體材料的電晶體3300；以及電容元件3400。作為電晶體3300，可以使用在上述實施方式中說明的電晶體。
電晶體3300是其通道形成在包含氧化物半導體的半導體層中的電晶體。因為電晶體3300的關態電流小，所以藉由使用該電晶體，可以長期保持儲存內容。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
在圖13A中，第一佈線3001與電晶體3200 的源極電極電連接，第二佈線3002與電晶體3200的汲極電極電連接。此外，第三佈線3003與電晶體3300的源極電極和汲極電極中的一個電連接，第四佈線3004與電晶體3300的閘極電極電連接。再者，電晶體3200的閘極電極及電晶體3300的源極電極和汲極電極中的另一個與電容元件3400的電極中的一個電連接，第五佈線3005與電容元件3400的電極中的另一個電連接。
在圖13A所示的半導體裝置中，藉由有效地利用能夠保持電晶體3200的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為開啟狀態的電位，使電晶體3300成為開啟狀態。由此，第三佈線3003的電位施加到電晶體3200的閘極電極及電容元件3400。換言之，對電晶體3200的閘極電極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態的電位，來使電晶體3300成為關閉狀態，而保持施加到電晶體3200的閘極電極的電荷(保持)。
因為電晶體3300的關態電流極小，所以電晶體3200的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈 線3005施加適當的電位(讀出電位)時，根據保持在電晶體3200的閘極電極中的電荷量，第二佈線3002具有不同的電位。這是因為如下緣故：一般而言，在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極電極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極電極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“開啟狀態”所需要的第五佈線3005的電位。因此，藉由將第五佈線3005的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體3200的閘極電極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“開啟狀態”。當被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料時，對第五佈線3005施加不管閘極電極的狀態如何都使電晶體3200成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線3005施加不管閘極電極的狀態如何都使電晶體3200成為“開啟狀態”的電位，即大於Vth_L的電位，即可。
圖13B所示的半導體裝置與圖13A所示的半 導體裝置之間的不同點是圖13B所示的半導體裝置沒有設置電晶體3200。在此情況下也可以藉由與上述相同的工作進行資料的寫入及保持工作。
接著，對資料的讀出進行說明。在電晶體3300成為開啟狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的電極中的一個的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的電極中的一個的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容元件3400的電極中的一個的電位成為兩種狀態，即V1和V0(V1>V0)時，可以知道保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將使用上述第一半導體材 料的電晶體用於用來驅動記憶單元的驅動電路，並在該驅動電路上作為電晶體3300層疊使用第二半導體材料的電晶體。
在本實施方式所示的半導體裝置中，藉由使用其通道形成區包含氧化物半導體的關態電流極小的電晶體，可以極長期地保持儲存內容。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率變得極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下(注意，固定電位是較佳的)，也可以長期保持儲存內容。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不發生如閘極絕緣膜的劣化等的問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的開啟狀態或關閉狀態而進行資料寫入，而可以容易實現高速工作。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式4
在本實施方式中，參照圖14說明包括上述實施方式 所說明的電晶體或記憶體裝置的RF標籤。
根據本發明的一個方式的RF標籤在其內部包括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸單元諸如無線通訊向外部發送資料和/或從外部接受資料。由於具有這種特徵，RF標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，這些用途要求極高的可靠性。
參照圖14說明RF標籤的結構。圖14是示出RF標籤的結構實例的塊圖。
如圖14所示，RF標籤800包括接收從與通信器801(也稱為詢問器、讀出器/寫入器等)連接的天線802發送的無線信號803的天線804。RF標籤800還包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的關係靠近於線性關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通信的電磁耦合方法；利用感應場進行通信的電磁感應方法；以及利用電波進行通信的電波方法。在本實施方式所示的RF標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的發送及接受。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行半波倍壓整流，並由設置在後級的電容元件使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限幅電路。限幅電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
恆壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包絡檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資料的電路，並包括行解碼器、列解碼器、儲存區域等。此外，ROM811是保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，根據需要可以適當地設置上述各電路。
在此，可以將上述實施方式所示的記憶體電 路用於記憶體電路810。因為根據本發明的一個方式的記憶體電路即使在關閉電源的狀態下也可以保持資料，所以適用於RF標籤。再者，因為根據本發明的一個方式的記憶體電路的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低得多，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，根據本發明的一個方式的記憶體電路可以抑制由於資料寫入時的電力不足引起誤動作或誤寫入的情況。
此外，因為根據本發明的一個方式的記憶體裝置可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳的是，生產者另外準備用來對ROM811寫入資料的指令防止使用者自由地重寫。由於生產者在預先寫入識別號碼後出貨，可以僅使出貨的良品具有識別號碼而不使所製造的所有RF標籤具有識別號碼，由此不發生出貨後的產品的識別號碼不連續的情況而可以容易根據出貨後的產品進行顧客管理。
實施方式5
在本實施方式中，說明至少可以使用上述實施方式所說明的電晶體且包含上述實施方式所說明的記憶體裝置的CPU。
圖15是示出將在上述實施方式中說明的電晶體用於至少其一部分的CPU的結構的一個例子的塊圖。
圖15所示的CPU在基板1190上具有： ALU1191(ALU：Arithmetic logic unit：算術邏輯單元)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖15所示的CPU只不過是簡化其結構而表示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖15所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並 根據CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據參考時脈信號CLK1生成內部時脈信號CLK2的內部時脈發生器，並將內部時脈信號CLK2供應到上述各種電路。
在圖15所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述實施方式所示的電晶體。
在圖15所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖16是可以用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件1200包括當關閉電源時丟失儲存資料的電路1201、當關閉電源時不丟失儲存資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外， 記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述實施方式所示的記憶體裝置。在停止對記憶元件1200供應電源電壓時，接地電位(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(即，電晶體1213的開啟狀態或關閉狀態)由輸入到電晶體1213的閘極的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(即，電晶體1214的開啟狀態或關閉狀態)由輸入到電晶體1214的閘極的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極 和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。對電容元件1208的一對電極中的另一個可以輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極(第一閘極電極)。開關1203及開關1204的第一端子與 第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖16示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖16示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號經由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖16所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的 電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。此外，也可以作為用於記憶元件1200的所有的電晶體使用其通道形成在氧化物半導體層中的電晶體。或者，記憶元件1200還可以包括電晶體1209以外的其通道由氧化物半導體層形成的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖16所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在根據本發明的一個方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體層中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體層中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，由於該記憶元件是以藉由設置開關1203及開關1204進行預充電工作為特徵的記憶元件，因 此它可以縮短在再次開始供應電源電壓之後直到電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(開啟狀態或關閉狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在整個處理器或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制功耗。
在本實施方式中，雖然對將記憶元件1200用於CPU的例子進行說明，但是也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等、RF(Radio Frequency：射頻)裝置。
實施方式6
在本實施方式中，說明本發明的一個方式的顯示裝置的結構例。
[結構例]
圖17A是本發明的一個方式的顯示裝置的俯視圖，圖17B是用來說明在將液晶元件用於本發明的一個方式的顯示裝置的像素時可以使用的像素電路的電路圖，並且圖17C是用來說明在將有機EL元件用於本發明的一個方式的顯示裝置的像素時可以使用的像素電路的電路圖。
可以根據上述實施方式形成配置在像素部的電晶體。此外，因為該電晶體容易形成為n通道型電晶體，所以將驅動電路中的可以由n通道型電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如上所述，藉由將上述實施方式所示的電晶體用於像素部或驅動電路，可以提供可靠性高的顯示裝置。
圖17A示出主動矩陣型顯示裝置的俯視圖的一個例子。在顯示裝置的基板700上包括：像素部701；第一掃描線驅動電路702；第二掃描線驅動電路703；以及信號線驅動電路704。在像素部701中配置有從信號線驅動電路704延伸的多個信號線以及從第一掃描線驅動電路702及第二掃描線驅動電路703延伸的多個掃描線。此外，在掃描線與信號線的交叉區中以矩陣狀設置有分別具有顯示元件的像素。另外，顯示裝置的基板700藉由FPC(Flexible Printed Circuit：撓性印刷電路)等的連接部連 接到時序控制電路(也稱為控制器、控制IC)。
在圖17A中，在與像素部701同一基板700上形成第一掃描線驅動電路702、第二掃描線驅動電路703、信號線驅動電路704。由此，設置在外部的驅動電路等的構件的數量減少，從而能夠實現成本的降低。另外，當在基板700的外部設置驅動電路時，需要使佈線延伸，且佈線之間的連接數量增加。當在同一基板700上設置驅動電路時，可以減少該佈線之間的連接數，從而可以謀求提高可靠性或良率。
<液晶顯示裝置>
另外，圖17B示出像素部的電路結構的一個例子。在此，示出可以用於VA方式的液晶顯示裝置的像素的像素電路。
可以將該像素電路應用於一個像素具有多個像素電極層的結構。各像素電極層分別與不同的電晶體連接，以藉由不同閘極信號驅動各電晶體。由此，在以多域設計的像素中，可以獨立地控制施加到各像素電極層的信號。
電晶體716的閘極佈線712和電晶體717的閘極佈線713彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體716和電晶體717共同使用用作資料線的源極電極層或汲極電極層714。作為電晶體716及電晶體717，可以適當地利用上述實施方式所示的電晶 體。由此可以提供可靠性高的液晶顯示裝置。
以下說明與電晶體716電連接的第一像素電極層及與電晶體717電連接的第二像素電極層的形狀。第一像素電極層和第二像素電極層的形狀被狹縫彼此分離。第一像素電極層呈擴展為V字型的形狀，第二像素電極層以圍繞第一像素電極層的外側的方式形成。
電晶體716的閘極電極連接到閘極佈線712，而電晶體717的閘極電極連接到閘極佈線713。藉由對閘極佈線712和閘極佈線713施加不同的閘極信號，可以使電晶體716及電晶體717的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線710、用作電介質的閘極絕緣膜以及與第一像素電極層或第二像素電極層電連接的電容電極形成儲存電容器。
多域結構在一個像素中設置有第一液晶元件718和第二液晶元件719。第一液晶元件718由第一像素電極層、反電極層以及它們之間的液晶層構成，而第二液晶元件719由第二像素電極層、反電極層以及它們之間的液晶層構成。
此外，圖17B所示的像素電路不侷限於此。例如，也可以還對圖17B所示的像素追加開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
<有機EL顯示裝置>
另外，圖17C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示裝置的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物達到激發態，並且當該激發態恢復到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖17C是示出可以應用的像素電路的一個例子的圖。這裡示出在一個像素中使用兩個n通道型電晶體的例子。本發明的一個方式的金屬氧化物膜可以用於n通道型電晶體的通道形成區。另外，該像素電路可以採用數位時間灰階級驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階級驅動時的像素的工作。
像素720包括開關電晶體721、驅動電晶體722、發光元件724以及電容元件723。在開關電晶體721中，閘極電極層與掃描線726連接，第一電極(源極電極層和汲極電極層的一方)與信號線725連接，並且第二電極(源極電極層和汲極電極層的另一方)與驅動電晶體722的閘極電極層連接。在驅動電晶體722中，閘極電極層藉由電容元件723與電源線727連接，第一電極與電源線727連接，第二電極與發光元件724的第一電極(像素電極)連接。發光元件724的第二電極相當於共同電極 728。共同電極728與形成在同一基板上的共用電位線電連接。
作為開關電晶體721及驅動電晶體722，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的有機EL顯示裝置。
另外，將發光元件724的第二電極(共同電極728)的電位設定為低電源電位。注意，低電源電位是指低於電源線727所設定的高電源電位的電位，例如可以以GND、0V等為低電源電位。將高電源電位與低電源電位的電位差設定為發光元件724的正向臨界電壓以上，將該電位差施加到發光元件724上來使電流流過發光元件724，以使發光元件724發光。發光元件724的正向電壓是指設定為所希望的亮度時的電壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體722的閘極電容代替電容元件723而省略電容元件723。至於驅動電晶體722的閘極電容，也可以在通道形成區域和閘極電極層之間形成電容。
接著，說明輸入到驅動電晶體722的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體722輸入使驅動電晶體722充分處於導電或關斷的兩個狀態的視訊信號。為了使驅動電晶體722在線性區中工作，所以將比電源線727的電壓高的電壓施加到驅動電晶體722的閘極電極層。另外，對信號線725施加電源線電壓+驅動電晶 體722的Vth以上的電壓。
當進行類比灰階級驅動時，對驅動電晶體722的閘極電極層施加發光元件724的正向電壓+驅動電晶體722的Vth以上的電壓。另外，藉由輸入使驅動電晶體722在飽和區域中工作的視訊信號，使電流流過發光元件724。為了使驅動電晶體722在飽和區域中工作，使電源線727的電位高於驅動電晶體722的閘極電位。藉由採用類比方式的視訊信號，可以在發光元件724中使與視訊信號對應的電流流過，而進行類比灰階級驅動。
此外，像素電路的結構不侷限於圖17C所示的像素結構。例如，還可以對圖17C所示的像素電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當對圖17B和圖17C所例示的電路應用上述實施方式所例示的電晶體時，源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以採用能夠由控制電路等控制第一閘極電極的電位，且對第二閘極電極藉由未圖示的佈線輸入低於供應到源極電極的電位的電位等如上所例示的電位的結構。
例如，在本說明書等中，顯示元件、作為具有顯示元件的裝置的顯示裝置、發光元件以及作為具有發光元件的裝置的發光裝置可以採用各種方式或各種元件。作為顯示元件、顯示裝置、發光元件或發光裝置的一個例子，有對比度、亮度、反射率、透射率等因電磁作用而變 化的顯示媒體，如EL(電致發光)元件(包含有機物及無機物的EL元件、有機EL元件、無機EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示面板(PDP)、MEMS(微電子機械系統)、數位微鏡設備(DMD)、DMS(數碼微快門)、MIRASOL(在日本註冊的商標)、IMOD(干涉調變)元件、電濕潤(electrowetting)元件、壓電陶瓷顯示器、碳奈米管等。作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器(透過型液晶顯示器、半透過型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的一個例子，有電子紙等。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式7
在本實施方式中，參照圖18說明應用根據本發明的一個方式的半導體裝置的顯示模組。
在圖18所示的顯示模組8000中，在上蓋8001與下蓋8002之間包括與FPC8003連接的觸控面板8004、與FPC8005連接的顯示面板8006、背光單元8007、框架8009、印刷電路板8010和電池8011。另外，有時不設置背光單元8007、電池8011、觸控面板8004等。
例如，可以將根據本發明的一個方式的半導體裝置用於顯示面板8006。
上蓋8001及下蓋8002根據觸控面板8004及顯示面板8006的尺寸可以適當地改變形狀或尺寸。
觸控面板8004是能夠將電阻膜式或靜電電容式觸控面板重疊在顯示面板8006而使用的。此外，也可以使顯示面板8006的反基板(密封基板)具有觸控面板功能。或者，也可以在顯示面板8006的每個像素中設置光感測器，以製成光觸控面板。或者，也可以在顯示面板8006的每個像素中設置觸摸感測器用電極，以製成電容型觸控面板。
背光單元8007包括光源8008。也可以採用將光源8008設置於背光單元8007的端部，且使用光擴散板的結構。
除了顯示面板8006的保護功能之外，框架8009還具有用來阻擋因印刷電路板8010的工作而產生的電磁波的電磁屏蔽的功能。此外，框架8009也可以具有散熱板的功能。
印刷電路板8010包括電源電路以及用來輸出視訊信號和時脈信號的信號處理電路。作為用來給電源電路供應電力的電源，既可以使用外部的商用電源，又可以使用另外設置的電池8011的電源。在使用商用電源的情況下，可以省略電池8011。
此外，在顯示模組8000中還可以設置偏光板、相位差板、稜鏡片等構件。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式8
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖19A至圖19F示出這些電子裝置的具體例子。
圖19A是可攜式遊戲機，該可攜式遊戲機包 括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖19A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖19B是可攜式資料終端，該可攜式資料終端包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。
圖19C是膝上型個人電腦，該膝上型個人電腦包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖19D是電冷藏冷凍箱，該電冷藏冷凍箱包括外殼931、冷藏室門932、冷凍室門933等。
圖19E是視頻攝影機，該視頻攝影機包括第 一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖19F是一般的汽車，該汽車包括車體951、車輪952、儀表板953及燈954等。
實施方式9
在本實施方式中，參照圖20A至圖20F說明根據本發明的一個方式的RF裝置的使用例子。RF裝置的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名證券類、證書類(駕駛證、居民卡等，參照圖20A)、包裝用容器類(包裝紙、瓶子等，參照圖20C)、儲存介質(DVD軟體、錄影帶等，參照圖20B)、車輛類(自行車等，參照圖20D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣服、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖20E和圖20F)等。
當將根據本發明的一個方式的RF裝置4000固定到物品時，將其安裝在印刷電路板上、附著到物品的 表面上或者填埋於物品中。例如，當固定到書本時，將RF裝置嵌入在書本的紙張裡，而當固定到有機樹脂的包裝時，將RF裝置填埋於有機樹脂內部。根據本發明的一個方式的RF裝置4000實現了小型、薄型以及輕量，所以即使在固定到物品中也不會影響到該物品的設計性。另外，藉由將根據本發明的一個方式的RF裝置4000設置於鈔票、硬幣、有價證券類、不記名證券類或證書類等，可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存介質、個人物品、食物類、衣服、生活用品類或電子裝置等中設置根據本發明的一個方式的RF裝置，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個方式的RF裝置，可以防止盜竊等而提高安全性。
如上所述，藉由將根據本發明的一個方式的RF裝置應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等的工作的功耗，因此能夠使最大通信距離長。另外，即使在關閉電力供應的狀態下，也可以在極長的期間保持資料，所以上述RF裝置適用於寫入或讀出的頻率低的用途。
實施例1
在本實施例中，對可以用於閘極絕緣膜的氧化鉿進行X射線繞射(XRD：X-Ray Diffraction)測量。
首先，對測量樣本進行說明。
在如下條件下利用PECVD法在矽晶圓上形成厚度為5nm的氧氮化矽膜：以流量為1sccm的矽烷(SiH4)及流量為800sccm的一氧化二氮(N2O)為原料氣體，反應室的壓力為200Pa，基板溫度為350℃，使用60MHz的高頻電源將150W的高頻功率供應到平行平板電極。
接著，在如下條件下利用濺射法在氧氮化矽膜上形成厚度為30nm的氧化鉿膜：使用氧化鉿靶材，作為成膜氣體使用氬(Ar)氣體、氧(O2)氣體(氧比例為0%：流量為50sccm的氬氣體、氧比例為50%：流量為25sccm的氬氣體及流量為25sccm的氧氣體、或者氧比例為100%：流量為50sccm的氧氣體)，壓力為0.6Pa，基板溫度為100℃、200℃或350℃，施加2.5kW的RF功率。
下面，圖21示出利用out-of-plane法對上述樣本的XRD光譜進行測量的結果。在圖21中，縱軸為X射線繞射強度(任意單位)，橫軸為繞射角2θ(deg.)。另外，在XRD光譜的測量中，使用Bruker AXS公司製造的X射線繞射裝置D8 ADVANCE。
由圖21可知，在基板溫度為350℃的樣本或氧比例為50%以上的樣本中，在2θ=28°附近觀察到峰值，該峰值起因於氧化鉿(HfO2)的單斜晶系的結晶的(-111)面的繞射。另外，在一部分樣本中，觀察到起因於矽晶圓的矽(Si)的峰值。
基板溫度越高，峰值的強度越大。另外，氧化鉿膜的成膜時的氧的比例越大，峰值的強度越大。由該峰值可知氧化鉿膜晶化。
實施例2
在本實施例中，對可以用於閘極絕緣膜的氧化鉿進行電子自旋(ESR：Electron Spin Resonance)測量。
首先，對測量樣本進行說明。
在如下條件下利用濺射法在石英基板上形成厚度為100nm的氧化鉿膜：使用氧化鉿靶材，作為成膜氣體使用氬(Ar)氣體、氧(O2)氣體(氧比例為0%：流量為50sccm的氬氣體、或者氧比例為50%：流量為25sccm的氬氣體及流量為25sccm的氧氣體)，壓力為0.6Pa，基板溫度為100℃、200℃或350℃，施加2.5kW的RF功率。另外，在成膜之後，在氧氛圍下，以300℃、350℃和400℃中的任何溫度對一部分樣本進行1小時的烘焙處理。
另外，在測量中，在10K的溫度下對氧化鉿膜以垂直照射微波(頻率為9.47GHz，功率為0.1mW)。
起因於氧化鉿的氧缺陷的ESR信號預測到在g值為1.92至1.98處呈現。如圖22所示，在氧比例為0%的條件下形成的氧化鉿膜中，g值為1.92附近的自旋密度大，並且，該自旋密度由於之後的氧氛圍下的烘焙處 理減少，由此可知這起因於氧缺陷。
另外，如表1所示，由藉由拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)的分析可知，與在更多的氧存在的條件(氧比例為50%)下形成的氧化鉿膜相比，在氧比例為0%的條件下形成的氧化鉿膜中，氧的比例小且當成膜時可能混入的氬的比例大。另外，氧化鉿膜的膜密度較佳為8.3g/cm3以上且9.0g/cm3以下。
另一方面，在更多的氧存在的條件(氧比例為50%)下形成的氧化鉿膜中，幾乎觀察不到g值為1.92附近的自旋的密度，如圖23所示，g值為2.00附近(g值為2.00至2.01)的自旋的密度比在氧比例為0%的條件下形成的氧化鉿膜大。這可以估計為起因於過剩的氧。另外，由圖33可知，g值為2.00附近的信號的形狀為非對稱。
實施例3
在本實施例中，藉由熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)對由於在熱氧化膜上形成氧化鉿膜而發生的熱氧化膜的氧釋放進行評價。
首先，對測量樣本進行說明。
對矽晶圓進行熱氧化，在矽晶圓表面形成厚度為100nm的熱氧化膜。以950℃進行4小時的熱氧化，並且該熱氧化的氛圍是包含氧的3vol.%的HCl的氛圍。
接著，在如下條件下利用濺射法在熱氧化膜上形成厚度為20nm的氧化鉿膜：使用氧化鉿靶材，作為成膜氣體使用氬(Ar)氣體、氧(O2)氣體(氧比例為50%：流量為25sccm的氬氣體及流量為25sccm的氧氣體)，壓力為0.6Pa，基板溫度為200℃，施加2.5kW的RF功率。
接著，對所形成的整個氧化鉿膜進行蝕刻。在如下蝕刻條件下進行蝕刻，形成實施例樣本：採用感應耦合電漿(ICP：Inductively Coupled Plasma)蝕刻法，在流量為80sccm的三氯化硼(BCl3)氛圍下，電源功率為450W，偏壓功率為100W，壓力為1.0Pa，基板溫度為70℃。另外，作為比較例樣本，採用在矽晶圓表面形成熱氧化膜而不形成氧化鉿膜的結構。
圖24A示出利用TDS的實施例樣本的基板溫度及質量電荷比(m/z)為32的離子強度，圖24B示出利用TDS的比較例樣本的基板溫度及質量電荷比(m/z)為32的離子強度。另外，作為以m/z=32檢測出的氣體，有 氧氣體(O2)。在本實施例中，將以m/z=32檢測出的氣體都認為氧氣體。
由圖24B可知，在比較例樣本中，即使改變基板溫度也氧氣體的釋放少。另一方面，由圖24A可知，一旦形成氧化鉿膜的實施例樣本在基板溫度為150℃以上且350℃以下左右的範圍內釋放氧氣體。
因此可知，藉由以與氧化物半導體層接觸的方式形成氧化鉿膜，可以對氧化物半導體層供應氧，由此降低氧化物半導體層中的氧缺陷。
實施例4
在本實施例中，作為實施例樣本製造具有與圖3A至圖3C所示的電晶體同樣的結構的電晶體，對電晶體的電特性進行評價。
首先，對實施例樣本的製造方法進行說明。
首先，在HCl氛圍下對矽晶圓進行熱氧化，在矽晶圓表面形成厚度為100nm的熱氧化膜。以950℃進行4小時的熱氧化，並且該熱氧化的氛圍是包含氧的3vol.%的HCl的氛圍。
接著，在如下條件下利用PECVD法在熱氧化膜上形成厚度為300nm的成為基底絕緣膜的氧氮化矽膜：以流量為2.3sccm的矽烷(SiH4)及流量為800sccm的一氧化二氮(N2O)為原料氣體，反應室的壓力為40Pa，基板溫度為400℃，使用27.12MHz的高頻電源， 將50W的高頻功率供應到平行平板電極。
對氧氮化矽膜表面進行拋光處理，然後，在如下條件下利用濺射法形成厚度為20nm的第一氧化物半導體膜：使用In：Ga：Zn=1：3：2(原子數比)的氧化物靶材，作為成膜氣體使用流量為30sccm的氬(Ar)氣體及流量為15sccm的氧(O2)氣體，壓力為0.4Pa，基板溫度為200℃，靶材與基板之間的距離為60mm，施加0.5kW的DC功率。
接著，在如下條件下利用濺射法在第一氧化物半導體膜上形成厚度為15nm的第二氧化物半導體膜：使用In：Ga：Zn=1：1：1(原子數比)的氧化物靶材，作為成膜氣體使用流量為30sccm的氬(Ar)氣體及流量為15sccm的氧(O2)氣體，壓力為0.4Pa，基板溫度為300℃，靶材與基板之間的距離為60mm，施加0.5kW的DC功率。另外，第一氧化物半導體膜及第二氧化物半導體膜以不暴露於大氣的方式連續地形成。
接著，進行加熱處理。在氮氛圍下以450℃進行1小時的加熱處理，然後在氧氛圍下以450℃進行1小時的加熱處理。
接著，在如下條件下利用ICP蝕刻法將第一氧化物半導體膜及第二氧化物半導體膜加工為島狀的第一氧化物半導體膜及第二氧化物半導體膜：流量為60sccm的三氯化硼(BCl3)及流量為20sccm的氯(Cl2)的混合氛圍下，電源功率為450W，偏壓功率為100W，壓力為 1.9Pa，基板溫度為70℃。
接著，在如下條件下利用濺射法在第一氧化物半導體膜及第二氧化物半導體膜上形成厚度為100nm的鎢膜：使用鎢靶材，作為成膜氣體使用流量為80sccm的氬(Ar)氣體，壓力為0.8Pa，基板溫度為230℃，靶材與基板之間的距離為60mm，施加1.0kW的DC功率。
接著，在如下條件下利用ICP蝕刻法對鎢膜進行第一蝕刻：在流量為45sccm的四氟化碳(CF4)氣體、流量為45sccm的氯(Cl2)氣體及流量為55sccm的氧(O2)氣體混合氛圍下，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa，並且，在如下條件下利用ICP蝕刻法對鎢膜進行第二蝕刻：在流量為100sccm的氧(O2)氛圍下，電源功率為2000W，偏壓功率為0W，壓力為3.00Pa，再者，在如下條件下利用ICP蝕刻法對鎢膜進行第三蝕刻：在流量為45sccm的四氟化碳(CF4)氣體、流量為45sccm的氯(Cl2)氣體及流量為55sccm的氧(O2)氣體混合氛圍下，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa，由此形成源極電極及汲極電極。
接著，在如下條件下利用濺射法在第二氧化物半導體膜、源極電極和汲極電極上形成厚度為5nm的第三氧化物半導體膜：使用In：Ga：Zn=1：3：2(原子數比)的氧化物靶材，作為成膜氣體使用流量為30sccm的氬(Ar)氣體及流量為15sccm的氧(O2)氣體，壓力 為0.4Pa，基板溫度為200℃，靶材與基板之間的距離為60mm，施加0.5kW的DC功率。
接著，在如下條件下利用濺射法在第三氧化物半導體膜上形成厚度為20nm的成為第一閘極絕緣膜的氧化鉿膜：使用氧化鉿靶材，作為成膜氣體使用流量為25sccm的氬氣體及流量為25sccm的氧氣體，壓力為0.6Pa，基板溫度為200℃，施加2.5kW的RF功率。
接著，在如下條件下利用PECVD法在氧化鉿膜上形成厚度為15nm的成為第二閘極絕緣膜的氧氮化矽膜：以流量為1sccm的矽烷(SiH4)及流量為800sccm的一氧化二氮(N2O)為原料氣體，反應室的壓力為200Pa，基板溫度為350℃，使用60MHz的高頻電源將150W的高頻功率供應到平行平板電極。
接著，在如下條件下利用濺射法在氧氮化矽膜上形成厚度為30nm的氮化鉭膜：使用氮化鉭靶材，作為成膜氣體使用流量為50sccm的氬(Ar)氣體及流量為10sccm的氮(N2)氣體，壓力為0.6Pa，基板溫度為室溫，施加1.0kW的DC功率，並且，在如下條件下利用濺射法在其上形成厚度為135nm的鎢膜：使用鎢靶材，作為成膜氣體使用流量為100sccm的氬氣體，壓力為2.0Pa，基板溫度為230℃，靶材與基板之間的距離為60mm，施加4.0kW的DC功率。
接著，在如下條件下利用ICP蝕刻法對氮化鉭膜及鎢膜進行第一蝕刻：在流量為55sccm的四氟化碳 (CF4)氣體、流量為45sccm的氯(Cl2)氣體及流量為55sccm的氧(O2)氣體混合氛圍下，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa，並且，在如下條件下利用ICP蝕刻法對氮化鉭膜及鎢膜進行第二蝕刻：在流量為100sccm的氯(Cl2)氛圍下，電源功率為2000W，偏壓功率為50W，壓力為0.67Pa，由此形成閘極電極。
接著，以閘極電極為遮罩，在如下條件下利用ICP蝕刻法將第一閘極絕緣膜、第二閘極絕緣膜、第三氧化物半導體膜加工為島狀的第一閘極絕緣膜、第二閘極絕緣膜、第三氧化物半導體膜：在流量為80sccm的三氯化硼(BCl3)氣體氛圍下，電源功率為450W，偏壓功率為100W，壓力為1.0Pa。
接著，在如下條件下利用濺射法在閘極電極、源極電極及汲極電極上形成厚度為70nm的氧化鋁膜：使用氧化鋁靶材，作為成膜氣體使用流量為25sccm的氬(Ar)氣體及流量為25sccm的氧(O2)氣體，壓力為0.4Pa，基板溫度為250℃，靶材與基板之間的距離為60mm，施加2.5kW的RF功率。
接著，在如下條件下利用PECVD法在氧化鋁膜上形成厚度為300nm的氧氮化矽膜：以流量為5sccm的矽烷(SiH4)及流量為1000sccm的一氧化二氮(N2O)為原料氣體，反應室的壓力為133Pa，基板溫度為325℃，使用13.56MHz的高頻電源，將35W的高頻功率供應 到平行平板電極。
藉由上述製程，製造實施例樣本的電晶體。另外，所製造的電晶體中的通道長度為0.48μm且通道寬度為0.80μm的樣本是實施例樣本A，所製造的電晶體中的通道長度為0.83μm且通道寬度為0.80μm的樣本是實施例樣本B。
接著，在所製造的兩種電晶體中，汲極電壓(Vd：[V])為0.1V或3.0V，對掃描從-3V至3V的閘極電壓(Vg：[V])時的汲極電流(Id：[A])進行測量。圖25A和圖25B示出測量結果。在圖25A和圖25B中，實線示出汲極電壓(Vd：[V])為3V時的測量結果，虛線示出汲極電壓(Vd：[V])為0.1V時的測量結果，橫軸示出閘極電壓(Vg：[V])，左邊的縱軸示出汲極電流(Id：[A])。另外，圖25A和圖25B還示出汲極電壓(Vd：[V])為0.1V時的移動率的測量結果，右邊的縱軸示出移動率(μFE：cm2/Vs)。注意，“汲極電壓(Vd：[V])”是指以源極為基準時的汲極與源極之間的電位差，“閘極電壓(Vg：[V])”是指以源極為基準時的閘極與源極之間的電位差。此外，圖25A示出實施例樣本A的電晶體的測量結果，圖25B示出實施例樣本B的電晶體的測量結果。
由圖25A可知，實施例樣本A的電晶體的汲極電壓(Vd：[V])為0.1V時的S值為77.2mV/dec.，移動率為6.2cm2/Vs。另外，由圖25B可知，實施例樣本B 的電晶體的汲極電壓(Vd：[V])為0.1V時的S值為71.8mV/dec.，移動率為7.4cm2/Vs。
下面，在所製造的實施例樣本A的電晶體中，在如下條件下進行應力測試：源極電壓(Vs：[V])及汲極電壓(Vd：[V])為0V，以150℃的溫度，時間為1小時，閘極電壓(Vg：[V])為3.3V。圖26A示出測量結果。圖26A示出汲極電壓(Vd：[V])為0.1V及3.0V時的測量結果，橫軸示出閘極電壓(Vg：[V])，縱軸示出汲極電流(Id：[A])。另外，關於圖中的實線，從閘極電壓為0V的一側按順序示出Vd=3V時的應力測試之前、Vd=0.1V時的應力測試之前、Vd=3V時的應力測試之後、Vd=0.1V時的應力測試之後的測量結果。
另外，在所製造的實施例樣本A的電晶體中，在如下條件下進行應力測試：源極電壓(Vs：[V])及汲極電壓(Vd：[V])為0V，以150℃的溫度，時間為1小時，閘極電壓(Vg：[V])為-3.3V。圖26B示出測量結果。圖26B示出汲極電壓(Vd：[V])為0.1V及3.0V時的測量結果，橫軸示出閘極電壓(Vg：[V])，縱軸示出汲極電流(Id：[A])。另外，關於圖中的實線，從閘極電壓為0V的一側按順序示出Vd=3V時的應力測試之後、Vd=3V時的應力測試之前、Vd=0.1V時的應力測試之後、Vd=0.1V時的應力測試之前的測量結果。
如圖26A所示，汲極電壓(Vd：[V])為3.0V時的臨界電壓的變化量△Vth為0.34V。另外，如圖 26B所示，汲極電壓(Vd：[V])為3.0V時的臨界電壓的變化量△Vth為0.03V。由圖26A、圖26B可知，實施例樣本A的臨界電壓的變化量小且可靠性高。
實施例5
在本實施例中，對根據閘極絕緣膜的疊層及第三氧化物半導體膜的有無的電特性的差異進行評價。
首先，對實施例樣本的製造方法進行說明。
首先，對矽晶圓進行熱氧化，在矽晶圓表面形成厚度為100nm的熱氧化膜。以950℃進行4小時的熱氧化，並且該熱氧化的氛圍是包含氧的3vol.%的HCl的氛圍。
接著，在如下條件下利用PECVD法在熱氧化膜上形成厚度為300nm的成為基底絕緣膜的氧氮化矽膜：以流量為2.3sccm的矽烷(SiH4)及流量為800sccm的一氧化二氮(N2O)為原料氣體，反應室的壓力為40Pa，基板溫度為400℃，使用27.12MHz的高頻電源，將50W的高頻功率供應到平行平板電極。
對氧氮化矽膜表面進行拋光處理，然後，在如下條件下利用濺射法形成厚度為20nm的第一氧化物半導體膜：使用In：Ga：Zn=1：3：4(原子數比)的氧化物靶材，作為成膜氣體使用流量為30sccm的氬(Ar)氣體及流量為15sccm的氧(O2)氣體，壓力為0.4Pa，基板溫度為200℃，靶材與基板之間的距離為60mm，施加 0.5kW的DC功率。
接著，在如下條件下利用濺射法在第一氧化物半導體膜上形成厚度為15nm的第二氧化物半導體膜：使用In：Ga：Zn=1：1：1(原子數比)的氧化物靶材，作為成膜氣體使用流量為30sccm的氬(Ar)氣體及流量為15sccm的氧(O2)氣體，壓力為0.4Pa，基板溫度為300℃，靶材與基板之間的距離為60mm，施加0.5kW的DC功率。另外，第一氧化物半導體膜及第二氧化物半導體膜以不暴露於大氣的方式連續地形成。
接著，進行加熱處理。在氮氛圍下以450℃進行1小時的加熱處理，然後在氧氛圍下以450℃進行加熱處理。
接著，在如下條件下利用ICP蝕刻法將第一氧化物半導體膜及第二氧化物半導體膜加工為島狀的第一氧化物半導體膜及第二氧化物半導體膜：流量為60sccm的三氯化硼(BCl3)及流量為20sccm的氯(Cl2)的混合氛圍下，電源功率為450W，偏壓功率為100W，壓力為1.9Pa，基板溫度為70℃。
接著，在如下條件下利用濺射法在第一氧化物半導體膜及第二氧化物半導體膜上形成厚度為100nm的鎢膜：使用鎢靶材，作為成膜氣體使用流量為80sccm的氬(Ar)氣體，壓力為0.8Pa，基板溫度為230℃，靶材與基板之間的距離為60mm，施加1.0kW的DC功率。
接著，在如下條件下利用ICP蝕刻法對鎢膜 進行第一蝕刻：在流量為45sccm的四氟化碳(CF4)氣體、流量為45sccm的氯(Cl2)氣體及流量為55sccm的氧(O2)氣體混合氛圍下，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa，並且，在如下條件下利用ICP蝕刻法對鎢膜進行第二蝕刻：在流量為100sccm的氧(O2)氛圍下，電源功率為2000W，偏壓功率為0W，壓力為3.00Pa，再者，在如下條件下利用ICP蝕刻法對鎢膜進行第三蝕刻：在流量為45sccm的四氟化碳(CF4)氣體、流量為45sccm的氯(Cl2)氣體及流量為55sccm的氧(O2)氣體混合氛圍下，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa，由此形成源極電極及汲極電極。
接著，在如下條件下利用濺射法在第二氧化物半導體膜、源極電極和汲極電極上形成厚度為5nm的第三氧化物半導體膜：使用In：Ga：Zn=1：3：2(原子數比)的氧化物靶材，作為成膜氣體使用流量為30sccm的氬(Ar)氣體及流量為15sccm的氧(O2)氣體，壓力為0.4Pa，基板溫度為200℃，靶材與基板之間的距離為60mm，施加0.5kW的DC功率。
接著，在如下條件下利用濺射法在第三氧化物半導體膜上形成厚度為20nm的成為第一閘極絕緣膜的氧化鉿膜：使用氧化鉿靶材，作為成膜氣體使用流量為25sccm的氬氣體及流量為25sccm的氧氣體，壓力為0.6Pa，基板溫度為200℃，施加2.5kW的RF功率。
接著，在如下條件下利用PECVD法在氧化鉿膜上形成厚度為15nm的成為第二閘極絕緣膜的氧氮化矽膜：以流量為1sccm的矽烷(SiH4)及流量為800sccm的一氧化二氮(N2O)為原料氣體，反應室的壓力為200Pa，基板溫度為350℃，使用60MHz的高頻電源將150W的高頻功率供應到平行平板電極。
接著，在如下條件下利用濺射法在氧氮化矽膜上形成厚度為30nm的氮化鉭膜：使用氮化鉭靶材，作為成膜氣體使用流量為50sccm的氬(Ar)氣體及流量為10sccm的氮(N2)氣體，壓力為0.6Pa，基板溫度為室溫，施加1.0kW的DC功率，並且，在如下條件下利用濺射法在其上形成厚度為135nm的鎢膜：使用鎢靶材，作為成膜氣體使用流量為100sccm的氬氣體，壓力為2.0Pa，基板溫度為230℃，靶材與基板之間的距離為60mm，施加4.0kW的DC功率。
接著，在如下條件下利用ICP蝕刻法對氮化鉭膜及鎢膜進行第一蝕刻：在流量為55sccm的四氟化碳(CF4)氣體、流量為45sccm的氯(Cl2)氣體及流量為55sccm的氧(O2)氣體混合氛圍下，電源功率為3000W，偏壓功率為110W，壓力為0.67Pa，並且，在如下條件下利用ICP蝕刻法對氮化鉭膜及鎢膜進行第二蝕刻：在流量為100sccm的氯(Cl2)氛圍下，電源功率為2000W，偏壓功率為50W，壓力為0.67Pa，由此形成閘極電極。
接著，使用遮罩，在如下條件下利用ICP蝕刻法將第一閘極絕緣膜、第二閘極絕緣膜、第三氧化物半導體膜加工為島狀的第一閘極絕緣膜、第二閘極絕緣膜、第三氧化物半導體膜：在流量為80sccm的三氯化硼(BCl3)氣體氛圍下，電源功率為450W，偏壓功率為100W，壓力為1.0Pa。
接著，在如下條件下利用濺射法在閘極電極、源極電極及汲極電極上形成厚度為70nm的氧化鋁膜：使用氧化鋁靶材，作為成膜氣體使用流量為25sccm的氬(Ar)氣體及流量為25sccm的氧(O2)氣體，壓力為0.4Pa，基板溫度為250℃，靶材與基板之間的距離為60mm，施加2.5kW的DC功率。
接著，在如下條件下利用PECVD法在氧化鋁膜上形成厚度為300nm的氧氮化矽膜：以流量為5sccm的矽烷(SiH4)及流量為1000sccm的一氧化二氮(N2O)為原料氣體，反應室的壓力為133Pa，基板溫度為325℃，使用13.56MHz的高頻電源，將35W的高頻功率供應到平行平板電極。
藉由上述製程，製造實施例樣本的電晶體。另外，所製造的電晶體中的通道長度為0.47μm且通道寬度為1.0μm的樣本是實施例樣本C。此外，實施例樣本C的閘極絕緣膜只有第一閘極絕緣膜(不設置第二閘極絕緣膜)且其他結構與實施例樣本C相同的樣本是比較例樣本D，不設置實施例樣本C的第三氧化物半導體膜且其他結 構與實施例樣本C相同的樣本是比較例樣本E。
接著，在所製造的三種電晶體中，汲極電壓(Vd：[V])為0.1V或3.0V，對掃描從-3V至3V的閘極電壓(Vg：[V])時的汲極電流(Id：[A])進行測量。圖27至圖29示出測量結果。在圖27至圖29中，實線示出汲極電壓(Vd：[V])為3V時的測量結果，虛線示出汲極電壓(Vd：[V])為0.1V時的測量結果，橫軸示出閘極電壓(Vg：[V])，左邊的縱軸示出汲極電流(Id：[A])。另外，圖27至圖29還示出汲極電壓(Vd：[V])為0.1V時的移動率的測量結果，右邊的縱軸示出移動率(μFE：cm2/Vs)。此外，圖27示出實施例樣本C的電晶體的測量結果，圖28示出比較例樣本D的電晶體的測量結果，圖29示出比較例樣本E的電晶體的測量結果。
由圖27至圖29可知，只有實施例樣本C具有電晶體的開關特性。另外，在閘極絕緣膜只有氧化鉿膜的情況下，當不設置第三氧化物半導體膜時不能獲得電晶體的開關特性。

Claims (8)

  1. 一種半導體裝置，包括：電晶體，包括：包括第一區域、第二區域、和第三區域的基底絕緣膜，其中，該第二區域位於該第一區域和該第三區域之間並具有凸部；該基底絕緣膜的該凸部上的第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；分別在該第二氧化物半導體膜上並與該第二氧化物半導體膜接觸的源極電極及汲極電極；在該第二氧化物半導體膜的頂面和側面上，與該第二氧化物半導體膜的該頂面和該側面接觸，並與該源極電極的側面和該汲極電極的側面接觸的第三氧化物半導體膜；該第三氧化物半導體膜上的第一閘極絕緣膜；以及該第一閘極絕緣膜上的第一閘極電極，其中：該基底絕緣膜的該第一區域和該第三區域上的該第一閘極電極的下面的位置低於該第二氧化物半導體膜的下面。
  2. 一種半導體裝置，包括：電晶體，包括：包括第一區域、第二區域、和第三區域的基底絕緣膜，其中，該第二區域位於該第一區域和該第三區域之間並具有凸部；該基底絕緣膜的該凸部上的第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；分別在該第二氧化物半導體膜上並與該第二氧化物半導體膜接觸的源極電極及汲極電極；在該第二氧化物半導體膜的頂面和側面上，與該第二氧化物半導體膜的該頂面和該側面接觸，並與該源極電極的側面和該汲極電極的側面接觸的第三氧化物半導體膜；該第三氧化物半導體膜上的第一閘極絕緣膜；以及該第一閘極絕緣膜上的第一閘極電極，其中：該第一閘極絕緣膜包括氧化物，該氧化物包含鉿、鋁、鉭、鋯中的至少任一種；以及該基底絕緣膜的該第一區域和該第三區域上的該第一閘極電極的下面的位置低於該第二氧化物半導體膜的下面。
  3. 一種半導體裝置，包括：電晶體，包括：包括第一區域、第二區域、和第三區域的基底絕緣膜，其中，該第二區域位於該第一區域和該第三區域之間並具有凸部；該基底絕緣膜的該凸部上的第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；分別在該第二氧化物半導體膜上並與該第二氧化物半導體膜接觸的源極電極及汲極電極；在該第二氧化物半導體膜的頂面和側面上，與該第二氧化物半導體膜的該頂面和該側面接觸，並與該源極電極的側面和該汲極電極的側面接觸的第三氧化物半導體膜；該第三氧化物半導體膜上的第一閘極絕緣膜；該第一閘極絕緣膜上的第二閘極絕緣膜；以及該第一閘極絕緣膜上的第一閘極電極，其中：該基底絕緣膜的該第一區域和該第三區域上的該第一閘極電極的下面的位置低於該第二氧化物半導體膜的下面。
  4. 一種半導體裝置，包括：電晶體，包括：包括第一區域、第二區域、和第三區域的基底絕緣膜，其中，該第二區域位於該第一區域和該第三區域之間並具有凸部；該基底絕緣膜的該凸部上的第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；分別在該第二氧化物半導體膜上並與該第二氧化物半導體膜接觸的源極電極及汲極電極；在該第二氧化物半導體膜的頂面和側面上，與該第二氧化物半導體膜的該頂面和該側面接觸，並與該源極電極的側面和該汲極電極的側面接觸的第三氧化物半導體膜；該第三氧化物半導體膜上的第一閘極絕緣膜；該第一閘極絕緣膜上的第二閘極絕緣膜；以及該第一閘極絕緣膜上的第一閘極電極，其中：該第一閘極絕緣膜包括氧化物，該氧化物包含鉿、鋁、鉭、鋯中的至少任一種；以及該基底絕緣膜的該第一區域和該第三區域上的該第一閘極電極的下面的位置低於該第二氧化物半導體膜的下面。
  5. 如請求項1至4中任一項之半導體裝置，其中，該源極電極及該汲極電極分別與該第二氧化物半導體膜的該側面接觸。
  6. 如請求項1至4中任一項之半導體裝置，其中，該基底絕緣膜的該第一區域和該第三區域上的該第一閘極電極的該下面的位置低於該第一氧化物半導體膜的下面。
  7. 如請求項1至4中任一項之半導體裝置，其中，該第一氧化物半導體膜、該第二氧化物半導體膜、和該第三氧化物半導體膜中的每一個包括銦、鎵、和鋅。
  8. 如請求項1至4中任一項之半導體裝置，其中，該第一閘極絕緣膜包括結晶。
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