TWI674665B - 半導體結構暨其形成方法 - Google Patents

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Abstract

本發明公開了一種用於形成3D記憶體的階梯結構的方法。該方法包括：提供基底、在該基底上形成交互堆疊層，在該交互堆疊層的表面上形成多個塊區，形成第一多個階梯結構以裸露出每一該塊區中數量為第一數量的最頂部堆疊層部分，以及在每一該塊區中的第二多個階梯結構處去除該第一數量的堆疊層。

Description

半導體結構暨其形成方法
本發明的實施例涉及三維(3D)記憶體元件及其製作方法。
通過改進製造技術、電路設計、編程演算法和製程而使平面記憶體單元縮小到了更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製作技術變得更加困難，而且成本更加高昂。結果，平面記憶體單元的存儲密度接近上限。
3D記憶體架構能夠解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列以及用於控制通往和來自記憶體陣列的信號的週邊元件。3D記憶體架構可以包括佈置在基底上的字元線的堆疊層，其中，多個半導體通道穿過字元線並與字元線相交進入基底。字元線與半導體通道的交點形成了記憶體單元。
本揭露書中描述了用於形成3D記憶體元件的階梯結構的方法實施例。所公開的結構和方法提供了很多益處，其包括但不限於降低了3D記憶體元件的製作複雜性和製造成本。
本揭露書公開了用於形成三維(3D)記憶體元件中的階梯結構的方 法。所述方法可包括在基底上形成交互堆疊層以及使用第一重複蝕刻-修整製程在所述交互堆疊層的塊區部位中形成第一多個第一階梯結構。所述方法還包括使用第二重複蝕刻-修整製程通過在每個所述第一階梯結構上疊加第三階梯結構而在塊區部位形成第一多個第二階梯結構。此外，上述方法還可包括在第二多個第二階梯結構處去除多個臺階。
在一些實施例中，所提出的半導體結構包括基底以及設置在所述基底上的第一多個堆疊層，其中所述第一多個堆疊層具有數量為第一數量的堆疊層。所述半導體結構更包括設置在所述第一多個堆疊層上的第二多個堆疊層，其中所述第二多個堆疊層具有數量為所述第一數量的堆疊層。所述半導體結構更包括設置在所述基底上的第一階梯結構以及與所述第一階梯結構水平毗鄰的第二階梯結構。所述第一階梯結構的臺階裸露出所述第一多個堆疊層中的堆疊層部分。所述第二階梯結構的臺階裸露出所述第二多個堆疊層中的堆疊層部分。所述第一階梯結構包括第一水平方向上數量為第二數量的臺階以及第二水平方向上數量為第三數量的臺階。
在所述半導體結構的一些實施例中，所述第二階梯結構更包括第一水平方向上數量為第二數量的臺階以及第二水平方向上數量為第三數量的臺階。
在所述半導體結構的一些實施例中，第一階梯結構的頂部臺階比第二階梯結構的頂部臺階低至少第一數量的級。
在所述半導體結構的一些實施例中，所述第一數量等於臺階的所述第二數量和所述第三數量的乘積。
在所述半導體結構的一些實施例中，所述第一水平方向上的所述第一階梯結構和所述第二階梯結構的每個臺階是第三數量的級。
在所述半導體結構的一些實施例中，所述第二水平方向上的所述第 一階梯結構和所述第二階梯結構的每個臺階是一級。
在所述半導體結構的一些實施例中，所述第一多個堆疊層或所述第二多個堆疊層中的每個堆疊層包括絕緣材料層和導電材料層。
在所述半導體結構的一些實施例中，導電材料層包括鎢、多晶矽、矽化物、鎳、鈦、鉑、鋁、氮化鈦、氮化鉭或氮化鎢中的一或多者。
在一些實施例中，所公開的形成半導體結構的方法包括在基底上形成多個堆疊層以及形成第一多個階梯結構，其中每個階梯結構的臺階裸露出所述多個堆疊層中的堆疊層的部分。所述第一多個階梯結構的形成步驟包括：使用第一掩模堆疊層去除所述多個堆疊層中一或多個頂部堆疊層部分，修整所述第一掩模堆疊層，以及重複上述去除和修整步驟以形成每個階梯結構的第一水平方向上數量為第一數量的臺階。所述方法更包括形成第二掩模堆疊層以覆蓋第二多個階梯結構並從所述第一多個階梯結構中裸露出第三多個階梯結構，其中每個所述第二多個階梯結構都與所述第三多個階梯結構中對應的階梯結構相鄰。所述方法還包括使用所述第二掩模堆疊層去除所述多個堆疊層中數量為第二數量的堆疊層。
在所述方法的一些實施例中，所述第一多個階梯結構的形成步驟更包括：形成第三掩模堆疊層以覆蓋第一水平方向上的第一多個階梯結構、使用所述第三掩模堆疊層去除所述多個堆疊層中一或多個頂部堆疊層部分、修整所述第三掩模堆疊層、以及依次重複上述去除和修整步驟，以形成每個階梯結構在第二水平方向上數量為第三數量的臺階。
在所述方法的實施例中，所述第三多個階梯結構中的階梯結構的頂部臺階比來所述第二多個階梯結構中的階梯結構的頂部臺階低至少第二數量的級。
在所述方法的一些實施例中，所述方法中使用的第二數量等於或者 大於所述方法中使用的第一和第三數量的乘積。
在所述方法的一些實施例中，所述第一、第二和第三掩模堆疊層的形成步驟包括使用光刻製程。
在所述方法的一些實施例中，去除所述多個堆疊層中數量為第二數量的堆疊層包括乾蝕刻、濕蝕刻或其組合。
在所述方法的一些實施例中，修整所述第一掩模堆疊層的步驟包括從所述第一掩模堆疊層的邊界向內且遞增地蝕刻所述第一掩模堆疊層。
在所述方法的一些實施例中，形成所述多個堆疊層的步驟包括使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿輔助CVD(PECVD)、濺鍍、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)或以上的組合來沉積每個堆疊層。
在一些實施例中，所公開的記憶體元件包括基底、設置在所述基底上的第一多個堆疊層、以及設置在所述第一多個堆疊層上的第二多個堆疊層。此外，豎直記憶體串可以延伸通過所述第一多個堆疊層和第二多個堆疊層，且第一階梯結構和第二階梯結構可以被設置成與所述豎直記憶體串相鄰，其中所述第一階梯結構裸露出所述第一多個堆疊層中的每個堆疊層部分，而所述第二階梯結構裸露出所述第二多個堆疊層中的每個堆疊層部分，其中所述第一階梯結構與所述第二階梯結構水準毗鄰。每個所述第一階梯結構和第二階梯結構都可包括第一水平方向上數量為第一數量的臺階以及第二水平方向上數量為第二數量的臺階。
在所述記憶體元件的一些實施例中，所述第一多個堆疊層和所述第二多個堆疊層中的每個堆疊層都包括與所述記憶體串部分接觸的導電層。
在所述記憶體元件的一些實施例中，所述第一水平方向上數量為所述第一數量的臺階中的每一者都是第二數量的級，而所述第二水平方向上數量 為第二數量的臺階中的每一者都是一級。
在所述記憶體元件的一些實施例中，所述第一階梯結構的頂部臺階比所述第二階梯結構的頂部臺階低至少第三數量的級，其中所述第三數量等於或者大於所述第一和第二數量的乘積。
本領域技術人員根據本公開的說明書、申請專利範圍和附圖能夠理解本公開的其它方面。
100‧‧‧3D記憶體元件
101~107‧‧‧區
110‧‧‧堆疊層儲存區
112‧‧‧階梯區
150‧‧‧掩膜堆疊層
250,252,254‧‧‧最頂部SC層
322,324,344‧‧‧階梯
400‧‧‧3D記憶體元件
460‧‧‧掩膜堆疊層
501,503‧‧‧階梯結構
x‧‧‧第一水平方向
y‧‧‧第二水平方向
a‧‧‧第一橫向尺寸
b‧‧‧第二橫向尺寸
610,620,630,640,650,660‧‧‧步驟
被併入本文並形成說明書的一部分的附圖例示了本發明公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的技術人員能夠做出和使用本發明公開技術。
第1圖示出了根據一些實施例的示例性3D記憶體結構的頂視圖。
第2A圖示出了根據一些實施例在每個塊區中形成了第一階梯結構之後的示例性3D記憶體結構的頂視圖。
第2B圖示出了根據一些實施例的塊區的3D視圖。
第3A圖示出了根據一些實施例在每個塊區中形成了第二階梯結構之後的示例性3D記憶體結構的頂視圖。
第3B圖示出了根據一些實施例的塊區的3D視圖。
第4圖示出了根據一些實施例的示例性3D記憶體結構的頂視圖。
第5圖示出了根據一些實施例的塊區的3D視圖。
第6圖示出了根據一些實施例用於形成3D記憶體元件的示例性方法的流程圖。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本發明公開之技術還可以用於多種其它應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這類用詞未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一個或多個」可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「所述」的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語「基於」理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的額外因素，其同樣至少部分地取決於上下文上下文。
應當容易理解，本揭露書中的「在…上」、「在…上方」和「在…之上」的含義應當以最廣義的方式來解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有中介特徵或層的含義。此外，「在…上方」或「在…之上」不僅表示「在」某物「上方」或「之上」，而且還可以包括其「在」某物「上方」或「之上」且其間沒有中介特徵或層(即直接在某物上)的含義。
此外，諸如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的位向以外的在設備使用或操作中的不同位向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語「基底」是指向其上增加後續材料層的材料。基底包括頂面和底面。基底的頂面是形成半導體元件處，並且因此半導體元件形成在基底的頂側。底面與頂面相對並且因此基底的底側會與基底的頂側相對。基底自身可以被圖案化。加設在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括廣泛的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度區域的材料部分。層具有頂側和底側，其中層的底側相對接近基底而頂側相對遠離襯底。層可以在下方或上方結構的整體上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構厚度的均質或非均質連續結構區域。例如，層可以位於在連續結構的頂面和底面之間或在頂面和底面處的任何水平面對之間。層可以水準、豎直和/或沿著傾斜表面延伸。基底可以是層，在其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一或多個導體和接觸層(其中形成接觸點、互連線和/或通孔)和一個或多個介電層。
如本文使用的，術語「標稱/標稱地」是指在產品或過程的設計階段期間用於設置部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的範圍。該些數值的範圍可能是由於製造過程或容限中的輕微變化導 致的。如本文使用的，術語「大約」指的是可以根據與主題半導體元件相關聯的特定技術節點而改變的給定量值。基於特定的技術節點，術語「大約」可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
在本揭露書中，術語「水平/水平地/橫向/橫向地」是指大體上平行於基底的橫向表面。
如本文使用的，術語「3D記憶體元件」是指一種半導體元件，其在橫向方位的基底上具有豎直位向的記憶體單元電晶體串(在本文中被稱為「記憶體串」，例如NAND記憶體串)，以使得所述記憶體串相對於基底在豎直方向上延伸。如本文使用的，術語「豎直/豎直地」是指大體上垂直於基底的表面。
在一些實施例中，NAND串或3D記憶體元件包括豎直延伸通過多個導體/介電層對的半導體通道(如矽通道)，其中，所述的半導體通道為介電質堆疊層所包圍。多個導體/介電層對在文中又被稱為「導體/介電質交互堆疊層」。導體/介電質交互堆疊層的導體層可以作為字元線(電連接一或多個控制閘)。字元線與半導體通道的交點形成了記憶體單元。豎直方向記憶體串需要字元線和存取線之間的電連接(例如與後段製程(BEOL)互連)，以能夠沿記憶體串或者在3D記憶體元件中選擇每個記憶體單元進行寫入或讀取功能，其中，所述的電連接是通過在多個導體/介電質對處形成階梯結構而提供的。
本發明所提出的一種用於形成階梯結構的示例性方法包括對導體/介電質交互堆疊層重複地應用蝕刻-修整過程。每次蝕刻-修整過程的運作包括蝕刻介電層部分，蝕刻導體層部分，以及修整掩模層。具有多個臺階的階梯結構是通過重複這些動作而形成的，其重複的次數與堆疊層中的導體層數量相同。每個臺階的高度是一級，其相當於導體/介電層的總厚度。
在互連結構形成的過程之後，階梯結構可以在字元線和存取線之間 提供電連接，以控制記憶體串(半導體通道)。階梯結構中的每個導體/介電質堆疊層都會與記憶體串的部分相交。互連結構形成過程的範例包括在階梯結構上設置或者以其它的方式來沉積諸如氧化矽、旋塗介電質或者硼磷矽玻璃(BPSG)的第二絕緣材料，並對第二絕緣材料進行平坦化，裸露出階梯結構中的每個導體層，以在平坦化的第二絕緣材料中開出多個接觸孔，並且採用諸如氮化鈦和鎢等一或多種導電材料來填充所述接觸孔，以形成多個豎直的互連存取結構(via)。
在3D記憶體元件中，在3D記憶體元件的堆疊層儲存區中沿著記憶體串豎直堆疊用於儲存資料的記憶體單元。堆疊層儲存區包括記憶體串。3D記憶體元件可以包括多個與堆疊層儲存區相鄰設置的階梯結構，以達到如散出型(fan-out)字元線設置之目的。隨著對更高儲存容量的需求持續提高，階梯結構的豎直級數也會增加。故此要如何在製造產能和製程複雜性/成本之間取得平衡是業界的一項挑戰。
在本揭露書中，階梯結構是指一組表面，其包括至少兩個水平面(例如沿著x-y平面)和至少兩個(例如第一和第二)豎直面(例如沿著z軸)，以使每個水平面鄰接從該水平面的第一邊緣向上延伸的第一豎直面，並且鄰接從所述水平面的第二邊緣向下延伸的第二豎直面。每個水平面都稱為該階梯結構的「臺階」。在本揭露書中，水平方向可以是指平行於基底(例如用來提供製作平臺讓結構形成於其上的基底)的頂面方向(例如x軸或y軸)，而豎直方向可以是指垂直於所述結構頂面的方向(例如z軸)。
階梯結構可以通過使用形成於介電質堆疊層上的掩模層來重複蝕刻每個堆疊層而形成的，其中的每個堆疊層在本揭露書中又稱為階梯結構的「階梯層」(或「SC層」)。階梯結構的臺階裸露出多個堆疊層(例如，SC層)的頂面部分。在本揭露書中，多個堆疊層中的堆疊層(例如，SC層)為一級。換言 之，每個堆疊層在豎直方向上都是一級的高度。
第1圖示出了3D記憶體元件100的頂視圖。3D記憶體元件100包括形成在基底上的多個SC層。多個SC層的頂面包括堆疊層儲存區110以及與堆疊層儲存區110相鄰的階梯區112。在一些實施例中，會有超過一個的階梯區112與堆疊層儲存區110相鄰。形成在SC層表面部分上的掩模堆疊層150會覆蓋堆疊層儲存區110以及階梯區11部分2。在一些實施例中，掩模堆疊層150沿著第一水平方向(例如x方向)大範圍地覆蓋階梯區112。在一些實施例中，掩模堆疊層150會覆蓋多個階梯區部分。掩模堆疊層150的形成會在階梯區112界定出多個指狀區(例如區101、103、105、107……等)。之後，3D記憶體元件100可以被分成多個塊區(例如，區102、104、106……等)，其中每個塊區包括堆疊層儲存區110的部分、第一指狀區的部分、第二指狀區的部分、以及位於階梯區112內的第一和第二指狀區之間且從掩模堆疊層150裸露出的區域。
在一些實施例中，基底可以包括用於支撐所述3D記憶體元件的任何適當材料。例如，基底可以包括矽、矽鍺、碳化矽、覆矽絕緣體(SOI)、覆鍺絕緣體(GOI)、玻璃、氮化鎵、砷化鎵、任何適當III-V化合物、任何其它適當材料和/或它們的組合。
在一些實施例中，每個SC層都可包括具有第一材料層和第二材料層的介電層對。在一些實施例中，第一材料層和第二材料層在基底上的高度大致相同，使得一組介電層對可以形成一個臺階。在一些實施例中，每個SC層的厚度可以彼此相同或不同。第一材料層可以是包括氧化矽的絕緣層，第二材料層可以是包括氮化矽的犧牲層。在一些實施例中，犧牲層會被導電材料層(例如閘極金屬材料)替換，以形成3D記憶體元件的字元線。在一些實施例中，第二材料層可以是導電材料層。在一些實施例中，犧牲層可以包括不同於絕緣材料層的任何適當材料。例如，犧牲層可以包括多晶矽、氮化矽、多晶鍺、多晶鍺 矽、任何其它適當材料和/或其組合中的一或多者。在一個實施例中，犧牲層可以包括氮化矽。絕緣層可以包括任何適當絕緣材料，如氧化矽或氧化鋁。導電材料層可以包括任何適當導電材料。在一些實施例中，導電材料層包括鎢、多晶矽、矽化物、鎳、鈦、鉑、鋁、氮化鈦、氮化鉭、氮化鎢、任何其它適當材料和/或其組合中的一或多者。絕緣材料層、犧牲材料層和導電材料層的形成可以包括任何適當的沉積方法，例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿輔助CVD(PECVD)、濺鍍、有機金屬化學氣相沉積(MOCVD)、原子層沉積(ALD)、任何其它適當沉積方法和/或它們的組合。
在一些實施例中，掩模堆疊層150可以包括光阻(PR)或碳基的聚合物材料。在一些實施例中，覆蓋在堆疊層儲存區110和階梯區112的掩模堆疊層150部分是使用包括光刻製程或是蝕刻製程中一或多種的圖案化製程形成的。
第2A-2B圖是具有設置在階梯區112內位於每一塊區(例如，區102、104、106……等)部分處的多個第一階梯結構的3D記憶體元件200的頂視圖和對應的3D視圖。第一階梯結構至少沿著第二水平方向(例如y方向)設置在階梯區112處的每一塊區的每一側邊，其中第二水平方向垂直于第一水平方向(例如x方向)。第一階梯結構是通過使用掩模堆疊層150對3D記憶體元件100重複進行蝕刻-修整製程而形成的，其中，該蝕刻-修整製程可以包括蝕刻製程和修整製程。在一些實施例中，蝕刻-修整製程可以包括多個蝕刻或修整過程。如第2A圖所示，第一階梯結構包括分別形成于每個塊區的各側邊的三個臺階，其中該三個臺階中的每一個臺階都為一級。第一階梯結構使3D記憶體元件200的三個最頂部SC層250、252和254的表面部分暴露。第2B圖示出了第一階梯結構對應的3D視圖，其進一步示出了塊區102。在一些實施例中，第一階梯結構包括位於每個塊區(例如區102)各側上的第一數量(N)的臺階，其中第一數量大於一(N2)，且每個該N個臺階都為一級。在一些實施例中，第一階梯結構使N個最頂部SC層 的表面部分裸露。在一些實施例中，每個塊區都具有形成于第一水平方向上的一側(例如x方向側)以及形成于第二水平方向上各側處(例如y方向側)、數量多於兩個的臺階(N2)。在一些實施例中，每個塊區的各側都包括形成于第二水平方向(例如y方向)上、數量多於兩個的臺階(N2)。在一些實施例中，3D記憶體元件200可以包括與堆疊層儲存區110相鄰的多個階梯區，其中該多個第一階梯結構設置在每個階梯區中。
蝕刻過程可以包括使用任何適當的蝕刻劑(例如濕蝕刻和/或乾蝕刻)依次去除每個SC層的第一材料層和第二材料層。在一些實施例中，使用兩種不同的蝕刻劑分別去除第一材料層和第二材料層。用於第一材料層的蝕刻劑相對於第二層材料層具有較高的蝕刻選擇性，反之亦然。如此，下層的SC層可以起到蝕刻停止層的作用，使得只有單層的SC層被圖案化/蝕刻。在一些實施例中，使用諸如反應性離子蝕刻(RIE)或其它乾蝕刻等的非等向性蝕刻製程來對第一和第二材料層進行蝕刻。在一些實施例中，蝕刻劑包括以四氟化碳(CF4)的氣體或者以六氟乙烷(C2F6)為主的氣體。在一些實施例中，可以在定時濕蝕刻過程中使用一種蝕刻劑去除第一材料層和第二材料層兩者，並且蝕刻劑包括磷酸。文中所描述用來去除堆疊層的方法和蝕刻劑都是示例性的。其它方法和蝕刻劑也在本揭露書的精神和範圍內。
修整過程包括在平行於基底表面的方向上對掩模堆疊層150進行適當的蝕刻(例如等向性乾蝕刻或者濕蝕刻)。通過修整過程從掩模堆疊層150的邊界向內且遞增地蝕刻掩模堆疊層150。掩模堆疊層150的修整量可以與第一階梯結構的每個臺階的第一橫向尺寸直接相關，其中，第一橫向尺寸由第2A圖中虛線之間的間隔“a”表示。在一些實施例中，第一階梯結構中的每個臺階的第一橫向尺寸“a”在第二水平方向上約介於10nm和100nm之間。在一些實施例中，第一階梯結構中的每個臺階的第一橫向尺寸“a”在第一和第二水平方向上均介於 10nm和100nm之間。在一些實施例中，第一階梯結構中的第一臺階的第一橫向尺寸可以不同於第一階梯結構中的另一臺階的另一第一橫向尺寸。
第3A圖示出了具有設置在每個塊區中的各側處的多個第二階梯結構的3D記憶體元件300的頂視圖。在一些實施例中，兩個第二階梯結構設置在每個塊區中，其中第二階梯結構與另一第二階梯結構相鄰。在一些實施例中，兩個第二階梯結構設置在每個塊區中，其中兩個第二階梯結構以第一水平方向平行的水平軸(例如x軸)呈鏡像對稱。形成第二階梯結構的步驟可包括使用掩模堆疊層(未示出)對3D記憶體元件200進行重複的蝕刻-修整過程，其中掩模堆疊層在第一水平方向(例如x方向)上裸露出每個塊區的邊緣，並在第二水平方向(例如y方向)上大範圍地覆蓋3D記憶體元件200。使用包括在蝕刻-修整過程中的一或多個蝕刻製程來去除第一數量(N)的連續SC層，其中該一或多個蝕刻製程包括任何其它的濕/乾蝕刻製程。包括在蝕刻-修整過程中的修整製程會確定出第二階梯結構中每個臺階在第一水平方向的第二橫向尺寸，其中該第二橫向尺寸由第3A圖中虛線之間的間隔“b”表示。在一些實施例中，每個第二階梯結構在第一水平方向(例如x方向)上包括第二數量(P)的臺階，並且在第二水平方向(例如y方向)上包括第一數量(N)的臺階。第一水平方向上的每個P個臺階都具有N級，而第二水平方向上的每個N個臺階都具有一級。在一些實施例中，第一水平方向上的臺階沿第一水平方向具有第二橫向尺寸“b”，而第二水平方向上的其它臺階具有第一橫向尺寸“a”。在一些實施例中，第二階梯結構中的每個臺階的第二橫向尺寸“b”在第一水平方向上可介於10nm和100nm之間。之後，去除掩模堆疊層，以裸露出3D記憶體元件300的頂面。如第3B圖所示，兩個第二階梯結構設置在每個塊區(即區102或104)處，其中每個第二階梯結構在第一水平方向上(例如x方向)會具有十二個臺階(P=12；階梯322、324……以及344)，而在第二水平方向上(例如y方向)會具有三個臺階(N=3)，其中的每個 該十二個臺階(P=12)都具有三級(N=3)，而每個該三個臺階(N=3)都具有一級。多個未裸露的SC層位於每個第二階梯結構下方。在一些實施例中，設置在多個未裸露的SC層上的第二階梯結構包括第一水平方向上(例如x方向)的P個臺階和第二水平方向上(例如y方向)的N個臺階，其中該數量P或N可以是大於一的任何正整數(N2，P2)。第一水平方向(例如x方向)上的每個P個臺階都具有N級，而第二水平方向(例如y方向)上的每個該N個臺階中都具有一級。在一些實施例中，第一水平方向上的每個P個臺階都具有第二橫向尺寸。在一些實施例中，第二水平方向上的每個該N個臺階都具有第一橫向尺寸。在一些實施例中，3D記憶體元件300可以包括與堆疊層儲存區110相鄰的多個階梯區，其中該多個第二階梯結構係設置在每個階梯區中。
第4圖示出了在部分的3D記憶體元件300上形成掩模堆疊層460後的3D記憶體元件400頂視圖。如第4圖所示，掩模堆疊層460會蓋住每個塊區的第二階梯結構，並且裸露出每個塊區中的另一第二階梯結構，其中兩個第二階梯結構係彼此相鄰。在一些實施例中，掩模堆疊層460在第二水平方向(例如y方向)上係覆蓋每個塊區的一半區域。在一些實施例中，掩模堆疊層460在第一水平方向(例如x方向)上大範圍地覆蓋每個塊區部分，並且在第二水平方向(例如y方向)上裸露出每個塊區部分。在一些實施例中，掩模堆疊層460覆蓋3D記憶體元件400中的第一多個第二階梯結構，並且暴露第二多個第二階梯結構，其中該第一多個第二階梯結構中的每一者會與該第二多個第二階梯結構中對應的階梯結構相鄰。在一些實施例中，掩模堆疊層460覆蓋堆疊層儲存區110。在一些實施例中，掩模堆疊層460的材料和形成方式與掩模堆疊層150的材料和形成方式類似。
第5圖示出了在使用蝕刻製程去除3D記憶體元件400中每個塊區的裸露部位的36個(N×P=3×12=36)連續的SC層，之後再接著去除掩模堆疊層460後 的3D記憶體元件500的3D視圖範例。在一些實施例中，蝕刻製程會從3D記憶體元件400的裸露部分去除N×P(NP)個連續的SC層，其中該P和N的數量分別表示了第二階梯結構中沿著第一和第二水平方向的臺階數量。蝕刻製程可以包括任何乾/濕蝕刻製程。如第5圖所示，兩個階梯結構(例如階梯結構501和503)被設置在3D記憶體元件500的每個塊區處，其中兩個階梯結構中的一個(例如階梯結構503)在第一和第二水平方向上的臺階數量均與所設置的另一階梯結構(例如階梯結構501)相同。在一些實施例中，在3D記憶體元件500的每個塊區處設置兩個階梯結構，其中兩個階梯結構中的一個(例如階梯結構501)在水平方向(例如y方向)上毗鄰兩個階梯結構中的另一階梯結構(例如階梯結構503)。在一些實施例中，兩個第二階梯結構設置在每個塊區中，其中第二階梯結構中的一個結構相對於與水平方向(x方向)平行的水平軸(例如x軸)而與第二階梯結構中的另一結構呈鏡像對稱。在一些實施例中，兩個階梯結構設置在3D記憶體元件500的每個塊區處，其中兩個階梯結構中的一個階梯結構(例如階梯結構501)的最頂部SC層(對應於頂部臺階)會比兩個階梯結構中的另一階梯結構(階梯結構503)的最頂部SC層低至少三十六(N×P=3×12=36)級。在一些實施例中，3D記憶體元件500的每個塊區會包含兩個階梯結構，其中兩個階梯結構中的一個階梯結構的最頂部SC層(對應於頂部臺階)會比兩個階梯結構中的另一階梯結構的最頂部SC層低至少N×P(NP)級。在一些實施例中，3D記憶體元件500的每個塊區至少會裸露出72(2×N×P=2×3×12=72)個SC層部分。在一些實施例中，3D記憶體元件500的每個塊區中的所有階梯結構都至少會裸露出N×P的兩倍(2×N×P)個SC層部分。在形成3D元件500之後，可以利用導電層替換每個SC層的犧牲層。階梯結構中的每個導電層會與記憶體串部分接觸，以控制記憶體串的部分(對應於記憶體單元)的操作。
本揭露書的實施例進一步提供了用於形成3D記憶體元件中的階梯結 構的方法。圖6示出了根據一些實施例用於形成3D記憶體元件的示例性方法600。方法600的運作可以用於形成第1-5圖中所示的記憶體元件結構。應當理解，方法600中所示的運作方式並不具有排他性，並且也可以在所示操作中的任何操作之前、之後或之間執行其它操作。在一些實施例中，示例性方法600的一些操作可以被省略，或者可以包括此處為了簡單起見而未描述的其它操作方式。在一些實施例中，方法600的運作可以按照不同順序來執行，和/或可以發生變化。
在步驟610中，提供基底以形成3D記憶體元件。基底可以包括用於形成三維儲存結構的任何適當材料。例如，基底可以包括矽、矽鍺、碳化矽、SOI、GOI、玻璃、氮化鎵、砷化鎵、塑膠片和/或其它適當III-V族化合物。
在步驟620中，在基底上沉積交互堆疊層。交互堆疊層中的每個堆疊層都代表SC層。SC層可以包括具有第一材料層和第二材料層的介電質層對。在一些實施例中，第一材料層可以是絕緣層，而第二材料層可以是犧牲層，或是兩者相反。在一些實施例中，第一材料層可以是絕緣層，並且第二材料層可以是導電材料層。犧牲層可以包括諸如氮化矽、多晶矽、多晶鍺、多晶鍺矽、任何其它適當材料和/或它們的組合的材料。絕緣層可以包括諸如氧化矽、氧化鋁或者其它適當材料的材料。導電材料層可以包括諸如鎢、氮化鈦、氮化鉭、氮化鎢、任何其它適當材料和/或它們的組合的材料。絕緣材料層、犧牲材料層和導電材料層的每一者都可以包括使用一或多種薄膜沉積製程沉積形成的材料，其製程包括但不限是CVD、PVD、ALD或者它們之中的任何組合。
在步驟630，使用掩模堆疊層在SC層的頂面上圖案化出堆疊層儲存區以及一或多個塊區。每個塊區與堆疊層儲存區相鄰。在一些實施例中，堆疊層儲存區和多個塊區是使用包括光刻等多種製程通過掩模堆疊層而形成的。在一些實施例中，掩模堆疊層可以包括光阻或者碳基的聚合物材料。堆疊層儲存區和多個塊區的範例可以是前文第1圖中所描述的區110以及102、104和106。
在步驟640，在每個塊區的各側形成多個第一階梯結構。第一階梯結構可以是通過使用掩模堆疊層重複地進行蝕刻-修整製程而形成的。蝕刻-修整製程包括蝕刻製程和修整製程。在一些實施例中，蝕刻製程會蝕刻SC層的部分。在一些實施例中，蝕刻製程會蝕刻多個SC層的部分。在一些實施例中，在蝕刻製程中使用一或多種蝕刻劑，且每種蝕刻劑對第一材料層的蝕刻速率都比對第二材料層的蝕刻速率高，或是兩者相反(例如，第一材料層和第二材料層之間的高蝕刻選擇性)。在一些實施例中，由於第一材料層和第二材料層之間的高蝕刻選擇性，蝕刻製程能夠精確地控制對SC層的蝕刻程度。修整製程包括對掩模堆疊層適當的蝕刻(如等向性乾蝕刻或者濕蝕刻)，並且該修整製程會發生在與基底表面平行的方向上。受到修整的掩模堆疊層的修正量會與第一階梯結構的橫向尺寸直接相關。在重複的蝕刻-修整過程後，所得到的第一階梯結構包括第一數量(N)的臺階，其中每個該N個臺階都是一級。第一階梯結構的形成可以參考第2A-2B圖的描述。
在步驟650，在階梯區的每個塊區的各側形成多個第二階梯結構。對掩模堆疊層進行圖案化，以在第一水平方向(例如x方向)上裸露出每個塊區的邊緣。在一些實施例中，掩模堆疊層在與第一水平方向垂直的第二水平方向(例如y方向)上會大範圍地覆蓋3D記憶體元件。可以通過使用掩模堆疊層重複進行蝕刻-修整製程，其重複之次數為第二次數(P)，進而在階梯區處的每個塊區的各側形成第二階梯結構。蝕刻-修整製程包括修整製程和蝕刻製程程，其蝕刻N個SC層。由於掩模堆疊層在第二水平方向上係大範圍地覆蓋住3D記憶體元件，因而整個該重複的蝕刻-修整製程大部分是發生在第一水平方向上。然後在完成重複的蝕刻-修整過程後去除掩模堆疊層。第二階梯結構的形成可以參考對第3A-3B圖的描述。
在步驟660，對掩模堆疊層進行圖案化，以覆蓋階梯區中的每個塊區 部分。在一些實施例中，掩模堆疊層會覆蓋住堆疊層儲存區。在一些實施例中，掩模堆疊層在第二水平方向上覆蓋每個塊區部分。在一些實施例中，通過光刻製程對掩模堆疊層進行圖案化。使用與蝕刻-修整製程中的蝕刻製程類似的蝕刻製程以從每個塊區的裸露部分去除N×P(NP)個SC層。在蝕刻製程之後去除掩模堆疊層。結果，每個塊區裸露部分最頂部的SC層會比每個塊區被覆蓋部分最頂部的SC層低至少N×P(NP)級。步驟660的範例可以參考對第4-5圖的描述。
本揭露書描述了3D記憶體元件及其形成方法的各種實施例。在一些實施例中，3D記憶體元件包括基底、儲存結構中的多個半導體通道以及與儲存結構相鄰的多個階梯結構。每個階梯結構都包括交互設置的多個導體材料層和多個絕緣層。在一些實施例中，導體材料層會與在豎直方向上與導體材料層相鄰的絕緣材料層形成了階梯。
據此，上述對於特定實施例之說明將完全揭示出本發明的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於步驟方塊描述了本公開的實施例，該些步驟方塊係例示出了指定功能及其相關的實施方式。在本文中出於方便描述的目的任何地限定了這些步驟方塊的範疇。也可以界定其他的範疇，只要能適當進行指定的功能及其關係即可。
本發明的內容和摘要部分可以闡述發明人所設想本發明一或多個示例性的實施例，但其未必是所有可想到的示例性實施例，於此，其旨並非在通 過任何方式限制本發明和所附的申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下發明申請專利範圍及其等同物來進行限定。

Claims (20)

  1. 一種半導體結構，包括：基底；設置在該基底上的第一多個堆疊層，其中該第一多個堆疊層具有第一數量的堆疊層；設置在該第一多個堆疊層上的第二多個堆疊層，其中該第二多個堆疊層具有該第一數量的堆疊層；設置在該基底上的第一階梯結構，其中該第一階梯結構的臺階裸露出該第一多個堆疊層中的堆疊層部分，該第一階梯結構包括：第一水平方向上數量為第二數量的臺階；第二水平方向上數量為第三數量的臺階；以及在水平方向上與該第一階梯結構毗鄰的第二階梯結構，其中該第二階梯結構的臺階裸露出該第二多個堆疊層中的堆疊層的部分。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第二階梯結構更包括該第一水平方向上數量為該第二數量的臺階以及該第二水平方向上數量為該第三數量的臺階。
  3. 如申請專利範圍第1項所述之半導體結構，其中該第一階梯結構的頂部臺階比該第二階梯結構的頂部臺階低至少該第一數量的級。
  4. 如申請專利範圍第1項所述之半導體結構，其中該第一數量等於該第二數量和該第三數量的乘積。
  5. 如申請專利範圍第2項所述之半導體結構，其中該第一水平方向上的該第一階梯結構和該第二階梯結構的每個臺階是該第三數量的級。
  6. 如申請專利範圍第3項所述之半導體結構，其中該第二水平方向上的該第一階梯結構和該第二階梯結構的每個臺階都是一級。
  7. 如申請專利範圍第1項所述之半導體結構，其中該第一多個堆疊層和該第二多個堆疊層中的每個堆疊層包括絕緣材料層和導電材料層。
  8. 如申請專利範圍第7項所述之半導體結構，其中該導電材料層包括鎢、多晶矽、矽化物、鎳、鈦、鉑、鋁、氮化鈦、氮化鉭或氮化鎢中的一或多者。
  9. 一種形成半導體結構的方法，包括：在基底上形成多個堆疊層；形成第一多個階梯結構，其中每個該第一多個階梯結構的臺階裸露出該多個堆疊層中的堆疊層部分，且該第一多個階梯結構的形成步驟包括：使用第一掩模堆疊層去除該多個堆疊層中一或多個頂部堆疊層部分；修整該第一掩模堆疊層；重複該去除該多個堆疊層中一或多個頂部堆疊層部分的步驟和該修整該第一掩模堆疊層的步驟，以形成每個該第一多個階梯結構中位於第一水平方向上數量為第一數量的臺階；形成第二掩模堆疊層以覆蓋第二多個階梯結構並且從該第一多個階梯結構中裸露出第三多個階梯結構，其中每個該第二多個階梯結構都與該第三多個階梯結構中對應的階梯結構相鄰；以及使用該第二掩模堆疊層去除該多個堆疊層中數量為第二數量的堆疊層。
  10. 如申請專利範圍第9項所述之形成半導體結構的方法，其中該第一多個階梯結構的形成步驟更包括：形成第三掩模堆疊層以覆蓋該第一水平方向上的該第一多個階梯結構；使用該第三掩模堆疊層去除該多個堆疊層中一或多個頂部堆疊層部分；修整該第三掩模堆疊層；以及依次重複該去除該多個堆疊層中一或多個頂部堆疊層部分的步驟和該修整該第三掩模堆疊層的步驟，以形成每個階梯結構中位於第二水平方向上數量為第三數量的臺階。
  11. 如申請專利範圍第9項所述之形成半導體結構的方法，其中該第三多個階梯結構中的階梯結構的頂部臺階比來該第二多個階梯結構中的階梯結構的頂部臺階低至少該第二數量的級。
  12. 如申請專利範圍第10項所述之形成半導體結構的方法，其中該第二數量等於或者大於該第一數量和該第三數量的乘積。
  13. 如申請專利範圍第10項所述之形成半導體結構的方法，其中該第一掩模堆疊層、該第二掩模堆疊層以及該第三掩模堆疊層的形成步驟包括使用光刻製程。
  14. 如申請專利範圍第9項所述之形成半導體結構的方法，其中去除該多個堆疊層中數量為該第二數量的堆疊層的步驟包括乾蝕刻、濕蝕刻或其組合。
  15. 如申請專利範圍第9項所述之形成半導體結構的方法，其中修整該第一掩模堆疊層的步驟包括從該第一掩模堆疊層的邊界向內且遞增地蝕刻該第一掩模堆疊層。
  16. 如申請專利範圍第9項所述之形成半導體結構的方法，其中形成該多個堆疊層的步驟包括使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿輔助CVD(PECVD)、濺鍍、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)或以上組合來沉積每個該堆疊層。
  17. 一種記憶體元件，包括：基底；設置於該基底上的第一多個堆疊層；設置於該第一多個堆疊層上的第二多個堆疊層；延伸通過該第一多個堆疊層和該第二多個堆疊層的豎直記憶體串；以及與該豎直記憶體串相鄰設置的第一階梯結構和第二階梯結構，其中該第一階梯結構裸露出該第一多個堆疊層中的每個堆疊層部分，而該第二階梯結構裸露出該第二多個堆疊層中的每個堆疊層部分，其中該第一階梯結構與該第二階梯結構水平毗鄰，每個該第一階梯結構和該第二階梯結構中都包括：第一水平方向上數量為第一數量的臺階；以及第二水平方向上數量為第二數量的臺階。
  18. 如申請專利範圍第17項所述之記憶體元件，其中該第一多個堆疊層和該第二多個堆疊層中的每個堆疊層都包括與該記憶體串部分接觸的導電層。
  19. 如申請專利範圍第17項所述之記憶體元件，其中該第一水平方向上數量為該第一數量的臺階中的每一者都是該第二數量的級，而該第二水平方向上數量為該第二數量的臺階中的每一者都是一級。
  20. 如申請專利範圍第17項所述之記憶體元件，其中該第一階梯結構的頂部臺階比該第二階梯結構的頂部臺階低至少第三數量的級，其中該第三數量等於或者大於該第一數量和該第二數量的乘積。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI741710B (zh) * 2020-06-05 2021-10-01 大陸商長江存儲科技有限責任公司 三維記憶體元件的接觸墊結構及其形成方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020029216A1 (en) 2018-08-10 2020-02-13 Yangtze Memory Technologies Co., Ltd. Multi-division 3d nand memory device
CN109983577B (zh) * 2019-02-21 2021-12-07 长江存储科技有限责任公司 用于三维存储器的具有多重划分的阶梯结构
WO2020172789A1 (en) 2019-02-26 2020-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN109935595A (zh) * 2019-03-29 2019-06-25 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN116546821A (zh) * 2019-12-24 2023-08-04 长江存储科技有限责任公司 半导体器件及其形成方法
KR20240095301A (ko) * 2020-03-23 2024-06-25 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단실 구조 및 그 형성 방법
EP3966865A4 (en) * 2020-03-23 2022-08-03 Yangtze Memory Technologies Co., Ltd. STAIRCASE STRUCTURE IN A THREE-DIMENSIONAL MEMORY DEVICE AND FORMING METHOD THEREOF
CN112185974B (zh) * 2020-09-11 2024-06-07 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
US11825654B2 (en) * 2020-12-07 2023-11-21 Macronix International Co., Ltd. Memory device
JP7502478B2 (ja) * 2021-02-05 2024-06-18 長江存儲科技有限責任公司 フリップチップスタッキング構造体およびそれを形成するための方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150287913A1 (en) * 2011-07-15 2015-10-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
CN106920794A (zh) * 2017-03-08 2017-07-04 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
TWI630709B (zh) * 2017-03-14 2018-07-21 旺宏電子股份有限公司 三維半導體元件及其製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
US8395206B2 (en) * 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
WO2011081438A2 (ko) * 2009-12-31 2011-07-07 한양대학교 산학협력단 3차원 구조를 가지는 메모리 및 이의 제조방법
KR20140075340A (ko) * 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
KR20150057147A (ko) * 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
CN106252355B (zh) 2015-06-15 2021-03-09 爱思开海力士有限公司 半导体器件及其制造方法
KR102508897B1 (ko) * 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102649372B1 (ko) * 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
WO2020029216A1 (en) 2018-08-10 2020-02-13 Yangtze Memory Technologies Co., Ltd. Multi-division 3d nand memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150287913A1 (en) * 2011-07-15 2015-10-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
CN106920794A (zh) * 2017-03-08 2017-07-04 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
TWI630709B (zh) * 2017-03-14 2018-07-21 旺宏電子股份有限公司 三維半導體元件及其製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI741710B (zh) * 2020-06-05 2021-10-01 大陸商長江存儲科技有限責任公司 三維記憶體元件的接觸墊結構及其形成方法

Also Published As

Publication number Publication date
US10790285B2 (en) 2020-09-29
WO2020029216A1 (en) 2020-02-13
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US20200051983A1 (en) 2020-02-13
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