JP2004040109A - 高誘電率および低誘電率の物質の両方を同じ誘電体領域上に形成する方法およびこれらの物質の混合モード回路への適用方法 - Google Patents
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Abstract
【課題】 同一でない誘電率を有する誘電体を必要とする電気素子を半導体上の一平面に形成する方法を提供する。
【解決手段】 高い誘電率を有する層(22)と低い誘電率を有する層(16)を含む複数の層を半導体基板(10)の上の一つの平面に形成する新規な方法が提供される。半導体基板(10)の上に絶縁物質の層(12)を介して第1のエッチストップ物質からなる層(14)と低い誘電率を有する絶縁物質からなる層(16)および第2のエッチストップ物質からなる層(18)からなるスタックを堆積する。スタックの一部がエッチングされて開口(19)が形成される。次いで、開口(19)に高い誘電率を有する絶縁物質からなる層(22)が充填される。
【選択図】 図4
【解決手段】 高い誘電率を有する層(22)と低い誘電率を有する層(16)を含む複数の層を半導体基板(10)の上の一つの平面に形成する新規な方法が提供される。半導体基板(10)の上に絶縁物質の層(12)を介して第1のエッチストップ物質からなる層(14)と低い誘電率を有する絶縁物質からなる層(16)および第2のエッチストップ物質からなる層(18)からなるスタックを堆積する。スタックの一部がエッチングされて開口(19)が形成される。次いで、開口(19)に高い誘電率を有する絶縁物質からなる層(22)が充填される。
【選択図】 図4
Description
本発明は集積回路デバイスの製造、特に、選択された同じでない誘電体材料を用いて一平面に受動半導体素子(passive semiconductor components)および回路を形成する方法に関する。
半導体デバイスは一般的に、デバイスの機能を創作するために数多くの関連する処理工程を用いて製造される。能動半導体デバイスが形成された後に、これらのデバイスは典型的に個別化され、そしてゲートアレイやDRAMセルのような基本的な副次機能素子に相互連結するか、またはより複雑なデバイスを形成するために論理回路に相互連結する形態にされる。
MOSFETデバイスやDRAMセルあるいは論理デバイスのような能動半導体デバイスの形成に加えて、集積半導体デバイスの加工系列の一部としてキャパシタやインダクタのような受動素子の形成がますます使用される傾向がある。能動および受動の半導体素子の形成を統合すると、より複雑な半導体デバイスの機能の設計が容易になることに加えて費用効率が高くなる利点がある。
先進の集積回路(IC)デバイスの寸法が減少し続けるのにつれて、これらの集積回路デバイスを接続して相互連絡する導体や配線素子の寸法も減少し続けてきた。特に、集積回路デバイスに直接接触する導体や配線素子の寸法は典型的に最も大きく減少し、従って先進のICデバイス内の導体や配線素子の寸法も最小になっている。これらの最も精密な導体や配線素子は典型的に、第1の導体あるいは配線レベルを含み、これは集積回路デバイスに接触する。通常、第1の導体レベルはアルミニウム金属またはアルミニウム金属合金から形成される。通常、最初の配線レベルは(即ち、第1の導電性コンタクトスタッド)はタングステンから形成される。ICデバイスの性能に対する要求を維持しそして高めながら、ICデバイスの寸法が減少するにつれて、ICデバイス内の導体や配線素子が、同時にエレクトロマイグレーションのような分解現象に対する感受性を抑えながら、高レベルの伝導性を示すことがますます重要になっている。
複雑な半導体デバイスを作製する場合に、設計上考慮すべき重要な事項は、インダクタやキャパシタのような導電性または電気活性な素子を内部に形成するために使用される絶縁材料の種類を選択することである。形成される素子の性能に重要な影響を与える設計のパラメーターは、選択される材料の誘電率kであり、従って、多くの場合、選択材料の誘電率として低い値を有する材料を選択することが求められる。例えば、伝導性配線を埋め込むと、高い誘電率を有する絶縁材料は、配線と基板の間の寄生容量を所望されない程に増大させる。
絶縁誘電体を使用する一例として酸化ケイ素が挙げられ、これは熱酸化または化学気相成長によって成長して、約3.9の誘電率を有し、そして、このCVD酸化物は約4.6の比誘電率を有する。可能な限り低い、従って理想的な誘電率は1.0であり、これは真空の誘電率であるが、空気は1.0よりわずかに大きい誘電率を有する。イントラレベル(intra-level)またはインターレベル(inter level)の誘電体材料のために使用できる誘電体材料の誘電率は変動し、例えば、典型的な値は、無機プラズマSiO2については4.1〜4.5であり、無機フッ素ドープSiO2(FSG)については3.5であり、有機ポリシルセキオキサン(Organic Polysilsequioxane)(Siポリマー)については2.7〜3.0であり、有機ベンゾシクロブテン(BCB)については2.7である、等。
従来より、伝導性配線金属層や受動素子のような半導体デバイスが支持する機能は、絶縁材料の堆積に関して、絶縁材料の一つのレベルで形成される。設計の要求および配置の自由度を高める必要性は、絶縁材料の堆積の一つのレベルの上に形成されるという制限を受けることなく、これらの支持機能を形成できることが有利であることを示す。本発明は、半導体デバイスを形成する際のこの課題に対処する方法を提供する。
米国特許6,258,688(Tsai)は高いおよび低いポリシリコンおよびインダクタプロセスを示す。
米国特許6,057,202(Chen他)はインダクタプロセスを示す。
米国特許6,057,202(Chen他)はインダクタプロセスを示す。
米国特許6,008,102(Alford他)は3Dインダクタプロセスを示す。
本発明の主な目的は、一つのレベルの絶縁で異なる絶縁の要件を有する多数の半導体素子を形成することを可能にする方法を提供することである。
本発明のその他の目的は、均一でない誘電率を有する絶縁物質の層を一つのレベルで形成することである。
本発明のその他の目的は、均一でない誘電率を有する絶縁物質の層を一つのレベルで形成することである。
本発明の上記目的に従って、高誘電率および低誘電率の両方を有する半導体物質の複数の層を一平面に形成する方法が提供される。選択されてそして好ましくは等しくない誘電率のパラメーターを有する複数の層が、エッチストップ物質の層を伴って点在させながら連続的に堆積される。これらの層はエッチングされて、最適の層を充填できる貫通開口を形成できる。
図1〜図5を用いて本発明を詳細に説明する。
図1に示される断面図を参照して、シリコン基板の表面のような半導体表面10の断面が示される。基板10の表面上に、IMD誘電体のような絶縁物質の下層12およびIMD誘電体のような絶縁物質の上層16を連続的に堆積する。二つの層12および16はエッチストップ物質からなる比較的薄い層14により分離され、エッチストップ物質の第2の層18が上層16の表面上に堆積される。
図1に示される断面図を参照して、シリコン基板の表面のような半導体表面10の断面が示される。基板10の表面上に、IMD誘電体のような絶縁物質の下層12およびIMD誘電体のような絶縁物質の上層16を連続的に堆積する。二つの層12および16はエッチストップ物質からなる比較的薄い層14により分離され、エッチストップ物質の第2の層18が上層16の表面上に堆積される。
エッチストップ層14および18として、窒化ケイ素、窒化物、炭化物、および酸化物/炭化物、酸化物/窒化物などの複合膜のような数多くの入手可能なエッチストップ物質の一つを選択できる。
層14および18として好ましい本発明のエッチストップ物質は、窒化ケイ素(SiN)および炭化ケイ素(SiC)である。
層12および層16の材料としては、イントラレベル誘電体(Intra Level Dielectric)(ILD)およびインターメタル誘電体(Inter Metal Dielectric)(IMD)として典型的に供給される物質が選択できる。これらの層としては、水素シルセキオキサン(hydrogen silsesquioxane)、HDP−FSG(高密度プラズマフッ素ドープケイ酸塩ガラス)、フッ素ドープケイ酸塩ガラス(FSG)、二酸化ケイ素(ドープされたまたはドープされない“酸化物”)または窒化ケイ素(“窒化物”)、オキシ窒化ケイ素、フルオロポリマー、パリレン、ポリイミド、テトラエチルオルトシリケート(TEOS)ベースの酸化物、ホウ−リン酸塩−ケイ酸塩−ガラス(BPSG)、リン−ケイ酸塩−ガラス(PSG)、ホウ−ケイ酸塩−ガラス(BSG)、酸化物−窒化物−酸化物(ONO)、のような低い誘電率の誘電体が選択される。
層12および層16の材料としては、イントラレベル誘電体(Intra Level Dielectric)(ILD)およびインターメタル誘電体(Inter Metal Dielectric)(IMD)として典型的に供給される物質が選択できる。これらの層としては、水素シルセキオキサン(hydrogen silsesquioxane)、HDP−FSG(高密度プラズマフッ素ドープケイ酸塩ガラス)、フッ素ドープケイ酸塩ガラス(FSG)、二酸化ケイ素(ドープされたまたはドープされない“酸化物”)または窒化ケイ素(“窒化物”)、オキシ窒化ケイ素、フルオロポリマー、パリレン、ポリイミド、テトラエチルオルトシリケート(TEOS)ベースの酸化物、ホウ−リン酸塩−ケイ酸塩−ガラス(BPSG)、リン−ケイ酸塩−ガラス(PSG)、ホウ−ケイ酸塩−ガラス(BSG)、酸化物−窒化物−酸化物(ONO)、のような低い誘電率の誘電体が選択される。
次に、図2に示すように、好ましくはフォトレジストを含むエッチレジスト物質からなるマスク20をエッチストップ物質の層18の表面上に形成する。エッチレジスト物質の層20中に形成された開口19は、表面領域の上方の層18の表面を露出させ、この表面領域において、半導体素子が形成され、低誘電率kの物質の層16中に埋め込まれるように設計される。必要に応じて、層16は高誘電率の物質から形成されてもよい。
図2で示したエッチレジストマスク20のパターンに従ってエッチングを実施して、絶縁物質の下層12の表面から層18、16および14を除去する。このエッチングの結果が、図3の断面図に示され、ここで、パターン化され、そしてエッチングされた層14、16および18が、絶縁物質の下層12の表面の上に横たわる複数のスタック層として残留する。図3に示すように、図2のエッチレジストマスク20は層18の表面から除去されている。
本発明の最終工程として、図4の断面図に示すように、トレンチ19(図3)は、最適の性能を得るために高いk値の絶縁物質を必要とする半導体素子を形成するために、高いk値の絶縁物質の層22を充填される。層22は、図3の断面図で示される構造体の表面上に一面に堆積するものであってもよく、その後に、層18の表面に滞留し、そして高いk値の絶縁物質で充填されたトレンチ19から出る過剰の物質は、化学的機械研磨の方法によって層18の表面上から除去される。
高いk値の絶縁物質の層22のために使用される物質は、例えば、酸化物−窒化物−酸化物(ONO)、Si3N4のようなSiN、Si2O、タンタルペントオキシド(TaO5)のようなTaxOy、HfxOyおよび類似物からなる群から選択される。
図4の断面図に示される構造体は、低いk値の絶縁物質の層16および、この低いk値の絶縁物質の層16と同じレベルの、高いk値の絶縁物質の層22を含む。
本発明が適用された実施例として、多数の半導体素子の三次元図が図5に示される。
本発明が適用された実施例として、多数の半導体素子の三次元図が図5に示される。
図5で特に強調される点は以下のとおりである。
10は半導体の表面、好ましくは基板の表面であって、この表面上にこの実施例の半導体素子が形成されている。
10は半導体の表面、好ましくは基板の表面であって、この表面上にこの実施例の半導体素子が形成されている。
12は層10の表面上に堆積した絶縁物質からなる第1の層である。
14は層12の表面上に堆積したエッチストップ物質からなる第1の層である。
16、16’および16”は層14の表面上に堆積した絶縁物質からなる第2の層の3つの区分である。16、16’および16”は金属線および配線トレースをそれらの中または上に形成するために使用される。これらの金属線および配線トレースは層16、16’および16”の材料によって与えられる低いk値の絶縁物質を必要とする。
14は層12の表面上に堆積したエッチストップ物質からなる第1の層である。
16、16’および16”は層14の表面上に堆積した絶縁物質からなる第2の層の3つの区分である。16、16’および16”は金属線および配線トレースをそれらの中または上に形成するために使用される。これらの金属線および配線トレースは層16、16’および16”の材料によって与えられる低いk値の絶縁物質を必要とする。
18は層16の表面上に堆積したエッチストップ物質からなる第2の層である。
22’は高いk値の絶縁誘電体からなる第1の層であって、示されたこの実施例において、その中に側面のキャパシタを形成するために用いられる。
22’は高いk値の絶縁誘電体からなる第1の層であって、示されたこの実施例において、その中に側面のキャパシタを形成するために用いられる。
22”は高いk値の絶縁誘電体からなる第2の層であって、示されたこの実施例において、水平キャパシタのためのキャパシタ誘電体の層として作用し、この場合、水平キャパシタの第1プレートは素子28であり、そして水平キャパシタの第2プレートは素子34である
26はパターン化され、そしてエッチングされた金属層であって、好ましくは銅を含み、上に横たわるインダクタ30のための接触点として作用する。
26はパターン化され、そしてエッチングされた金属層であって、好ましくは銅を含み、上に横たわるインダクタ30のための接触点として作用する。
28はパターン化され、そしてエッチングされた金属層であって、好ましくは銅を含み、上に横たわるキャパシタインダクタのための第1電極のポイントとして働く。
30はインダクタの接触点26と一致する位置にある低いk値の絶縁物質の層16の上に横たわって形成されたインダクタである。
30はインダクタの接触点26と一致する位置にある低いk値の絶縁物質の層16の上に横たわって形成されたインダクタである。
32は高いk値の絶縁層22’を用いて形成された側面キャパシタである。
33は側面キャパシタ32に対するコンタクトである。
34は、素子28が第1プレートであり、そして高いk値の絶縁物質の層22”がキャパシタ誘電体である水平キャパシタの第2プレートである。
33は側面キャパシタ32に対するコンタクトである。
34は、素子28が第1プレートであり、そして高いk値の絶縁物質の層22”がキャパシタ誘電体である水平キャパシタの第2プレートである。
一実施例として提示される図5の三次元図は、本発明が高い誘電率kおよび低い誘電率kの両方を有する絶縁材料を必要とするデバイス素子の場合であっても半導体デバイス素子を一つの面に混在させることができることを示す。図5に示した実施例は、水平キャパシタ、側面または縦方向のキャパシタ、および配線トレースを一平面に形成することを示し、一方、この平面の誘電率は、インダクタをこの面の表面上に与えることができるように局在的に選択される。具体的には、インダクタが低いkの誘電体上に横たわって形成され、側面キャパシタが高いkの誘電体中に形成され、水平キャパシタが高いkのキャパシタ誘電体を用いて形成される。これらの全ての素子は、配線トレースのネットワークが形成されている平面であって、最適の性能を得るための低いkの誘電体を典型的に必要とする平面に形成される。
本発明は、図1〜図5に示す層12が除外され、従って、異なる誘電率を有する誘電体の層が基板の表面上に直接に形成される場合にも同様に適用できる。この場合、エッチストップ物質の層が基板の表面上に直接最初に堆積され、誘電体の層がこのエッチストップ物質層の上に堆積される。配線金属およびこの配線金属の上にあってこれと接触している接合パッドをこの誘電体層の中に形成することができ、更にこの層の配線金属層が、基板の表面上に形成されている半導体デバイスと電気的に接続される。
図1〜図5で使用された実施例では、エッチストップ物質の層によって分離され被覆された誘電体物質からなる上方に横たわる二つの層が使用されたが、これらの二層は本発明に影響を与えることなく多数の層にまで容易に拡大できる。いくつかの追加の層が異なる電気的特性を有する領域を面内に形成するために使用されてもよいが、これら追加の層の全てがこの目的のために使用される必要はない。従って、本発明は複雑で多層の構造物を形成する方法を提供し、これによって、この構造物の一部をなす各々の素子の要件が個々に処理されて提供される。構造物の一部をなす素子は、これによって一平面に形成されることに限定はされないで、また形成された素子の重要な部分である絶縁物質の要件によって一平面に限定はされない。
要約すると、本発明は、同一でない誘電率を有する誘電体を必要とする電気素子を一平面に形成する方法を提供する。
本発明は、特定の実施態様を参照して説明されたが、本発明はこれらの態様に限定はされない。当業者は、本発明の精神を逸脱することなく、変更と修正を実施できることを理解できるであろう。従って、添付の特許請求の範囲及びそれらの均等物内にある全てのこのような変更と修正を本発明は包含するものである。
本発明は、特定の実施態様を参照して説明されたが、本発明はこれらの態様に限定はされない。当業者は、本発明の精神を逸脱することなく、変更と修正を実施できることを理解できるであろう。従って、添付の特許請求の範囲及びそれらの均等物内にある全てのこのような変更と修正を本発明は包含するものである。
Claims (60)
- 高い誘電率を有する層と低い誘電率を有する層を一平面に形成する方法であって、
基板を用意し、この基板はその表面上に半導体デバイスを備えており、
少なくとも1つの配線金属層の表面上に少なくとも1つのスタック層を堆積し、前記少なくとも1つのスタック層は、
(i)エッチストップ物質からなる下層、および
(ii)第1の誘電率を有する誘電体からなる第1の上層、を含み、
前記少なくとも1つのスタック層をパターン化し、そしてエッチングし、
前記誘電体の第1の上層および前記エッチストップ物質の下層を通して少なくとも1つの開口を形成し、
前記誘電体の第1の上層および前記エッチストップ物質の下層を通して形成された前記少なくとも1つの開口を、第2の誘電率を有する誘電体からなる第2の上層で充填し、そして
前記誘電体の第2の上層の中または上に少なくとも1つの第1の素子を形成し、このとき前記少なくとも1つの第1の素子は前記基板の表面上に設けられた前記半導体デバイスに接続される、
以上の工程を含む方法。 - 上方に横たわる接合パッドを有する配線金属を前記誘電体の第1の上層の中または上に形成し、このとき前記配線金属は前記基板の表面上に設けられた前記半導体デバイスに接続される工程を更に含む、請求項1記載の方法。
- 前記第1の誘電率および前記第2の誘電率は測定可能な量だけの差がある、請求項1記載の方法。
- 前記少なくとも1つのスタック層をパターン化し、そしてエッチングする工程は、更に、
(A)第1工程を含み、この第1工程は、前記少なくとも1つのスタック層をパターン化し、そしてエッチングする前に実施され、
この第1工程は下記の(i)および(ii)の工程を含み:
(i)エッチストップ物質からなる層を前記少なくとも1つのスタック層の表面上に堆積し、そして
(ii)エッチレジストマスクを前記エッチストップ物質層の表面上に形成し、前記エッチレジストマスクは前記少なくとも1つのスタック層の表面を露出する少なくとも1つの開口を有し、ここで前記少なくとも1つの開口は前記少なくとも1つのスタック層を通して形成され、
(B)第2工程を含み、この第2工程は、前記少なくとも1つのスタック層をパターン化しそしてエッチングした後に実施され、この第2工程は前記エッチレジストマスクを除去することを含む、請求項1記載の方法。 - 前記エッチレジストマスクはフォトレジストを含む、請求項4記載の方法。
- 前記形成された配線金属の上方に横たわる少なくとも1つの第2の素子を前記誘電体の第1の上層の中または上に形成し、このとき前記少なくとも1つの第2の素子は前記配線金属の上方に横たわる前記接合パッドに接続される工程を更に含む、請求項2記載の方法。
- 前記少なくとも1つの第2の素子はインダクタを含む、請求項6記載の方法。
- 前記インダクタは低誘電率誘電体の上に形成された水平らせんインダクタを含む、請求項7記載の方法。
- 前記少なくとも1つの第1の素子はキャパシタを含む、請求項1記載の方法。
- 前記キャパシタは水平キャパシタを含む、請求項9記載の方法。
- 前記キャパシタは側面キャパシタを含む、請求項9記載の方法。
- 前記キャパシタは高誘電率誘電体中に形成された水平キャパシタを含む、請求項9記載の方法。
- 前記キャパシタは高誘電率誘電体中に形成された側面キャパシタを含む、請求項8記載の方法。
- 前記誘電体からなる第1の上層はインターメタル誘電体を含む、請求項1記載の方法。
- 前記エッチストップ物質の層は窒化ケイ素および炭化ケイ素からなる物質の群から選択される、請求項1記載の方法。
- 高い誘電率を有する層と低い誘電率を有する層を一平面に形成する方法であって、
基板を用意し、この基板はその表面上に半導体デバイスを備えており、
上方に横たわる接合パッドを有する少なくとも1つの配線金属層を前記基板の表面上に形成し、このとき前記少なくとも1つの配線金属層は前記基板の表面上に設けられた前記半導体デバイスに接続され、
少なくとも1つの配線金属層の表面上に少なくとも1つのスタック層を堆積し、前記少なくとも1つのスタック層は、
(i)エッチストップ物質からなる下層、および
(ii)第1の誘電率を有する誘電体からなる第1の上層、を含み、
前記少なくとも1つのスタック層をパターン化し、そしてエッチングし、
前記誘電体の第1の上層および前記エッチストップ物質の下層を通して少なくとも1つの開口を形成し、
前記誘電体の第1の上層および前記エッチストップ物質の下層を通して形成された前記少なくとも1つの開口を、第2の誘電率を有する誘電体からなる第2の上層で充填し、そして
前記誘電体の第2の上層の中または上に少なくとも1つの第1の素子を形成し、このとき前記少なくとも1つの第1の素子は前記少なくとも1つの配線金属層に接続される、
以上の工程を含む方法。 - 上方に横たわる接合パッドを有する配線金属を前記誘電体の第1の上層の中または上に形成し、このとき前記配線金属は前記少なくとも1つの配線金属層上に設けられた前記接合パッドに接続される工程を更に含む、請求項16記載の方法。
- 前記第1の誘電率と前記第2の誘電率は測定可能な量だけの差がある、請求項16記載の方法。
- 前記少なくとも1つのスタック層をパターン化し、そしてエッチングする工程は、更に、
(A)第1工程を含み、この第1工程は、前記少なくとも1つのスタック層をパターン化し、そしてエッチングする前に実施され、
この第1工程は下記の(i)および(ii)の工程を含み:
(i)エッチストップ物質からなる層を前記少なくとも1つのスタック層の表面上に堆積し、そして
(ii)エッチレジストマスクを前記エッチストップ物質層の表面上に形成し、前記エッチレジストマスクは前記少なくとも1つのスタック層の表面を露出する少なくとも1つの開口を有し、ここで前記少なくとも1つの開口は前記少なくとも1つのスタック層を通して形成され、
(B)第2工程を含み、この第2工程は、前記少なくとも1つのスタック層をパターン化しそしてエッチングした後に実施され、この第2工程は前記エッチレジストマスクを除去することを含む、請求項16記載の方法。 - 前記エッチレジストマスクはフォトレジストを含む、請求項19記載の方法。
- 前記形成された配線金属の上方に横たわる少なくとも1つの第2の素子を前記誘電体の第1の上層の中または上に形成し、このとき前記少なくとも1つの第2の素子は前記配線金属の上方に横たわる前記接合パッドに接続される工程を更に含む、請求項17記載の方法。
- 前記少なくとも1つの第2の素子はインダクタを含む、請求項21記載の方法。
- 前記インダクタは低誘電率誘電体の上に形成された水平らせんインダクタを含む、請求項22記載の方法。
- 前記少なくとも1つの第1の素子はキャパシタを含む、請求項16記載の方法。
- 前記キャパシタは水平キャパシタを含む、請求項24記載の方法。
- 前記キャパシタは側面キャパシタを含む、請求項24記載の方法。
- 前記キャパシタは高誘電率誘電体中に形成された水平キャパシタを含む、請求項24記載の方法。
- 前記キャパシタは高誘電率誘電体中に形成された側面キャパシタを含む、請求項24記載の方法。
- 前記誘電体からなる前記第1の上層はインターメタル誘電体を含む、請求項16記載の方法。
- 前記エッチストップ物質の層は窒化ケイ素および炭化ケイ素からなる物質の群から選択される、請求項16記載の方法。
- 高い誘電率を有する層と低い誘電率を有する層を一平面に形成する方法であって、
基板を用意し、この基板はその表面上に半導体デバイスを備えており、
上方に横たわる接合パッドを有する少なくとも1つの配線金属層を前記基板の表面上に形成し、このとき前記少なくとも1つの配線金属層は前記基板の表面上に設けられた前記半導体デバイスに接続され、
少なくとも1つの配線金属層の表面上に少なくとも1つのスタック層を堆積し、前記少なくとも1つのスタック層は、
(i)エッチストップ物質からなる下層、および
(ii)第1の誘電率を有する誘電体からなる第1の上層、を含み、
前記少なくとも1つのスタック層をパターン化し、そしてエッチングし、
前記誘電体の第1の上層および前記エッチストップ物質の下層を通して多数の開口を形成し、
前記誘電体の第1の上層および前記エッチストップ物質の下層を通して形成された前記多数の開口を、多数の誘電率を有する誘電体からなる多数の層で充填し、そして
前記誘電体の多数の層の中または上に少なくとも1つの第1の素子を形成し、このとき前記少なくとも1つの第1の素子は前記少なくとも1つの配線金属層に接続される、
以上の工程を含む方法。 - 上方に横たわる接合パッドを有する配線金属を前記誘電体の第1の上層の中または上に形成し、このとき前記配線金属は前記少なくとも1つの配線金属層上に設けられた前記接合パッドに接続される工程を更に含む、請求項31記載の方法。
- 前記第1の誘電率と前記多数の誘電率のうちのそれぞれの誘電率は測定可能な量だけの差がある、請求項31記載の方法。
- 前記少なくとも1つのスタック層をパターン化し、そしてエッチングする工程は、更に、
(A)第1工程を含み、この第1工程は、前記少なくとも1つのスタック層をパターン化し、そしてエッチングする前に実施され、
この第1工程は下記の(i)および(ii)の工程を含み:
(i)エッチストップ物質からなる層を前記少なくとも1つのスタック層の表面上に堆積し、そして
(ii)エッチレジストマスクを前記エッチストップ物質層の表面上に形成し、前記エッチレジストマスクは前記少なくとも1つのスタック層の表面を露出する少なくとも1つの開口を有し、ここで前記少なくとも1つの開口は前記少なくとも1つのスタック層を通して形成され、
(B)第2工程を含み、この第2工程は、前記少なくとも1つのスタック層をパターン化しそしてエッチングした後に実施され、この第2工程は前記エッチレジストマスクを除去することを含む、請求項31記載の方法。 - 前記エッチレジストマスクはフォトレジストを含む、請求項34記載の方法。
- 前記形成された配線金属の上方に横たわる少なくとも1つの第2の素子を前記誘電体の第1の上層の中または上に形成し、このとき前記少なくとも1つの第2の素子は前記配線金属の上方に横たわる前記接合パッドに接続される工程を更に含む、請求項32記載の方法。
- 前記少なくとも1つの第2の素子はインダクタを含む、請求項36記載の方法。
- 前記インダクタは低誘電率誘電体の上に形成された水平らせんインダクタを含む、請求項37記載の方法。
- 前記少なくとも1つの第1の素子はキャパシタを含む、請求項31記載の方法。
- 前記キャパシタは水平キャパシタを含む、請求項39記載の方法。
- 前記キャパシタは側面キャパシタを含む、請求項39記載の方法。
- 前記キャパシタは高誘電率誘電体中に形成された水平キャパシタを含む、請求項39記載の方法。
- 前記キャパシタは高誘電率誘電体中に形成された側面キャパシタを含む、請求項39記載の方法。
- 前記誘電体からなる第1の上層はインターメタル誘電体を含む、請求項31記載の方法。
- 前記エッチストップ物質の層は窒化ケイ素および炭化ケイ素からなる物質の群から選択される、請求項31記載の方法。
- 高い誘電率を有する層と低い誘電率を有する層を一平面に形成する方法であって、
基板を用意し、この基板はその表面上に半導体デバイスを備えており、
少なくとも1つの配線金属層の表面上に少なくとも1つのスタック層を堆積し、前記少なくとも1つのスタック層は、
(i)エッチストップ物質からなる下層、および
(ii)第1の誘電率を有する誘電体からなる第1の上層、を含み、
前記少なくとも1つのスタック層をパターン化し、そしてエッチングし、
前記誘電体の第1の上層および前記エッチストップ物質の下層を通して多数の開口を形成し、
前記誘電体の第1の上層および前記エッチストップ物質の下層を通して形成された前記多数の開口を、多数の誘電率を有する誘電体からなる多数の層で充填し、そして
前記誘電体の多数の層の中または上に少なくとも1つの第1の素子を形成し、このとき前記少なくとも1つの第1の素子は前記基板の表面上に設けられた前記半導体デバイスに接続される、
以上の工程を含む方法。 - 上方に横たわる接合パッドを有する配線金属を前記誘電体の第1の上層の中または上に形成し、このとき前記配線金属は前記基板の表面上に設けられた前記半導体デバイスに接続される工程を更に含む、請求項46記載の方法。
- 前記第1の誘電率と前記多数の誘電率のうちのそれぞれの誘電率は測定可能な量だけの差がある、請求項46記載の方法。
- 前記少なくとも1つのスタック層をパターン化し、そしてエッチングする工程は、更に、
(A)第1工程を含み、この第1工程は、前記少なくとも1つのスタック層をパターン化し、そしてエッチングする前に実施され、
この第1工程は下記の(i)および(ii)の工程を含み:
(i)エッチストップ物質からなる層を前記少なくとも1つのスタック層の表面上に堆積し、そして
(ii)エッチレジストマスクを前記エッチストップ物質層の表面上に形成し、前記エッチレジストマスクは前記少なくとも1つのスタック層の表面を露出する少なくとも1つの開口を有し、ここで前記少なくとも1つの開口は前記少なくとも1つのスタック層を通して形成され、
(B)第2工程を含み、この第2工程は、前記少なくとも1つのスタック層をパターン化しそしてエッチングした後に実施され、この第2工程は前記エッチレジストマスクを除去することを含む、請求項46記載の方法。 - 前記エッチレジストマスクはフォトレジストを含む、請求項49記載の方法。
- 前記形成された配線金属の上方に横たわる少なくとも1つの第2の素子を前記誘電体の第1の上層の中または上に形成し、このとき前記少なくとも1つの第2の素子は前記配線金属の上方に横たわる前記接合パッドに接続される工程を更に含む、請求項47記載の方法。
- 前記少なくとも1つの第2の素子はインダクタを含む、請求項51記載の方法。
- 前記インダクタは低誘電率誘電体の上に形成された水平らせんインダクタを含む、請求項52記載の方法。
- 前記少なくとも1つの第1の素子はキャパシタを含む、請求項46記載の方法。
- 前記キャパシタは水平キャパシタを含む、請求項54記載の方法。
- 前記キャパシタは側面キャパシタを含む、請求項54記載の方法。
- 前記キャパシタは高誘電率誘電体中に形成された水平キャパシタを含む、請求項54記載の方法。
- 前記キャパシタは高誘電率誘電体中に形成された側面キャパシタを含む、請求項54記載の方法。
- 前記誘電体からなる第1の上層はインターメタル誘電体を含む、請求項46記載の方法。
- 前記エッチストップ物質の層は窒化ケイ素および炭化ケイ素からなる物質の群から選択される、請求項46記載の方法。
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