TWI667949B - 晶片模組的製造方法 - Google Patents

晶片模組的製造方法 Download PDF

Info

Publication number
TWI667949B
TWI667949B TW107115455A TW107115455A TWI667949B TW I667949 B TWI667949 B TW I667949B TW 107115455 A TW107115455 A TW 107115455A TW 107115455 A TW107115455 A TW 107115455A TW I667949 B TWI667949 B TW I667949B
Authority
TW
Taiwan
Prior art keywords
electronic component
jig
conductive adhesive
connecting body
disposing
Prior art date
Application number
TW107115455A
Other languages
English (en)
Other versions
TW201902319A (zh
Inventor
池田康亮
Kosuke Ikeda
松嵜理
Osamu Matsuzaki
Original Assignee
日商新電元工業股份有限公司
Shindengen Electric Manufacturing Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商新電元工業股份有限公司, Shindengen Electric Manufacturing Co., Ltd. filed Critical 日商新電元工業股份有限公司
Publication of TW201902319A publication Critical patent/TW201902319A/zh
Application granted granted Critical
Publication of TWI667949B publication Critical patent/TWI667949B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/77—Apparatus for connecting with strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4007—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/40227—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/404—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75754—Guiding structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75754—Guiding structures
    • H01L2224/75755—Guiding structures in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/77—Apparatus for connecting with strap connectors
    • H01L2224/777—Means for aligning
    • H01L2224/77754—Guiding structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/77—Apparatus for connecting with strap connectors
    • H01L2224/777—Means for aligning
    • H01L2224/77754—Guiding structures
    • H01L2224/77755—Guiding structures in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H01L2224/84815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92252—Sequential connecting processes the first connecting process involving a strap connector
    • H01L2224/92255—Sequential connecting processes the first connecting process involving a strap connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本發明的晶片模組的製造方法，包括：在第一夾具500上配置第一電子元件13的步驟；在第一電子元件13上通過導電性黏合劑5配置第一連接體60的步驟；在第一連接體60上通過導電性黏合劑5配置第二電子元件23的步驟；在第二夾具550上配置第二連接體70的步驟；在將第二連接體70固定在第二夾具550上的狀態下使第二夾具550翻轉後，在第二電子元件23上通過導電性黏合劑5配置第二連接體70的步驟；以及使導電性黏合劑5硬化的步驟。

Description

晶片模組的製造方法
本發明涉及一種晶片模組(Chip module)的製造方法。
以往，在封裝樹脂內配置有多個電子元件的電子模組已被普遍認知(例如，參照日本專利特開2014-45157號)。這種電子模組被要求實現小型化。
作為實現小型化的手段之一，可以考慮採用將電子元件疊層。當疊層時，可以考慮在電子元件(第一電子元件)的一側(例如正面側)配置連接體，並在該連接體的一側配置別的電子元件(第二電子元件)。行業普遍希望能夠高效地製造像這種包含第一電子元件以及第二電子元件的電子模組。
本發明的目的，是提供一種晶片模組的製造方法，其能夠高效地製造包含第一電子元件以及第二電子元件的晶片模組，其所帶來的結果就是，能夠提供一種高效地製造電子模組的方法。
本發明涉及的晶片模組的製造方法，可以包括：在第一夾具上配置第一電子元件的步驟；在所述第一電子元件上通過導電性黏合劑配置第一連接體的步驟；在所述第一連接體上通過導電性黏合劑配置第二電子元件的步驟；在第二夾具上配置第二連接體的步驟；在將所述第二連接體固定在所述第二夾具上的狀態下使所述第二夾具翻轉後，在所述第二電子元件上通過導電性黏合劑配置所述第二連接體的步驟；以及使所述導電性黏合劑硬化的步驟。
在本發明涉及的晶片模組的製造方法中，可以是：所述第一夾具具有與晶片模組的高度相對應的第一夾具凹部，或者，所述第二夾具具有與晶片模組的高度相對應的第二夾具凹部。
在本發明涉及的晶片模組的製造方法中，可以是：進一步包括：在所述第一電子元件上通過導電性黏合劑配置第四連接體的步驟。
在本發明涉及的晶片模組的製造方法中，可以是：進一步包括：在第二夾具上配置第三連接體的步驟，其中，在將所述第二連接體以及所述第三連接體固定在所述第二夾具上的狀態下使所述第二夾具翻轉後，在所述第二電子元件上通過導電性黏合劑配置所述第二連接體以及所述第三連接體。
在本發明涉及的晶片模組的製造方法中，可以是：所述第一連接體具有支撐部，在將第一連接體通過導電性黏合劑配置在所述第一電子元件上的步驟中，所述支撐部與所述第一夾具抵接。
在本發明涉及的晶片模組的製造方法中，可以是：所述第二連接體具有延伸部，在將所述第二連接體通過導電性黏合劑配置在所述第二電子元件上的步驟中，所述延伸部與所述第一夾具抵接。
在本發明涉及的晶片模組的製造方法中，可以是：所述第一連接體具有多個支撐部，所述第二連接體具有多個延伸部，在將第一連接體通過導電性黏合劑配置在所述第一電子元件上的步驟中，所述支撐部與所述第一夾具抵接，在將所述第二連接體通過導電性黏合劑配置在所述第二電子元件上的步驟中，所述延伸部與所述第一夾具抵接。
本發明涉及的晶片模組的製造方法，可以包括：在第一夾具上配置第一電子元件的步驟；在第二夾具上配置第二連接體的步驟；在所述第二連 接體上通過導電性黏合劑配置第二電子元件的步驟；在所述第二電子元件上通過導電性黏合劑配置第一連接體的步驟；在將所述第一電子元件固定在所述第一夾具上的狀態下使所述第一夾具翻轉後，在所述第一連接體上通過導電性黏合劑配置所述第一電子元件的步驟；以及使所述導電性黏合劑硬化的步驟。
本發明涉及的晶片模組的製造方法，可以包括：在第一電子元件的一側通過導電性黏合劑載置導體板，使所述導體板通過支撐部支撐的步驟；在所述導體板的一側載置第二電子元件的步驟；使所述導電性黏合劑硬化的步驟；以及將所述導體板切割後生成連接體的步驟。
在本發明中，當採用在第一夾具上配置第一電子元件，並且，在第二夾具上配置第二連接體，並通過使第一夾具或第二夾具翻轉來製造晶片模組的形態的情況下，就能夠高效地製造包含第一電子元件以及第二電子元件的晶片模組，進而高效地製造電子模組。
另外，在本發明中，即便是當採用在通過支撐部來支撐導體板並使導電性黏合劑硬化後，將導體板切割後生成連接體的形態的情況下，也同樣能夠高效地製造包含第一電子元件以及第二電子元件的晶片模組，進而高效地製造電子模組。
11‧‧‧第一基板
110‧‧‧端子部
12‧‧‧第一導體層
13‧‧‧第一電子元件
13g‧‧‧第一閘極端子
13s‧‧‧第一源極端子13s
165、165a、165b、165c、165d‧‧‧高度方向支撐部
166、166a、166b、166c、166d‧‧‧面方向支撐部
175、175a、175b、75、75a、75b‧‧‧延伸部
176‧‧‧面方向延伸部
21‧‧‧第二基板
22、89‧‧‧第二導體層
23‧‧‧第二電子元件
23g‧‧‧第二閘極端子
23s‧‧‧第二源極端子
300‧‧‧第一板支撐部
310‧‧‧第一導體板
350‧‧‧第二板支撐部
360‧‧‧第二導體板
5‧‧‧導電性黏合劑
500‧‧‧第一夾具
510‧‧‧第一夾具凹部
550‧‧‧第二夾具
560‧‧‧第二夾具凹部
60‧‧‧第一連接體
61‧‧‧第一頭部
62‧‧‧第一柱部
64‧‧‧第一溝槽部
65、65a、65b、65c、65d‧‧‧支撐部
69、69a、69b、69c、69d‧‧‧支撐基端部
70‧‧‧第二連接體
71‧‧‧第二頭部
72‧‧‧第二柱部
79、79a、79b‧‧‧延伸基端部
80‧‧‧第三連接體
81‧‧‧第三頭部
82‧‧‧第三柱部
85‧‧‧連接件
90‧‧‧封裝部
95‧‧‧第四連接體
第1圖是可在本發明第一實施方式中使用的電子模組的縱截面圖。
第2圖是可在本發明第一實施方式中使用的電子模組的平面圖。
第3圖是可在本發明第一實施方式中使用的電子模組的另一例縱截面圖。
第4圖(a)-(e)展示可在本發明第一實施方式中使用的晶片模組的製造步驟的縱截面圖。
第5圖(a)是可在本發明第一實施方式中使用的第一夾具的平面圖，第5圖(b)是可在本發明第一實施方式中使用的第二夾具的平面圖。
第6圖(a)-(e)展示的是可在本發明第二實施方式中使用的晶片模組的製造步驟的縱截面圖。
第7圖(a)-(c)展示的是可在本發明第三實施方式中使用的晶片模組的製造步驟的縱截面圖。
第8圖(a)-(d)展示的是可在本發明第四實施方式中使用的晶片模組的製造步驟的縱截面圖。
第9圖展示的是可在本發明第五實施方式中使用的電子模組的平面圖。
第10圖展示的是可在本發明第六實施方式中使用的電子模組的縱截面圖。
第11圖展示的是可在本發明第七實施方式中使用的電子模組的斜視圖。
第12圖展示的是可在本發明第七實施方式中使用的電子模組的平面圖。
第13圖展示的是可在本發明第七實施方式中使用的電子模組的側面圖。
第一實施方式
《構成》
在本實施方式中，“一側”指的是第1圖中的上方側，“另一側”指的是第1圖中的下方側。另外，將第1圖中的上下方向稱為“第一方向”、左右方向稱為“第二方向”、紙面的表裡方向稱為“第三方向”。將包含第二方 向以及第三方向的面內方向稱為“面方向”，將從第1圖的上方進行觀看稱為“從平面看”。
本實施方式中的電子模組，可以具有第一電子單元、以及第二電子單元。
如第1圖所示，第一電子單元可以具有：第一基板11、配置在第一基板11的一側的多個第一導體層12、以及配置在第一導體層12的一側的第一電子元件13。第一電子元件13可以是開關元件，也可以是控制元件。當第一電子元件13是開關元件時，可以為MOSFET或IGBT等。第一電子元件13以及後述的第二電子元件23可以分別由各自的半導體元件構成，作為半導體材料，可以是矽、碳化矽、氮化鎵等。第一電子元件13的另一側的面可以通過焊錫等導電性接合劑5(參照第7圖以及第8圖)與第一導體層12相連接。另外，為了簡化圖示，第1圖、第3圖等圖式中未圖示有導電性黏合劑5。
第一電子元件13的一側可以配置有第一連接體60。第一連接體60可以通過焊錫等導電性黏合劑5與第一電子元件13的一側的面相連接。
如第1圖所示，在第一連接體60的一側可以配置有第二電子單元。第二電子單元可以具有配置在第一連接體60的一側的第二電子元件23。另外，第二電子單元還可以具有第二基板21、以及配置在第二基板21的另一側的第二導體層22。第二導體層22的另一側可以配置有第二連接體70。當配置有第二導體層22的時，與第1圖中所示的形態不同，第二導體層22上可以配置有第二電子元件23。第二連接體70可以通過焊錫等導電性接合劑與第二電子元件23的一側的面以及第二導體層22的另一側的面相連接。
第二電子元件23可以是開關元件，也可以是控制元件。當第二電子元件23是開關元件時，可以為MOSFET或IGBT等。
第一連接體60可以具有第一頭部61、以及從第一頭部61向另一側延伸的第一柱部62。第二連接體70可以具有第二頭部71、以及從第二頭部71向另一側延伸的第二柱部72。第一連接體60的截面可以大致呈T字形，第二連接體70的截面也可以大致呈T字形。
電子模組可以具有由前述用於封裝：第一電子元件13、第二電子元件23、第一連接體60、第二連接體70、第一導體層12、以及第二導體層22的封裝樹脂等所構成的封裝部90(參照第1圖)。第一導體層12可以從封裝部90向外部突出，並與外部裝置和可連接的端子部110相連接。
如第2圖所示，可以在第一頭部61的一側的面上配置第一溝槽部64。第一溝槽部64從平面看(面方向)可以配置在第一柱部62邊緣外側，其可以配置在邊緣外側的一部分上，也可以配置在第一柱部62的整個邊緣外側上。可以在第一頭部61的一側的面上的第一溝槽部的邊緣內側配置焊錫等導電性黏合劑5，也可以通過導電性黏合劑5配置第二電子元件23。
如第1圖所示，可以在第二電子元件23的一側配置第三連接體80。第三連接體80可以具有第三頭部81、以及從第三頭部81向另一側延伸的第三柱部82。第三連接體80可以通過焊錫等導電性接合劑5與第二導體層22的另一側的面以及第二電子元件23的一側的面相連接。另外，也可以通過連接有第三連接體80的第二導體層89與第一導體層12相連接。作為第三連接體80，可以不使用具有第三柱部82且縱截面呈大致T字形的部件，而可以使用連接件85(參照第3圖)。
如第2圖所示，從平面看，第一電子元件13可以採用從第一頭部61向外部露出的形態。當第一電子元件13為MOSFET等開關元件的情況下，可以在露出至於外部的部分上配置第一閘極端子13g等。同時，當第二電子元件23為MOSFET等開關元件的情況下，可以一側的面上配置第二閘極端子23g等。如第2圖所示，在第一電子元件13的一側的面上具有第一閘極端子13g與第一源極端子13s，在第二電子元件23的一側的面上具有第二閘極端子23g與第二源極端子23s。此情況下，第二連接體70可以通過焊錫等導電性接合劑5與第二電子元件23的第二源極端子23s相連接，第三連接體80(包含連接件85)可以通過焊錫等導電性接合劑5與第二電子元件23的第二閘極端子23g相連接。另外，第一連接體60可以通過焊錫等導電性接合劑5將第一電子元件13的第一源極端子13s與配置在第二電子元件23的另一側的第二汲極端子連接。配置第一電子元件13的另一側的第一汲極端子可以通過焊錫等導電性接合劑5與第一導體層12相連接。第一電子元件13的第一閘極端子13g可以通過導電性接合劑5與第四連接體95(參照第4圖)相連接，該連接件85可以通過導電性接合劑5與第一導體層12相連接。
當第一電子元件13以及第二電子元件23中僅任意一方為開關元件時，可以考慮將載置在第一連接體60上的第二電子元件23作為發熱量較低的控制元件，而將第一電子元件13設為開關元件。反之，也可以考慮將載置在第一連接體60上的第二電子元件23作為開關元件，而將第一電子元件13設為發熱量較低的控制元件。
另外，也可以通過第一電子元件13、第二電子元件23、第一連接體60、第二連接體70、第三連接體80以及第四連接體95來構成晶片模組。此情況下，可以將具有第一電子元件13、第二電子元件23、第一連接體60、第二連 接體70、第三連接體80以及第四連接體95的晶片模組，在配置在配置有第一導體層12的第一基板11以及配置有第二導體層22的第二基板21之間後，在通過利用封裝部90來進行封裝，從而來製造電子模組。
作為第一基板11以及第二基板21，可以採用陶瓷基板、絕緣樹脂層等材料。作為導電性接合劑5，除了焊錫以外，還可以使用以Ag和Cu為主要成分的材料。作為第一連接體60以及第二連接體70的材料，可以使用Cu等金屬。作為第一基板11、第二基板21，例如可以使用經過將電路圖案化後的金屬基板，此情況下，第一基板11、第二基板21可以兼做第一導體層12、第二導體層22來使用。
端子部110與第一導體層12、第二導體層22之間的接合，不僅可以通過使用焊錫等導電性接合劑來完成，還可以利用激光焊接、以及超聲波焊接來完成。
《製造方法》
接下來，對本實施方式的電子模組的一例製造方法進行說明。這裡所使用的第一連接體60以及第二連接體70可以選用通過前述製造步驟來進行製造的第一連接體以及第二連接體。
首先，在第一夾具500上配置第一電子元件13(第一電子元件配置步驟，參照第4圖(a))。
接著，在第一電子元件13上通過焊錫等導電性黏合劑5配置第一連接體60(第一連接體配置步驟，參照第4圖(b))。並且，在第一電子元件13上通過焊錫等導電性黏合劑5配置第四連接體95(第四連接體配置步驟，參照第4圖(b))。第4圖中未圖示有焊錫等導電性黏合劑5。
接著，在第一連接體60上通過導電性黏合劑5配置第二電子元件23(第二電子元件配置步驟，參照第4圖(c))。第一連接體60上的導電性黏合劑5被配置在第一電子元件13的第一溝槽部的邊緣內側。
接著，在第二電子元件23上載置焊錫等導電性黏合劑5。
在第二夾具550上配置第二連接體70(第二連接體配置步驟，參照第4圖(d))。並且，在第二夾具550內配置第三連接體80(第三連接體配置步驟，參照第4圖(d))。第二夾具550可以在配置有第二連接體70的位置上具有多個第二夾具凹部560(參照第5圖(b))。
第二夾具凹部560的高度可以與晶片模組的高度相對應。這裡所說的第二夾具凹部560的高度與晶片模組的高度相對應，指的是第二夾具凹部560具有大於等於包含導電性黏合劑5的厚度在內的晶片模組的整體設計上的厚度的高度。另外，也可以是第二夾具550不具有第二夾具凹部560，而第一夾具500具有第一夾具凹部510的形態(參照第6圖(a))。
接著，在利用吸引構件將第二連接體70以及第三連接體80吸附並固定在第二夾具550上後使第二夾具550翻轉，然後，在第二電子元件23上通過導電性黏合劑配置第二連接體70以及第三連接體80(翻轉載置步驟，參照第4圖(e))。在本實施方式中，雖然是利用吸附來作為將第二連接體70固定在第二夾具550上的手段，但此手段僅為一例，也可以通過利用支撐體來支撐等其他手段。不過，當利用吸引構件來進行吸附時，由於能夠在無機械摩擦的情況下使第二連接體70翻轉，因此能夠防止諸如產生風塵等不良狀況的發生。
在採用如第5圖所示的形態的情況下，在翻轉步驟中，是在使如第5圖(b)所示的多個第二連接體70以及第三連接體80吸附固定在第二夾具550 的狀態下使第二夾具550翻轉後，再將第二連接體70以及第三連接體80各自載置在對應的第二電子元件23(參照第5圖(a))上。
接著，對導電性黏合劑5施加熱量並使其溶融後使其硬化(使其回流(Reflow))(第一硬化步驟)。這樣，具有第一電子元件13以及第二電子元件23的晶片模組便得以被製造。
像這樣，當晶片模組被製造後，將晶片模組的第一電子元件13通過導電性黏合劑5載置在配置在第一基板11上的第一導體層12上。
接著，將配置在第二基板21上的第二導體層22通過導電性黏合劑5載置在晶片模組的第二連接體70以及第三連接體80上。另外，可以配置有多個晶片模組。
像這樣在利用第一基板11以及第二基板21將晶片模組夾在當中時，端子部110通過導電性黏合劑5被配置在未配置有晶片模組的第一導體層12上(參照第1圖)。另外，可以是：端子部110被配置在引線框上，在後述封裝步驟結束後，連接端子部110的引線框相連體被進行切割。
接著，對導電性黏合劑5施加熱量並使其溶融後使其硬化(使其回流)(第二硬化步驟)。此時所使用的導電性黏合劑5可以與製造晶片模組時所使用的導電性黏合劑5為相同材料。另外，也可以是：此時所使用的導電性黏合劑5的熔點低於製造晶片模組時所使用的導電性黏合劑5的熔點，並且在第二硬化步驟中，也可以在低於製造晶片模組時所使用的導電性黏合劑5的熔點的溫度下來進行加熱。
接著，將封裝樹脂注入至第一基板11與第二基板21之間或覆蓋第一基板11以及第二基板21(封裝步驟)。
這樣，本實施方式的電子模組便得以被製造。
《作用‧效果》
接下來，將對由上述結構構成的本實施方式的作用以及效果進行說明。另外，可以將在《作用‧效果》中說明的任何形態適用於上述結構。
通過分別進行在第一夾具500上配置第一電子元件13，在第一電子元件13上配置第一連接體60，在第一連接體60上配置第二電子元件23的步驟；以及在第二夾具550上配置第二連接體70的步驟，並通過：在將第二連接體70固定在第二夾具550上的狀態下使第二夾具550翻轉後，在第二電子元件23上配置第二連接體70，然後再使導電性黏合劑5硬化，有益於高效地製造具有第一電子元件13、第一連接體60、第二電子元件23以及第二連接體70的晶片模組。
另外，可以在將第一連接體60通過導電性黏合劑5配置在第一電子元件13上，並在將第二電子元件23通過導電性黏合劑5配置在第一連接體60上後，再進行使導電性黏合劑5硬化的步驟。此情況下，就能夠製造包含第一電子元件13、第一連接體60以及第二電子元件23的備用晶片模組，這有益於將它們作為單個晶片模組來利用。
另外，當採用第二夾具凹部560或第一夾具凹部510的高度與晶片模組的高度相對應的形態的情況下，在將第二連接體70載置在第二電子元件23上時，有益於防止因第二夾具550的按壓導致導電性黏合劑5的厚度變薄。
通過採用配置有第二夾具凹部560或第一夾具凹部510的形態，有益於防止在面方向上產生位置偏移。
第二實施方式
接下來，對本發明的第二實施方式進行說明。
在第一實施方式中，雖然是採用使吸附第二連接體70的第二夾具550翻轉的形態，但在本實施方式中，如第6圖所示，採用的是使吸附第一電子元件13的第一夾具500翻轉的形態。關於本實施方式中的其他結構，由於與第一實施方式相同，因此能夠採用第一實施方式中已進行過說明的的任何一種形態。另外，已在第一實施方式中說明的構件在本實施方式中將使用同一符號來進行說明。
首先，在第一夾具500上配置第一電子元件13(第一電子元件配置步驟，參照第6圖(a))。第一夾具500在配置有第一電子元件13的位置上可以具有多個第一夾具凹部510。第一夾具凹部510的高度可以與晶片模組的高度相對應。
接著，在第二夾具550上配置第二連接體70(第二連接體配置步驟，參照第6圖(b))。另外，在第二夾具550上配置第三連接體80(第三連接體配置步驟，參照第6圖(b))。
接著，在第二連接體70以及第三連接體80上通過焊錫等導電性黏合劑5配置第二電子元件23(第二電子元件配置步驟，參照第6圖(c))。
接著，在第二電子元件23上通過導電性黏合劑5配置第一連接體60(第一連接體配置步驟，參照第6圖(d))。
接著，在將第一電子元件13吸附固定在第一夾具500上的狀態下使第一夾具500翻轉後，在第二連接體70上通過導電性黏合劑5配置第一電子元件13(翻轉載置步驟，參照第6圖(e))。
接著，對導電性黏合劑5施加熱量並使其溶融後使其硬化(使其回流)(第一硬化步驟)。這樣，具有第一電子元件13以及第二電子元件23的晶片模組便得以被製造。
另外，第四連接體95可以在晶片模組完成製造後，通過導電性黏合劑5來連接。本實施方式同樣有益於高效地製造具有第一電子元件13、第一連接體60、第二電子元件23以及第二連接體70的晶片模組。不過，在本實施方式中，有必要將第四連接體95附加在晶片模組上，就這一點來看，第一實施方式則更加有利。
第三實施方式
接下來，對本發明的第三實施方式進行說明。
在本實施方式中，使用用於支撐切割後形成第一連接體60的第一導體板310的第一板支撐部300來製造晶片模組(參照第7圖)。在本實施方式中，未配置有第二連接體70。關於本實施方式中的其他結構，由於與上述各實施方式相同，因此能夠採用上述各實施方式中已進行過說明的的任何一種形態。另外，已在上述各實施方式中說明的構件在本實施方式中將使用同一符號來進行說明。第一板支撐部300作為支撐部的一種被包含在支撐部中。第一導體板310作為導體板的一種被包含在導體板中。
在本實施方式中，首先，在第一電子元件13的一側通過導電性黏合劑5載置第一導體板310(第一導體板載置步驟，參照第7圖(a))。此時，可以是第一導體板310的至少兩端被第一板支撐部300所支撐。另外，第一板支撐部300可以配置兩個以上，例如可以配置四個，並分別支撐第一導體板310的四個角落，還可以配置六個，並在六個點上對第一導體板310進行支撐。
接著，在第一導體板310的一側通過導電性黏合劑5載置第二電子元件23(第二電子元件載置步驟，參照第7圖(b))。
接著，對導電性黏合劑5施加熱量並使其溶融後使其硬化(使其回流)(硬化步驟)。
接著，對第一導體板310進行切割後生成第一連接體60(切割步驟，參照第7圖(c))。這樣，本實施方式的晶片模組便得以被製造。
根據本實施方式，由於是在維持第一板支撐部300的高度的情況下使導電性黏合劑5硬化，因此就能夠防止導電性黏合劑5的厚度因第一導體板310的重量導致變薄。另外，還能夠期待在多個晶片模組上以同樣的厚度來配置導電性黏合劑5，從而防止晶片模組之間產生偏差。
第四實施方式
接下來，對本發明的第四實施方式進行說明。
雖然在第三實施方式中未配置第二連接體70，但在本實施方式中，則配置有第二連接體70。關於本實施方式中的其他結構，由於與上述各實施方式相同，因此能夠採用上述各實施方式中已進行過說明的的任何一種形態。另外，已在上述各實施方式中說明的構件在本實施方式中將使用同一符號來進行說明。第二板支撐部350作為支撐部的一種被包含在支撐部中。第二導體板360作為導體板的一種被包含在導體板中。
首先，在第一電子元件13的一側通過導電性黏合劑5載置第一導體板310(第一導體板載置步驟，參照第8圖(a))。此時，可以是第一導體板310的至少兩端被第一板支撐部300所支撐。
接著，在第一導體板310的一側通過導電性黏合劑5載置第二電子元件23(第二電子元件載置步驟，參照第8圖(b))。
接著，在第二電子元件23的一側通過導電性黏合劑5載置第二導體板360(第二導體板載置步驟，參照第8圖(c))。此時，可以是第二導體板360的至少兩端被第二板支撐部350所支撐。另外，與第三實施方式中說明的第一板支撐部300一樣，第二板支撐部350可以配置兩個以上，例如可以配置四個，並分別支撐第二導體板360的四個角落，還可以配置六個，並在六個點上對第二導體板360進行支撐。
接著，對導電性黏合劑5施加熱量並使其溶融後使其硬化(使其回流)(硬化步驟)。
接著，對第一導體板310進行切割後生成第一連接體60，並對第二導體板360進行切割後生成第二連接體70(切割步驟，參照第8圖(d))。這樣，本實施方式的晶片模組便得以被製造。第一導體板310與第二導體板360可以同時進行切割，也可以分別進行切割。在面方向上對第一導體板310和第二導體板360的切割可以在同一部位上進行，也可以在不同部位上進行切割。
另外，也可以按不同的順序來製造晶片模組，例如可以按照第三實施方式中的步驟來製造由第一電子元件13、第一連接體60以及第二電子元件23構成的晶片模組，並在該晶片模組的一側通過導電性黏合劑5載置第二導體板360，對第二導體板360進行切割後，形成第二連接體70。
在本實施方式中，由於是在維持第一板支撐部300以及第二導體板360的高度的情況下使導電性黏合劑5硬化，因此就能夠防止導電性黏合劑5的厚度因第一導體板310以及第二導體板360的重量導致變薄。另外，還能夠期待 在多個晶片模組上以同樣的厚度來配置導電性黏合劑5，從而防止晶片模組之間產生偏差。再有，根據本實施方式，還能夠配置第二連接體70，從而有益於獲得因配置第二連接體70而產生的效果。
第五實施方式
接下來，對本發明的第五實施方式進行說明。
雖然在上述各實施方式中，使用了截面呈T字形的第一連接體60，但在本實施方式中，如第9圖所示，第一連接體60具有從第一頭部61向另一側延伸的四個支撐部65(65a-65d)。支撐部65與第一導體層12或第一基板11抵接。關於本實施方式中的其他結構，由於與上述各實施方式相同，因此能夠採用上述各實施方式中已進行過說明的的任何一種形態。另外，已在上述各實施方式中說明的構件在本實施方式中將使用同一符號來進行說明。本申請中的所說的“抵接”除了直接抵接的形態以外，還包含了間接抵接的形態。作為間接抵接的形態，例如可以例舉的是隔著焊錫等導電性黏合劑5抵接的形態。
雖然在本實施方式是以使用四個支撐部65的形態來進行說明的，但並不僅限於此，也可以使用一個、兩個、三個或五個以上的支撐部65。
在如本實施方式般配置有從第一頭部61延伸的支撐部65的情況下，就能夠防止在第二電子元件23安裝時或安裝後因第二電子元件23的重量導致第一連接體60發生傾斜。
在如本實施方式般配置有多個支撐部65的情況下，就能夠更加穩定地來配置第一連接體60，使配置在第一電子元件13與第一連接體60之間的導電性黏合劑5的厚度保持一致，從而提升可靠性。另外，在製造晶片模組時，能夠更加穩定地來配置第一連接體60，這也有益於提高生產效率。
以在製造步驟中使用支撐部65的觀點來看，則第一實施方式中說明的製造步驟比第二實施方式中說明的製造步驟更加有益。
另外，在如本實施方式般配置有多個支撐部65的情況下，有益於更加穩定地來配置第一連接體60，以及實現更高的散熱效果。
支撐部65可以各自在面方向上延伸，並具有與第一基板11或第一導體層12抵接的支撐基端部69(69a-69d)。另外，可以不必在每個支撐部65上都配置支撐基端部69，而是僅在多個支撐部65中的一部分支撐部65上配置支撐基端部69，而其餘的支撐部65上不配置支撐基端部69。
在像這樣配置有支撐基端部69的情況下，就能夠將第一連接體60更穩定得配置在第一基板11或第一導體層12上，並且還能夠通過支撐基端部69來增加與第一基板11或第一導體層12的接觸面積，從而提高散熱效果。
支撐部65可以各自與第一導體層12抵接。當個與支撐部65相連接的第一導體層12不與別的第一導體層12、第二導體層22、第一電子元件13以及第二電子元件23電氣連接從而不發揮電氣功能時，有益於防止第一電子元件13以及第二電子元件23顯示支撐部65導通後出現預料外的運作。
支撐部65可以各自具有從第一頭部61向面方向延伸的面方向支撐部166(166a-166d)、以及從面方向支撐部166向高度方向(第一方向)延伸的高度方向支撐部165(165a-165d)(參照後述的第七實施方式)。另外，面方向支撐部166指的是在寬度方向上的長度比第一頭部61更短的部分。
支撐部65可以不具有面方向支撐部166，而僅具有從第一頭部61向高度方向(第一方向)延伸的高度方向支撐部165。
第六實施方式
接下來，對本發明的第六實施方式進行說明。
雖然在上述各實施方式中，使用了具有第二柱部72且截面呈T字形的第二連接體70，但在本實施方式中，如第10圖所示，第二連接體70具有從第二頭部71向另一側延伸的延伸部75(75a、75b)。關於本實施方式中的其他結構，由於與上述各實施方式相同，因此能夠採用上述各實施方式中已進行過說明的的任何一種形態。另外，已在上述各實施方式中說明的構件在本實施方式中將使用同一符號來進行說明。本實施方式中的延伸部75還具有從第二頭部71向高度方向(第一方向)延伸的高度方向延伸部175(175a、175b)。
雖然在本實施方式中對使用了兩個延伸部75的形態進行說明，但並不僅限於此，也可以使用一個或三個以上的延伸部75。
根據本實施方式，由於配置有延伸部75，因此能夠有效地將來自於第二電子元件23的熱量進行散熱，並通過第二連接體70實現高散熱性。當如本實施方式般配置有多個延伸部75時，有益於實現更高的散熱性。
延伸部75可以各自與第一導體層12抵接。與延伸部75相連接的第一導體層12可以不與別的第一導體層12以及第一電子元件13電氣連接。
延伸部75可以各自在面方向上延伸，並具有與第一基板11或第一導體層12抵接的延伸基端部79(79a、79b)。另外，可以不必在每個延伸部75上都配置延伸基端部79，而是僅在多個延伸部75中的一部分延伸部75上配置延伸基端部79，而其餘的延伸部75上不配置延伸基端部79。
在像這樣配置有延伸基端部79的情況下，就能夠將第二連接體70更穩定得配置在第一基板11或第一導體層12上，並且還能夠通過延伸基端部79來增加與第一基板11或第一導體層12的接觸面積，從而提高散熱效果。
在如本實施方式般採用具有多個延伸部75的第二連接體70的形態的情況下，就能夠更加穩定地來配置第二連接體70，使配置在第二電子元件23與第二連接體70之間的導電性黏合劑5的厚度保持一致，從而提升可靠性。另外，在製造晶片模組時，能夠更加穩定地來配置第二連接體70，這也有益於提高生產效率。
以在製造步驟中使用延伸部75的觀點來看，則第一實施方式中說明的製造步驟比第二實施方式中說明的製造步驟更加有益。
如本實施方式般，當採用具有多個延伸部75的第二連接體70的形態的情況下，就能夠施加將第二基板21推回一側的排斥力。也就是說，雖然在製造步驟中會因加熱會對第一基板11以及第二基板21施加產生翹曲變形的力，但通過使用具有多個延伸部75的第二連接體70，就有益於防止第一基板11以及第二基板21產生翹曲變形。
第七實施方式
接下來，對本發明的第七實施方式進行說明。
雖然在第五實施方式中配置有支撐部65，在第六實施方式中配置有延伸部75，但也可以同時採用支撐部65以及延伸部75。在本實施方式中，如第11圖至第13圖所示，採用了具有三個支撐部65以及三個延伸部75的形態。關於本實施方式中的其他結構，由於與上述各實施方式相同，因此能夠採用上述各實施方式中已進行過說明的的任何一種形態。另外，已在上述各實施方式中說明的構件在本實施方式中將使用同一符號來進行說明。
如本實施方式所示，延伸部75可以具有從第二頭部71向面方向延伸的面方向延伸部176、以及從面方向延伸部176向高度方向(第一方向)延伸 的高度方向延伸部175。另外，面方向延伸部176指的是在寬度方向上的大小比第二頭部71更小的部分。
當如本實施方式般採用支撐部65以及延伸部75，並採用第一實施方式中的製造方法的情況下，有益於獲得已在第五實施方式以及第六實施方式中說明的效果。
說道與製造步驟之間的關係，首先，能夠更穩定地來配置第一連接體60。另外，能夠使配置在第一電子元件13與第一連接體60之間的導電性黏合劑5的厚度保持一致，從而提升可靠性。在製造晶片模組時，能夠更加穩定地來配置第一連接體60，這從而提高生產效率。再有，能夠更穩定地來配置第二連接體70。另外，能夠使配置在第二電子元件23與第二連接體70之間的導電性黏合劑5的厚度保持一致，從而提升可靠性。在製造晶片模組時，能夠更加穩定地來配置第二連接體70，這從而提高生產效率。
最後，上述各實施方式、變形例中的記載以及圖式中公開的圖示僅為用於說明申請專利範圍中記載的發明的一例，因此申請專利範圍中記載的發明不受上述實施方式或圖式中公開的內容所限定。本申請最初的申請專利範圍中的記載僅僅是一個示例，可以根據說明書、圖式等的記載對申請專利範圍中的記載進行適宜的變更。

Claims (8)

  1. 一種晶片模組的製造方法，其包括：將用於載置在導體層或金屬基板上的第一電子元件配置在第一夾具上的步驟；在該第一夾具內，通過導電性黏合劑將單個第一連接體配置在單個該第一電子元件上的步驟；在該第一夾具內，通過導電性黏合劑將單個第二電子元件相對於配置在該第一電子元件上的單個該第一連接體進行配置的步驟；將用於載置在導體層或金屬基板上的第二連接體配置在第二夾具上的步驟；在將該第二連接體固定在該第二夾具上的狀態下使該第二夾具翻轉後，通過導電性黏合劑將單個該第二連接體相對於單個該第二電子元件進行配置的步驟；以及使該導電性黏合劑硬化的步驟，其中，該晶片模組的製造方法被用於製造電子模組。
  2. 如申請專利範圍第1項所述之晶片模組的製造方法，其中該第一夾具具有與晶片模組的高度相對應的第一夾具凹部，或者，該第二夾具具有與晶片模組的高度相對應的第二夾具凹部。
  3. 如申請專利範圍第1項所述之晶片模組的製造方法，其更包括在第二夾具上配置第三連接體的步驟，在將該第二連接體以及該第三連接體固定在該第二夾具上的狀態下使該第二夾具翻轉後，在該第二電子元件上通過導電性黏合劑配置該第二連接體以及該第三連接體。
  4. 如申請專利範圍第1項所述之晶片模組的製造方法，其中該第一連接體具有支撐部，在將第一連接體通過導電性黏合劑配置在該第一電子元件上的步驟中，該支撐部與該第一夾具抵接。
  5. 如申請專利範圍第1項所述之晶片模組的製造方法，其中該第二連接體具有延伸部，在將該第二連接體通過導電性黏合劑配置在該第二電子元件上的步驟中，該延伸部與該第一夾具抵接。
  6. 如申請專利範圍第1項所述之晶片模組的製造方法，其中該第一連接體具有多個支撐部，該第二連接體具有多個延伸部，在將第一連接體通過導電性黏合劑配置在該第一電子元件上的步驟中，該支撐部與該第一夾具抵接，在將該第二連接體通過導電性黏合劑配置在該第二電子元件上的步驟中，該延伸部與該第一夾具抵接。
  7. 一種晶片模組的製造方法，其包括：將用於載置在導體層或金屬基板上的第一電子元件配置在第一夾具上的步驟；將用於載置在導體層或金屬基板上的第二連接體配置在第二夾具上的步驟；在該第二夾具內，通過導電性黏合劑將單個第二電子元件配置在單個該第二連接體上的步驟；在該第二夾具內，通過導電性黏合劑將單個第一連接體相對於配置在該第二連接體上的單個該第二電子元件進行配置的步驟；在將該第一電子元件固定在該第一夾具上的狀態下使該第一夾具翻轉後，通過導電性黏合劑將單個該第一電子元件相對於單個該第一連接體進行配置的步驟；以及使該導電性黏合劑硬化的步驟；其中，該晶片模組的製造方法被用於製造電子模組。
  8. 一種晶片模組的製造方法，其包括：在用於載置在導體層或金屬基板上的第一電子元件的一側通過導電性黏合劑載置第一導體板，使該導體板通過支撐部支撐的步驟；在該第一導體板的一側載置第二電子元件的步驟；在該第二電子元件的一側載置第二導體板的步驟；使該導電性黏合劑硬化的步驟；以及將該第一導體板切割後生成連接體，並且將該第二導體板切割後生成用於載置在導體層或金屬板上的第二連接體的步驟，其中，該晶片模組的製造方法被用於製造電子模組。
TW107115455A 2017-05-19 2018-05-07 晶片模組的製造方法 TWI667949B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/JP2017/018812 WO2018211681A1 (ja) 2017-05-19 2017-05-19 チップモジュールの製造方法
WOPCT/JP2017/018812 2017-05-19

Publications (2)

Publication Number Publication Date
TW201902319A TW201902319A (zh) 2019-01-01
TWI667949B true TWI667949B (zh) 2019-08-01

Family

ID=63207815

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107115455A TWI667949B (zh) 2017-05-19 2018-05-07 晶片模組的製造方法

Country Status (6)

Country Link
US (1) US11264351B2 (zh)
JP (1) JP6511584B2 (zh)
CN (1) CN109287128B (zh)
NL (1) NL2020927B1 (zh)
TW (1) TWI667949B (zh)
WO (1) WO2018211681A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3886150A1 (en) * 2020-03-26 2021-09-29 Infineon Technologies Austria AG Method for processing a semiconductor wafer, semiconductor wafer, clip and semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008110893A (ja) * 2006-10-31 2008-05-15 Denso Corp ハニカム構造体の焼成方法及び焼成装置
JP2009130044A (ja) * 2007-11-21 2009-06-11 Denso Corp 半導体装置の製造方法
JP2011114176A (ja) * 2009-11-27 2011-06-09 Mitsubishi Electric Corp パワー半導体装置
US20110312134A1 (en) * 2009-10-07 2011-12-22 Renesas Electronics Corporation Manufacturing method for semiconductor devices

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0671062B2 (ja) * 1989-08-30 1994-09-07 株式会社東芝 樹脂封止型半導体装置
JPH07326636A (ja) 1994-05-31 1995-12-12 Mitsubishi Electric Corp チップボンディング装置およびチップボンディング方法
US6693350B2 (en) 1999-11-24 2004-02-17 Denso Corporation Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure
JP3601432B2 (ja) * 2000-10-04 2004-12-15 株式会社デンソー 半導体装置
US7557434B2 (en) * 2006-08-29 2009-07-07 Denso Corporation Power electronic package having two substrates with multiple electronic components
US20090194856A1 (en) 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
US8222718B2 (en) 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US8492884B2 (en) 2010-06-07 2013-07-23 Linear Technology Corporation Stacked interposer leadframes
US8637981B2 (en) 2011-03-30 2014-01-28 International Rectifier Corporation Dual compartment semiconductor package with temperature sensor
WO2012133760A1 (ja) 2011-03-30 2012-10-04 ボンドテック株式会社 電子部品実装方法、電子部品実装システムおよび基板
US8603860B2 (en) 2011-10-24 2013-12-10 Taiwan Semiconductor Manufacturing Company, L.L.C. Process for forming packages
US9048338B2 (en) 2011-11-04 2015-06-02 Infineon Technologies Ag Device including two power semiconductor chips and manufacturing thereof
JP2014045157A (ja) 2012-08-29 2014-03-13 Hitachi Automotive Systems Ltd パワー半導体モジュール
JP2015144216A (ja) 2014-01-31 2015-08-06 株式会社東芝 半導体装置及びその製造方法
JP5862702B2 (ja) * 2014-05-07 2016-02-16 トヨタ自動車株式会社 三相インバータモジュール
JP2016066700A (ja) 2014-09-25 2016-04-28 株式会社日立製作所 パワー半導体モジュール
JP6489525B2 (ja) 2015-09-19 2019-03-27 新電元工業株式会社 電気機器の製造方法、製造用治具及び取り外し用治具
US9704819B1 (en) * 2016-03-29 2017-07-11 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Three dimensional fully molded power electronics module having a plurality of spacers for high power applications

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008110893A (ja) * 2006-10-31 2008-05-15 Denso Corp ハニカム構造体の焼成方法及び焼成装置
JP2009130044A (ja) * 2007-11-21 2009-06-11 Denso Corp 半導体装置の製造方法
US20110312134A1 (en) * 2009-10-07 2011-12-22 Renesas Electronics Corporation Manufacturing method for semiconductor devices
JP2011114176A (ja) * 2009-11-27 2011-06-09 Mitsubishi Electric Corp パワー半導体装置

Also Published As

Publication number Publication date
CN109287128B (zh) 2022-07-01
CN109287128A (zh) 2019-01-29
JP6511584B2 (ja) 2019-05-15
NL2020927A (en) 2018-11-23
US20210175197A1 (en) 2021-06-10
TW201902319A (zh) 2019-01-01
JPWO2018211681A1 (ja) 2019-06-27
NL2020927B1 (en) 2019-03-14
WO2018211681A1 (ja) 2018-11-22
US11264351B2 (en) 2022-03-01

Similar Documents

Publication Publication Date Title
US7687903B2 (en) Power module and method of fabricating the same
TWI691248B (zh) 電子模組以及電子模組之製造方法
JP6076675B2 (ja) 半導体装置
CN109314063B (zh) 电力用半导体装置
US8860196B2 (en) Semiconductor package and method of fabricating the same
JP2008192853A (ja) 複数の半導体素子を備える半導体装置、および半導体装置の製造方法
TWI667949B (zh) 晶片模組的製造方法
JP6480550B2 (ja) ワイヤボンディング方法、および半導体装置
TWI669804B (zh) 電子模組以及電子模組的製造方法
TWI683373B (zh) 電子模組
JP5987634B2 (ja) パワー半導体モジュール
TWI690954B (zh) 電子模組、引線框以及電子模組的製造方法
TWI680561B (zh) 電子模組
TWI681533B (zh) 電子模組
TW201909711A (zh) 電子模組
JP5887907B2 (ja) パワーモジュール用基板の製造方法および製造装置
JP2013012570A (ja) 半導体装置および半導体装置の製造方法
JP2011066116A (ja) 回路モジュールおよびその製造方法
CN117423682A (zh) 采用三维直接接合金属衬底的双侧冷却功率模块
JP2009010210A (ja) 半導体装置およびその製造方法