TWI661529B

TWI661529B - 瞬間電壓抑制裝置

Info

Publication number: TWI661529B
Application number: TW106140098A
Authority: TW
Inventors: 阿南德; 陳柏安
Original assignee: 新唐科技股份有限公司
Priority date: 2017-11-20
Filing date: 2017-11-20
Publication date: 2019-06-01
Also published as: CN109817616A; TW201924017A; CN109817616B

Abstract

本發明實施例關於一種瞬間電壓抑制裝置。上述瞬間電壓抑制裝置包括基板、設置於基板上之第一導電型態之第一半導體層、設置於第一半導體層上之第二導電型態之第二半導體層、設置於第二半導體層中之第一導電型態之第一井區及第二井區。第二井區與第一井區相鄰設置但彼此分離。上述瞬間電壓抑制裝置亦包括設置於第一井區與第二井區之間且延伸進入第一井區與第二井區中之第二導電型態之第一重摻雜區、設置於第一重摻雜區下之第一井區中之第一導電型態之第二重摻雜區以及設置於第一重摻雜區下之第二井區中之第一導電型態之第三重摻雜區。

Description

瞬間電壓抑制裝置

本發明實施例係有關於一種半導體裝置，且特別有關於一種瞬間電壓抑制裝置。

瞬間電壓抑制(Transient voltage suppression)裝置已廣泛地使用於各種電子產品中，舉例而言，諸如高功率裝置、個人電腦、手機、以及數位相機...等。

瞬間電壓抑制裝置通常用於保護積體電路不受例如靜電放電效應(ESD)、快速瞬態電壓(或電流)或閃電等意外發生的瞬間過電壓(或電流)事件而損毀。瞬間電壓抑制裝置在承受上述瞬間過電壓(或電流)事件時，其工作阻抗可降至極低的導通值，從而可允許大電流通過，同時把電壓鉗制在一預定水準上。因此，瞬間電壓抑制裝置可以廣泛地應用於通用序列匯流排(USB)電源線和數據線、數位視訊界面、高速乙太網路、筆記型電腦、顯示器或平面顯示器等方面，以做為電路保護元件。

然而，現有之瞬間電壓抑制裝置並非在各方面皆令人滿意。例如：二次崩潰電流(second breakdown trigger current，It2)太低、驟回電壓(Snack back voltage)太高等問題。

本發明實施例提供一種瞬間電壓抑制裝置(Transient Voltage Suppressor，TVS)。上述瞬間電壓抑制裝置包括基板、設置於上述基板上之第一導電型態之第一半導體層以及設置於上述第一半導體層上之第二導電型態之第二半導體層。上述第二導電型態相反於上述第一導電型態。上述瞬間電壓抑制裝置亦包括設置於上述第二半導體層中之第一導電型態之第一井區以及設置於上述第二半導體層中之第一導電型態之第二井區。上述第二井區與上述第一井區相鄰設置但彼此分離。上述瞬間電壓抑制裝置亦包括設置於上述第一井區與第二井區之間且延伸進入相鄰兩側之上述第一井區與第二井區中之第二導電型態之第一重摻雜區、設置於上述第一重摻雜區下之上述第一井區中之第一導電型態之第二重摻雜區以及設置於上述第一重摻雜區下之上述第二井區中之第一導電型態之第三重摻雜區。

本發明實施例亦提供一種瞬間電壓抑制裝置。上述瞬間電壓抑制裝置包括基板、設置於上述基板上之第一導電型態之第一半導體層、設置於上述第一半導體層上之第二導電型態之第二半導體層。上述第二導電型態相反於上述第一導電型態。上述瞬間電壓抑制裝置亦包括設置於上述第二半導體層中之第一導電型態之第一井區、設置於上述第一井區中之第二導電型態之第一重摻雜區以及設置於上述第一重摻雜區下之上述第一井區中之第一導電型態之第二重摻雜區。

10、20、30‧‧‧瞬間電壓抑制裝置

100‧‧‧基板

102‧‧‧第一導電型態之第一半導體層

104‧‧‧第二導電型態之第二半導體層

106‧‧‧第一導電型態之第一井區

108‧‧‧第一導電型態之第二井區

110‧‧‧第二導電型態之第一重摻雜區

110S‧‧‧第一重摻雜區之側壁

110S₁‧‧‧第一重摻雜區之第一側壁

110S₂‧‧‧第一重摻雜區之第二側壁

112‧‧‧第一導電型態之第二重摻雜區

112S‧‧‧第二重摻雜區之側壁

114‧‧‧第一導電型態之第三重摻雜區

114S‧‧‧第三重摻雜區之側壁

116‧‧‧第二導電型態之第四重摻雜區

118‧‧‧第二導電型態之第五重摻雜區

120‧‧‧第一導電型態之第六重摻雜區

202、204、206‧‧‧接點

208‧‧‧隔離特徵

210‧‧‧鈍化層

A-A‧‧‧剖面線

d₁、d₂、d₃‧‧‧距離

W₁、W₂‧‧‧寬度

以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。

第1A、1B圖係繪示出本揭露一些實施例之瞬間電壓抑制裝置10的上視圖及剖面圖。

第2A、2B圖係繪示出本揭露一些實施例之瞬間電壓抑制裝置20的上視圖及剖面圖。

第3A、3B圖係繪示出本揭露一些實施例之瞬間電壓抑制裝置30的上視圖及剖面圖。

第4圖提供一些本揭露實施例之瞬間電壓抑制裝置之驟回電壓及二次崩潰電流的數值。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。

另外，以下所揭露之不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。

此外，其中可能用到與空間相關用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。

[第一實施例]

本實施例之瞬間電壓抑制裝置係包括設置於一井區中的第一重摻雜區以及設置於第一重摻雜區下之第二重摻雜區。上述第一重摻雜區與第二重摻雜區具有相反之導電型態，而可降低瞬間電壓抑制裝置之驟回電壓。

第1A圖及第1B圖繪示出本實施例之瞬間電壓抑制裝置10之上視圖及剖面圖。詳細而言，第1B圖係為沿著第1A圖之剖面線A-A所得之剖面圖。

如第1A圖及第1B圖所示，本實施例之瞬間電壓抑制裝置10大抵可包括基板100、設置於基板100上之第一半導體層102、設置於第一半導體層102上之第二半導體層104、設置於第二半導體層104中之第一井區106、設置於第一井區106中之第一重摻雜區110以及設置於第一重摻雜區110下之第一井區106中之第二重摻雜區112。

在一些實施例中，基板100、第一半導體層102、第一井區106以及第二重摻雜區112可具有第一導電型態(例如：P型)，而第二半導體層104與第一重摻雜區110則可具有相反於第一導電型態之第二導電型態(例如：n型)。

以下將例示性地說明本實施例之瞬間電壓抑制裝置10之形成方法。

如第1A圖及1B圖所示，提供基板100。舉例而言，基板100可包括矽基板。在一些實施例中，基板100包括一些其他的元素半導體基板(例如：鍺)。基板100亦可包括化合物半導體基板(例如：碳化矽、砷化鎵、砷化銦或磷化銦)。基板100亦可包括合金半導體基板(例如：矽化鍺、碳化矽鍺(silicon germanium carbide)、磷砷化鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide))。在一些實施例中，基板100可包括絕緣層上半導體(semiconductor on insulator，SOI)基板(例如：絕緣層上矽基板或絕緣層上鍺基板)，上述絕緣層上半導體基板可包括底板、設置於上述底板上之埋藏氧化層以及設置於上述埋藏氧化層上之半導體層。在一些實施例中，基板100可包括單晶基板、多層基板(multi-layer substrate)、梯度基板(gradient substrate)、其他適當之基板或上述之組合。

舉例而言，基板100可具有第一導電型態(例如：基板100為p型半導體基板或n型半導體基板)。在一些基板100為p型基板的實施例中，基板100可包括如硼、鋁、鎵、銦、鉈之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁸至10²¹cm^-3。在一些基板100為n型基板的實施例中，基板100可包括如氮、磷、砷、銻、鉍之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁸至10²¹cm^-3。為了方便理解起見，本實施例將以第一導電型態為p型進行說明(亦即，基板100為p型基板)，但在其他的實施例中亦可為n型。

接著，如第1A圖及1B圖所示，形成第一導電型態之第一半導體層102於基板100上。換句話說，第一半導體層102與基板100具有相同的導電型態(亦即，第一導電型態)。舉例而言，於本實施例中，基板100與第一半導體層102皆為p型，第一半導體層102可包括如硼、鋁、鎵、銦、鉈之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁴至10¹⁶cm^-3。

在一些其他的實施例中，基板100與第一半導體層102皆為n型，第一半導體層102可包括如氮、磷、砷、銻、鉍之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁴至10¹⁶cm^-3。

在一些實施例中，第一半導體層102為磊晶半導體層。舉例而言，可使用氣相磊晶法(vapor phase epitaxy，VPE)、液相磊晶法(liquid phase epitaxy，LPE)、分子束磊晶法(molecular-beam epitaxy process，MBE)、金屬化學氣相沉積法(metal organic chemical vapor deposition process，MOCVD)、其他適當之方法或上述之組合形成第一半導體層102。

在一些實施例中，可在沉積或成長第一半導體層102時進行原位摻雜，或在形成第一半導體層102之後以離子佈植之方式摻雜第一半導體層102。

接著，如第1A圖及1B圖所示，形成第二導電型態之第二半導體層104於第一半導體層102上。換句話說，第二半導體層104與第一半導體層102具有相反的導電型態。舉例而言，於本實施例中，第一半導體層102為p型，因此第二半導體層104為n型。舉例而言，第二半導體層104可包括如氮、磷、砷、銻、鉍之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁴至10¹⁶cm^-3。

在一些其他的實施例中，第一半導體層102與第二半導體層104分別為n型與p型，第二半導體層104可包括如硼、鋁、鎵、銦、鉈之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁴至10¹⁶cm^-3。

在一些實施例中，第二半導體層104為磊晶半導體層。舉例而言，可使用氣相磊晶法(vapor phase epitaxy，VPE)、液相磊晶法(liquid phase epitaxy，LPE)、分子束磊晶法(molecular-beam epitaxy process，MBE)、金屬化學氣相沉積法(metal organic chemical vapor deposition process，MOCVD)、其他適當之方法或上述之組合形成第二半導體層104。

在一些實施例中，可在沉積或成長第二半導體層104時進行原位摻雜，或在形成第二半導體層104之後以離子佈植之方式摻雜第二半導體層104。

在一些實施例中，可皆以磊晶製程形成磊晶型態之第一半導體層102與第二半導體層104，使得瞬間電壓抑制裝置10可具有較高的穩定性。

接著，如第1A圖及1B圖所示，形成第一井區106於第二半導體層104中。第一井區106與第二半導體層104具有相反的導電型態。舉例而言，於本實施例中，第二半導體層104為n型，因此第一井區106為p型。舉例而言，第一井區106可包括如硼、鋁、鎵、銦、鉈之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁶至10¹⁸cm^-3。舉例而言，可使用佈植製程佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)於第二半導體層104中以形成摻質濃度為10¹⁶至10¹⁸cm^-3之p型第一井區106。

在一些其他的實施例中，第二半導體層104與第一井區106分別為p型與n型，第一井區106可包括如氮、磷、砷、銻、鉍之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁶至10¹⁸cm^-3。舉例而言，可使用佈植製程佈植磷離子或砷離子於第二半導體層104中以形成摻質濃度為10¹⁶至10¹⁸cm^-3之n型第一井區106。

在一些實施例中，可使用如旋轉塗佈之方式形成光阻層(未繪示於圖中)於第二半導體層104上，接著進行圖案化製程圖案化上述光阻層，然後以上述圖案化光阻層充當佈植罩幕進行上述佈植製程，以形成第一井區106。在一些其他的實施例中，亦可使用由如氧化矽或氮化矽等材料所形成之圖案化硬罩幕(未繪示於圖中)充當佈植罩幕進行上述佈植製程，以形成第一井區106。

接著，如第1A及1B圖所示，在一些實施例中，可形成如場氧化層(field oxide layer)之隔離特徵208於第二半導體層104上。舉例而言，上述隔離特徵208可用來隔離瞬間電壓抑制裝置10之各種元件。在一些實施例中，上述隔離特徵208亦可定義出一或多個主動區及非主動區。舉例而言，可進行局部氧化矽製程(Local Oxidation Of Silicon)形成如場氧化層之隔離特徵208。

在一些其他的實施例中，亦可於第二半導體層104中形成如淺溝槽隔離(shallow trench isolation，STI)之隔離結構。舉例而言，上述淺溝槽隔離結構(未繪示於圖中)之形成步驟可包括於第二半導體層104中蝕刻出溝槽並以絕緣材料(例如：氧化矽、氮化矽或氮氧化矽)填充上述溝槽。在一些實施例中，可在填充絕緣材料於上述溝槽的步驟之後，進行如化學機械研磨(chemical mechanical polishing，CMP)之平坦化製程移除多餘之絕緣材料，使得上述淺溝槽隔離結構具有大抵上平坦之頂表面。

接著，如第1A圖及1B圖所示，形成第二重摻雜區112於第一井區106中。第二重摻雜區112與第一井區106具有相同的導電型態，且第二重摻雜區112之摻質濃度(例如：平均摻質濃度)大於第一井區106之摻質濃度(例如：平均摻質濃度)。舉例而言，於本實施例中，第一井區106與第二重摻雜區112皆為p型，第二重摻雜區112可包括如硼、鋁、鎵、銦、鉈之摻質，且其摻質濃度可為10¹⁸至10²⁰cm^-3。舉例而言，可使用佈植製程佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)於第一井區106中以形成摻質濃度為10¹⁸至10²⁰cm^-3之p型第二重摻雜區112。

在一些其他的實施例中，第一井區106與第二重摻雜區112皆為n型，第二重摻雜區112可包括如氮、磷、砷、銻、鉍之摻質，且其摻質濃度可為10¹⁸至10²⁰cm^-3。舉例而言，可使用佈植製程佈植磷離子或砷離子於第一井區106中以形成摻質濃度為10¹⁸至10²⁰cm^-3之n型第二重摻雜區112。

舉例而言，第二重摻雜區112之摻質濃度與第一井區106之摻質濃度(例如：平均摻質濃度)的比值可為10至500，例如50至100。

接著，如第1A圖及1B圖所示，形成第一重摻雜區110於第二重摻雜區112上之第一井區106中。在一些實施例中，如第1A圖及1B圖所示，第一重摻雜區110可經由供電電壓接點202連接至供電電壓(Vcc)。第一重摻雜區110與第二重摻雜區112具有相反的導電型態。舉例而言，於本實施例中，第二重摻雜區112為p型，因此第一重摻雜區110為n型。舉例而言，第一重摻雜區110可包括如氮、磷、砷、銻、鉍之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁹至10²¹cm^-3。舉例而言，可使用佈植製程佈植磷離子或砷離子於第二重摻雜區112上之第一井區106中以形成摻質濃度為10¹⁹至10²¹cm^-3之n型第一重摻雜區110。

在一些其他的實施例中，第二重摻雜區112與第一重摻雜區110分別為n型與p型，第一重摻雜區110可包括如硼、鋁、鎵、銦、鉈之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁹至10²¹cm^-3。舉例而言，可使用佈植製程佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)於第二重摻雜區112上之第一井區106中以形成摻質濃度為10¹⁹至10²¹cm^-3之p型第一重摻雜區110。

如第1A圖及第1B圖所示，在一些實施例中，第二重摻雜區112係直接位於第一重摻雜區110下方(directly under) 並與第一重摻雜區110毗接(abut)。在一些實施例中，可使用一佈植罩幕進行不同深度(不同之佈植能量)之佈植而分別形成不同深度之第二重摻雜區112與第一重摻雜區110，因此在上視圖中(例如：第1A圖)第二重摻雜區112完全重疊於第一重摻雜區110(line to line)。舉例而言，第二重摻雜區112之佈植能量可為60至120keV，而第一重摻雜區110之佈植能量可為60至120keV。

進一步而言，在一些實施例中，如第1B圖所示，第二重摻雜區112所有的側壁112S與第一重摻雜區110所有的側壁110S實質上相互對齊。

在一些實施例中，如第1A圖及第1B圖所示，形成第二導電型態之第一重摻雜區110的步驟亦於第一井區106中形成了第二導電型態之重摻雜區116與118。換句話說，可使用同一佈植步驟同時形成導電型態相同之第一重摻雜區110、重摻雜區116與118。在一些實施例中，如第1A圖及1B圖所示，重摻雜區116與118可經由接地接點(ground contact)204連接至接地電壓。舉例而言，第二導電型態之重摻雜區116與118之摻質濃度(例如：平均摻質濃度)各自可為10¹⁹至10²¹cm^-3。

接著，如第1A圖及1B圖所示，形成第一導電型態之重摻雜區120於第一井區106中並環繞第一重摻雜區110、重摻雜區116與118。如第1A圖及1B圖所示，重摻雜區120與第一重摻雜區110、重摻雜區116以及118可被隔離特徵208分隔。

重摻雜區120與第一井區106具有相同的導電型態(亦即，第一導電型態)。舉例而言，於本實施例中，第一井區 106為p型，因此重摻雜區120亦為p型。舉例而言，重摻雜區120可包括如硼、鋁、鎵、銦、鉈之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁹至10²¹cm^-3。舉例而言，可使用佈植製程佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)於第一井區106中以形成摻質濃度為10¹⁹至10²¹cm^-3之p型重摻雜區120。

在一些其他的實施例中，第一井區106與重摻雜區120皆為n型，重摻雜區120可包括如氮、磷、砷、銻、鉍之摻質，且其摻質濃度(例如：平均摻質濃度)可為10¹⁹至10²¹cm^-3。舉例而言，可使用佈植製程佈植磷離子或砷離子於第一井區106中以形成摻質濃度為10¹⁹至10²¹cm^-3之n型重摻雜區120。

在一些實施例中，如第1A圖及1B圖所示，重摻雜區120可經由接點206可連接至基板電壓。然而，在一些其他的實施例中，重摻雜區120亦可不連接至基板電壓。

接著，可視設計需求進行熱處理製程以活化或驅入(drive-in)前述各摻雜區及井區之摻質。舉例而言，上述熱處理製程可包括快速熱退火製程(rapid thermal process，RTP)、爐管退火製程(furnace annealing process)、雷射尖峰退火製程(laser spike annealing process，LSA)、其他適當的熱處理製程或上述之組合。在一些實施例中，上述熱處理製程之熱處理溫度可為900至1100℃，而與其對應之熱處理時間(duration)可為10至60秒。

接著，如第1A圖及1B圖所示，形成接點202、204與206。承前述，在一些實施例中，接點202係形成於第一重摻雜區110上並連接至供電電壓(Vcc)，接點204係形成於重摻雜區116與118上並連接至接地電壓，而接點206係形成於重摻雜區120上並連接至接點204。

舉例而言，接點202、204與206可包括金屬(例如：鎢、鈦、鋁、銅、鉬、鎳、鉑、其他適當之金屬或上述之組合)、金屬合金、其他適當之導電材料或上述之組合。在一些實施例中，可使用如真空蒸鍍製程(vacuum evaporation process)或濺鍍製程(sputtering process)之物理氣相沉積製程(physical vapor deposition process)、電鍍製程(electroplating process)或其他適當的製程形成一金屬毯覆層(blanket layer)，接著進行圖案化製程圖案化上述金屬毯覆層(未繪示於圖中)以形成接點202、204與206。舉例而言，上述圖案化製程可包括微影製程(例如：光阻塗佈、軟烘烤(soft baking)、曝光(exposure)、曝光後烘烤(post-exposure baking)或顯影(developing))、蝕刻製程(例如：乾式蝕刻製程或濕式蝕刻製程)、其他適當之製程或上述之組合。

接著，如第1A圖及1B圖所示，形成鈍化層210於第二半導體層104上，其可用來保護下方之膜層並提供物理隔離及結構支撐。舉例而言，鈍化層210可包括SiO₂、SiN₃、SiON、Al₂O₃、AlN、聚亞醯胺(polyimide，PI)、苯環丁烯(benzocyclobutene，BCB)、聚苯并噁唑(polybenzoxazole，PBO)、其他絕緣材料或上述之組合。在一些實施例中，可使用化學氣相沉積法、旋轉塗佈法(spin-coating)、其他適當之方法或上述之組合形成鈍化層210。在一些實施例中，鈍化層210經化學機械研磨(chemical mechanical polishing，CMP)製程而具有平坦的頂表面。

如第1A圖及第1B圖所示，所形成之瞬間電壓抑制裝置10之第一重摻雜區110下設置有第二重摻雜區112，且第一重摻雜區110與第二重摻雜區112具有相反之導電型態。此外，第二重摻雜區112係完全位於第一重摻雜區110下方。因此，如第4圖所示，相較於傳統之瞬間電壓抑制裝置，本揭露之瞬間電壓抑制裝置10具有較低之驟回電壓(例如：3.8至4.35伏特)，而可在較低的電壓下啟動保護電子元件之機制。換句話說，本揭露之瞬間電壓抑制裝置10可應用於保護低壓電子元件(例如：操作電壓在3.0至3.6伏特)。此外，相較於傳統之瞬間電壓抑制裝置，本揭露之瞬間電壓抑制裝置10亦具有較高之二次崩潰電流(例如：20至40mA)。

[第二實施例]

本實施例與第一實施例其中一個差異在於本實施例之瞬間電壓抑制裝置包括設置於第二導電型態之第一重摻雜區下之分離的第一導電型態之第二重摻雜區及第三重摻雜區，而可進一步提高二次崩潰電流並進一步降低驟回電壓。

應注意的是，除非特別說明，本實施例與前述實施例之相同或類似之元件將以相同的元件符號表示，且其形成方法亦可相同或類似於前述實施例之形成方法。

第2A圖及第2B圖繪示出本實施例之瞬間電壓抑制裝置20之上視圖及剖面圖。詳細而言，第2B圖係為沿著第2A圖之剖面線A-A所得之剖面圖。

如第2A圖及2B圖所示，瞬間電壓抑制裝置20之第一導電型態之第一井區106中包括分離的第一導電型態之第二重摻雜區112及第一導電型態之第三重摻雜區114。詳細而言，第一導電型態之第二重摻雜區112及第一導電型態之第三重摻雜區114係分別設置於第二導電型態之第一重摻雜區110下之第一井區106中。

舉例而言，可使用同一佈植製程同時形成第一導電型態之第二重摻雜區112及第一導電型態之第三重摻雜區114。在一些實施例中，第二重摻雜區112及第三重摻雜區114可具有大抵上相同之摻質濃度(例如：平均摻質濃度)。在一些實施例中，第二重摻雜區112及第三重摻雜區114之摻質濃度各自可為10¹⁸至10²⁰cm^-3。舉例而言，第二重摻雜區112及第三重摻雜區114之摻質濃度與第一井區106之摻質濃度的比值各自可為10至500。

如第2A圖及2B圖所示，第二導電型態之第一重摻雜區110具有寬度W₁(例如：第一重摻雜區110相對之第一側壁110S₁與第二側壁110S₂之間的距離)，而第一導電型態之第二重摻雜區112及第一導電型態之第三重摻雜區114之間的距離為d₁(例如：最小距離)。

在一些實施例中，距離d₁與寬度W₁之比值(d₁/W₁)大於0.4，使得第二重摻雜區112及第三重摻雜區114與第一重摻雜區110之間的接觸面積太小而無法有效降低驟回電壓。在一些其他的實施例中，距離d₁與寬度W₁之比值(d₁/W₁)小於0.1，而無法進一步提高二次崩潰電流。因此，在一些實施例中，距離d₁與寬度W₁之比值為0.1至0.4，例如0.2至0.3，而可避免上述問題。

舉例而言，第一導電型態之第二重摻雜區112及第一導電型態之第三重摻雜區114之間的距離為d₁可為1至4μm，而第二導電型態之第一重摻雜區110之寬度W₁可為5至10μm。

如第2A圖及2B圖所示，在一些實施例中，第二重摻雜區112與第三重摻雜區114係直接位於第一重摻雜區110下方並與第一重摻雜區110毗接。在一些實施例中，第二重摻雜區112與第三重摻雜區114之橫向(水平)位置並未延伸超過第一重摻雜區110之橫向位置。進一步而言，在一些實施例中，如第1B圖所示，第二重摻雜區112之側壁112S與第三重摻雜區114之側壁114S係分別與第一重摻雜區110之第一側壁110S₁與第二側壁110S₂對齊。

在一些實施例中，如第2A圖及2B圖所示，第一重摻雜區110之底部係高於第二重摻雜區112與第三重摻雜區114之底部。換句話說，在此些實施例中，第一重摻雜區110之底表面與第二半導體層104之頂表面之間的距離係小於第二重摻雜區112及第三重摻雜區114之底表面與第二半導體層104之頂表面之間的距離。

如第2A圖及第2B圖所示，所形成之瞬間電壓抑制裝置20之第一重摻雜區110下設置有第二重摻雜區112與第三重摻雜區114，且第一重摻雜區110之導電型態相反於第二重摻雜區112與第三重摻雜區114之導電型態。此外，第二重摻雜區112與第三重摻雜區114係完全位於第一重摻雜區110下方。因此，如第4圖所示，相較於傳統之瞬間電壓抑制裝置，本揭露之瞬間電壓抑制裝置20具有較低之驟回電壓(例如：3.8至4.25伏特)，而可在較低的電壓下啟動保護電子元件之機制。換句話說，本揭露之瞬間電壓抑制裝置20可應用於保護低壓電子元件(例如：操作電壓在3.0至3.6伏特)。此外，由於本揭露之瞬間電壓抑制裝置20之第二重摻雜區112與第三重摻雜區114兩者係為相互分離的，因而可進一步提高二次崩潰電流(例如：二次崩潰電流為120至180mA)。

[第三實施例]

本實施例與第二實施例其中一個差異在於本實施例之瞬間電壓抑制裝置包括分離的第一導電型態之第一井區以及第二井區，而可進一步提高二次崩潰電流並進一步降低驟回電壓。

第3A圖及第3B圖繪示出本實施例之瞬間電壓抑制裝置30之上視圖及剖面圖。詳細而言，第3B圖係為沿著第3A圖之剖面線A-A所得之剖面圖。

如第3A圖及3B圖所示，瞬間電壓抑制裝置30之第二導電型態之第二半導體層104中包括分離的第一導電型態之第一井區106及第一導電型態之第二井區108，且第二導電型態之第一重摻雜區110係設置於第一井區106與第二井區108之間並延伸進入第一井區106與第二井區108之中。

在一些實施例中，由於第一導電型態之第一井區106及第一導電型態之第二井區108係為相互分離的，使得第二導電型態之第一重摻雜區110可直接接觸第二導電型態之第二半導體層104。詳細而言，在此些實施例中，第一重摻雜區110係直接接觸第一井區106及第二井區108之間之第二半導體層104，而可進一步提高瞬間電壓抑制裝置30之二次崩潰電流(例如：二次崩潰電流為130至200mA)。

舉例而言，可使用同一佈植製程同時形成第一導電型態之第一井區106及第一導電型態之第二井區108。在一些實施例中，第一井區106及第二井區108可具有大抵上相同之摻質濃度(例如：平均摻質濃度)。在一些實施例中，第一井區106及第二井區108之摻質濃度各自可為10¹⁶至10¹⁸cm^-3。

同樣地，可使用同一佈植製程同時形成第一導電型態之第二重摻雜區112於第一井區106中以及第一導電型態之第三重摻雜區114於第二井區108中。在一些實施例中，第二重摻雜區112及第三重摻雜區114可具有大抵上相同之摻質濃度(例如：平均摻質濃度)。舉例而言，二重摻雜區112及第三重摻雜區114之摻質濃度各自可為10¹⁸至10²⁰cm^-3。

在一些實施例中，第二重摻雜區112之摻質濃度與第一井區106之摻質濃度的比值以及第三重摻雜區114之摻質濃度與第二井區108之摻質濃度的比值各自可為10至500。

如第3A圖及第3B圖所示，第一井區106與第二井區108可具有距離d₂(例如：最小距離)。在一些實施例中，距離d₂小於第二導電型態之第一重摻雜區110之寬度W₂(例如：第一重摻雜區110相對之第一側壁110S₁與第二側壁110S₂之間的距離)。在一些實施例中，距離d₂與寬度W₂之比值(d₂/W₂)為0至0.9，例如0.3至0.7。舉例而言，在一些實施例中，距離d₂可為0至9μm，而寬度W₂可為5至10μm。

如第3A圖及3B圖所示，第一導電型態之第二重摻雜區112及第一導電型態之第三重摻雜區114之間的距離為d₃(例如：最小距離)。在一些實施例中，距離d₃與寬度W₂之比值(d₃/W₂)大於0.4，使得第二重摻雜區112及第三重摻雜區114與第一重摻雜區110之間的接觸面積太小而無法有效降低驟回電壓。在一些其他的實施例中，距離d₃與寬度W₂之比值(d₃/W₂)小於0.1，而無法進一步提高二次崩潰電流。因此，在一些實施例中，距離d₃與寬度W₂之比值(d₃/W₂)為0.1至0.4，例如0.2至0.3，而可避免上述問題。

舉例而言，第一導電型態之第二重摻雜區112及第一導電型態之第三重摻雜區114之間的距離為d₃可為1至4μm。

在一些實施例中，如第3A圖及第3B圖所示，第一井區106與第二井區108之間的距離d₂大抵上相等於第一導電型態之第二重摻雜區112與第一導電型態之第三重摻雜區114之間的距離d₃。在一些其他的實施例中，第一井區106與第二井區108之間的距離d₂亦可大於或小於第一導電型態之第二重摻雜區112與第一導電型態之第三重摻雜區114之間的距離d₃。

如第3A圖及第3B圖所示，在一些實施例中，第二重摻雜區112與第三重摻雜區114係直接位於第一重摻雜區110下方並與第一重摻雜區110毗接。在一些實施例中，第二重摻雜區112與第三重摻雜區114之橫向(水平)位置並未延伸超過第一重摻雜區110之橫向位置。進一步而言，在一些實施例中，如第3B圖所示，第二重摻雜區112之側壁112S與第三重摻雜區114之側壁114S係分別與第一重摻雜區110之第一側壁110S₁與第二側壁110S₂對齊。

在一些實施例中，如第3A圖及第3B圖所示，第一重摻雜區110之底部係高於第一井區106與第二井區108之底部。換句話說，在此些實施例中，第一重摻雜區110之底表面與第二半導體層104之頂表面之間的距離係小於第一井區106及第二井區108之底表面與第二半導體層104之頂表面之間的距離。

如第3A圖及3B圖所示，瞬間電壓抑制裝置30之第一導電型態之重摻雜區120係可形成於第二導電型態之第二半導體層104中，且第一導電型態之重摻雜區120係環繞第二導電型態之第一重摻雜區110、重摻雜區116與118並延伸進入第一導電型態之第一井區106與108。如第3A圖及第3B圖所示，重摻雜區120與第一重摻雜區110、重摻雜區116以及118可被隔離特徵208分隔。

如第3A圖及第3B圖所示，所形成之瞬間電壓抑制裝置30之第一重摻雜區110下設置有第二重摻雜區112與第三重摻雜區114，且第一重摻雜區110之導電型態相反於第二重摻雜區112與第三重摻雜區114之導電型態。此外，第二重摻雜區 112與第三重摻雜區114係完全位於第一重摻雜區110下方。因此，如第4圖所示，相較於傳統之瞬間電壓抑制裝置，本揭露之瞬間電壓抑制裝置30具有較低之驟回電壓(例如：3.7至4.18伏特)，而可在較低的電壓下啟動保護電子元件之機制。換句話說，本揭露之瞬間電壓抑制裝置30可應用於保護低壓電子元件(例如：操作電壓在3.0至3.6伏特)。此外，由於本揭露之瞬間電壓抑制裝置30之第一井區106與第二井區108兩者係為相互分離的，因而可降低導通電阻(Ron)並進一步提高二次崩潰電流(例如：二次崩潰電流為130至200mA)。

綜合上述，本揭露之瞬間電壓抑制裝置包括設置於一井區中的第一重摻雜區以及設置於第一重摻雜區下之第二重摻雜區及/或第三重摻雜區。上述第一重摻雜區之導電型態相反於第二重摻雜區及/或第三重摻雜區之導電型態，而可降低瞬間電壓抑制裝置之驟回電壓。此外，在一些實施例中，瞬間電壓抑制裝置包括分離的井區，而可進一步提高二次崩潰電流。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。

此外，本揭露之每一請求項可為個別的實施例，且本揭露之範圍包括本揭露之每一請求項及每一實施例彼此之結合。

Claims

一種瞬間電壓抑制裝置(Transient Voltage Suppressor，TVS)，包括：一基板；一第一半導體層，具有一第一導電型態且設置於該基板上；一第二半導體層，具有一第二導電型態且設置於該第一半導體層上，其中該第二導電型態相反於該第一導電型態；一第一井區，具有該第一導電型態且設置於該第二半導體層中；一第二井區，具有該第一導電型態且設置於該第二半導體層中，其中該第二井區與該第一井區相鄰設置但彼此分離；一第一重摻雜區，具有該第二導電型態且設置於該第一井區與該第二井區之間且延伸進入相鄰兩側之該第一井區與該第二井區中，其中該第一重摻雜區之底部高於該第一井區與該第二井區之底部；一第二重摻雜區，具有該第一導電型態且設置於該第一重摻雜區下之該第一井區中；以及一第三重摻雜區，具有該第一導電型態且設置於該第一重摻雜區下之該第二井區中。
如申請專利範圍第1項所述之瞬間電壓抑制裝置，其中該第二重摻雜區之摻質濃度與該第一井區之摻質濃度的比值以及該第三重摻雜區之摻質濃度與該第二井區之摻質濃度的比值各自為10至500。
如申請專利範圍第1項所述之瞬間電壓抑制裝置，其中該第一井區與該第二井區之間的距離與該第一重摻雜區的寬度之比值為0至0.9。
如申請專利範圍第1項所述之瞬間電壓抑制裝置，其中該第二重摻雜區與該第三重摻雜區之間的距離與該第一重摻雜區的寬度之比值為0.1至0.4。
如申請專利範圍第1項所述之瞬間電壓抑制裝置，其中該第一重摻雜區直接接觸該第一井區與該第二井區之間之該第二半導體層。
如申請專利範圍第1項所述之瞬間電壓抑制裝置，其中該第一重摻雜區具有相對之一第一側壁以及一第二側壁，其中該第二重摻雜區之一側壁與該第一重摻雜區之該第一側壁實質上相互對齊，且該第三重摻雜區之一側壁與該第一重摻雜區之該第二側壁實質上相互對齊。
如申請專利範圍第1項所述之瞬間電壓抑制裝置，更包括：一第四重摻雜區，具有該第二導電型態且設置於該第一井區中；一第五重摻雜區，具有該第二導電型態且設置於該第二井區中；以及一第六重摻雜區，具有該第一導電型態且設置於該第二半導體層中，其中該第六重摻雜區環繞該第一重摻雜區、該第四重摻雜區以及該第五重摻雜區並延伸進入該第一井區與該第二井區中。
一種瞬間電壓抑制裝置，包括：一基板；一第一半導體層，具有一第一導電型態且設置於該基板上；一第二半導體層，具有一第二導電型態且設置於該第一半導體層上，其中該第二導電型態相反於該第一導電型態；一第一井區，具有該第一導電型態且設置於該第二半導體層中；一第一重摻雜區，具有該第二導電型態且設置於該第一井區中；以及一第二重摻雜區，具有該第一導電型態且設置於該第一重摻雜區下之該第一井區中。
如申請專利範圍第8項所述之瞬間電壓抑制裝置，其中該第二重摻雜區之側壁與該第一重摻雜區之側壁實質上相互對齊。
如申請專利範圍第8項所述之瞬間電壓抑制裝置，其中該第二重摻雜區之摻質濃度與該第一井區之摻質濃度的比值為10至500。
如申請專利範圍第8項所述之瞬間電壓抑制裝置，更包括：一第三重摻雜區，具有第一導電型態且設置於該第一重摻雜區下之該第一井區中，其中該第三重摻雜區與該第二重摻雜區分別位於該第一重摻雜區底部兩側之該第一井區中且該第三重摻雜區與該第二重摻雜區彼此分離。
如申請專利範圍第11項所述之瞬間電壓抑制裝置，其中該第二重摻雜區與該第三重摻雜區之間的距離與該第一重摻雜區的寬度之比值為0.1至0.4。
如申請專利範圍第11項所述之瞬間電壓抑制裝置，其中該第一重摻雜區具有相對之一第一側壁以及一第二側壁，其中該第二重摻雜區之一側壁與該第一重摻雜區之該第一側壁實質上相互對齊，且該第三重摻雜區之一側壁與該第一重摻雜區之該第二側壁實質上相互對齊。